JP7089463B2 - 半導体装置及び半導体装置システム - Google Patents

半導体装置及び半導体装置システム Download PDF

Info

Publication number
JP7089463B2
JP7089463B2 JP2018231270A JP2018231270A JP7089463B2 JP 7089463 B2 JP7089463 B2 JP 7089463B2 JP 2018231270 A JP2018231270 A JP 2018231270A JP 2018231270 A JP2018231270 A JP 2018231270A JP 7089463 B2 JP7089463 B2 JP 7089463B2
Authority
JP
Japan
Prior art keywords
terminal
voltage
circuit
transistor
amplifier circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018231270A
Other languages
English (en)
Other versions
JP2020096023A (ja
Inventor
幸輝 成田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2018231270A priority Critical patent/JP7089463B2/ja
Priority to US16/654,901 priority patent/US11114849B2/en
Priority to EP19209311.0A priority patent/EP3667722A1/en
Priority to CN201911156561.XA priority patent/CN111312705A/zh
Publication of JP2020096023A publication Critical patent/JP2020096023A/ja
Application granted granted Critical
Publication of JP7089463B2 publication Critical patent/JP7089463B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H1/00—Details of emergency protective circuit arrangements
    • H02H1/0007—Details of emergency protective circuit arrangements concerning the detecting means
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Description

本発明は半導体装置及び半導体装置システムに関し、例えば放電素子を備えた半導体装置及び半導体装置システムに関する。
例えば半導体集積回路には、静電気放電（ＥＳＤ：Electro-Static Discharge）によるノイズ（ＥＳＤノイズ）から内部回路を保護するための静電気保護回路が設けられている。静電気保護回路としては、ＲＣ回路からなる過渡検出回路を用いて放電素子を駆動するＲＣトリガ式の静電気保護回路が知られている。
近年、立ち上がりが急峻でパルス幅の狭いＥＳＤノイズのみならず、立ち上がりが緩やかでパルス幅の広いＥＭＳ（Electro-Magnetic Susceptibility）ノイズからも内部回路を保護可能な静電気保護回路が求められている。上述のＲＣトリガ式の静電気保護回路では、ＥＭＳノイズ発生時に、過渡検出回路が動作せず、放電素子を駆動することができないため、内部回路を適切に保護することができない。
これに対し、特許文献１、２には、ダイオードストリングを備えた電圧検出回路によって検出された電圧に基づいて放電素子を駆動する電圧トリガ式の静電気保護回路が開示されている。このような電圧トリガ式の静電気保護回路では、ＥＳＤノイズ、ＥＭＳノイズのいずれが発生した場合にも、所定の電圧に到達すると放電素子が駆動される。
特開２００１－３５８２９７号公報 米国特許出願公開第２０１１／３０４９４０号明細書
発明者は、電圧検出回路によって検出された電圧に基づいて放電素子を駆動する電圧トリガ式の静電気保護回路すなわち半導体装置について、以下の問題を見出した。
システムレベルＥＳＤノイズやＥＭＳノイズは、内部回路の動作中に発生し得る。そのため、放電素子が放電を開始する電圧（以下、「放電開始電圧」と言う）が内部回路の動作電圧すなわち電源電圧よりも低いと、放電時に内部回路の動作に支障をきたす虞がある。従って、放電開始電圧は、内部回路の破壊耐圧を超えない範囲で、高い方が好ましい。他方、放電開始電圧が内部回路の破壊耐圧に近付き過ぎると、放電中の電圧いわゆるクランプ電圧が内部回路の破壊耐圧を超えてしまう。
すなわち、電圧トリガ式の静電気保護回路では、電源電圧に対する放電開始電圧のマージンと、内部回路の破壊耐圧に対するクランプ電圧のマージンとを両立させることが難しいという問題があった。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態に係る半導体装置は、入力された検出信号を増幅して駆動信号を出力する第１アンプ回路と、第１アンプ回路に入力される検出信号を帰還増幅する第２アンプ回路と、駆動信号の大きさに応じて放電能力が変化する放電素子と、を備える。
前記一実施の形態によれば、電源電圧に対する放電開始電圧のマージンと、内部回路の破壊耐圧に対するクランプ電圧のマージンとを両立させることができる。
比較例に係る半導体装置の構成を示すブロック図である。 比較例に係る半導体装置の放電特性を示すグラフである。 第１の実施形態に係る半導体装置が搭載された半導体システムのレイアウトを示す模式図である。 第１の実施の形態に係る半導体装置の構成を示すブロック図である。 第１の実施の形態に係る半導体装置のノイズ発生時の動作を示すフローチャートである。 第１の実施の形態に係る半導体装置の放電特性を示すグラフである。 第２アンプ回路ＡＭＰ２の動作開始に必要な電圧あるいは電流が異なる場合の放電特性の変化を示すグラフである。 第１の実施の形態に係る半導体装置の詳細な構成を示す回路図である。 整流素子ＲＥの具体例を示す回路図である。 ＰＭＯＳトランジスタＰＭ４のソース及びドレインの接続のバリエーションを示す回路図である。 ＰＭＯＳトランジスタＰＭ４のソース及びドレインの接続のバリエーションを示す回路図である。 ＰＭＯＳトランジスタＰＭ４のソース及びドレインの接続のバリエーションを示す回路図である。 第１の実施の形態に係る半導体装置の詳細な動作を示す回路図である。 第１の実施の形態に係る半導体装置の詳細な動作を示す回路図である。 第１の実施の形態の変形例に係る半導体装置の回路図である。 第１の実施の形態の変形例に係る半導体装置の回路図である。 第２の実施の形態に係る半導体装置の構成を示すブロック図である。 第２の実施の形態に係る半導体装置のノイズ発生時の動作を示すフローチャートである。 第２の実施の形態に係る半導体装置の放電特性を示すグラフである。 第２の実施の形態に係る半導体装置の詳細な構成を示す回路図である。 第２の実施の形態の変形例１に係る半導体装置の詳細な構成を示す回路図である。 第２の実施の形態の変形例２に係る半導体装置の詳細な構成を示す回路図である。
以下、具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜簡略化されている。
＜比較例に係る半導体装置＞
まず、発明者が事前に検討した比較例に係る半導体装置について説明する。
図１は比較例に係る半導体装置の構成を示すブロック図である。図１に示すように、比較例に係る半導体装置は、放電素子ＤＥ、電圧検出回路ＶＤＣ、アンプ回路ＡＭＰを備えた電圧トリガ式の静電気保護回路である。
放電素子ＤＥは、第１端子Ｔ１と第２端子Ｔ２との間にノイズが発生した際に、放電電流ＩＥＳＤを流すためのスイッチ素子である。すなわち、放電素子ＤＥは、第１端子Ｔ１に接続された第１電源配線ＰＳＬ１と、第２端子Ｔ２に接続された第２電源配線ＰＳＬ２との間に設けられている。ここで、図１に示すように、例えば、第１端子Ｔ１には高電位側の電源電圧ＶＤＤが印加され、第２端子Ｔ２には低電位側の電源電圧ＶＳＳが印加される。
電圧検出回路ＶＤＣは、第１端子Ｔ１と第２端子Ｔ２との間に設けられている。第１端子Ｔ１と第２端子Ｔ２との間にノイズが発生し、両端子間の電圧（以下、「端子間電圧」と言う）が電圧検出回路ＶＤＣの動作電圧に到達すると、電圧検出回路ＶＤＣが検出信号ｄｅｔを出力する。電圧検出回路ＶＤＣの動作電圧は、電源電圧ＶＤＤを超える所定の閾値である。
アンプ回路ＡＭＰは、入力された検出信号ｄｅｔを増幅し、放電素子ＤＥを駆動するための駆動信号ｄｒｖを出力する。駆動信号ｄｒｖに基づいて、放電素子ＤＥが駆動され、ＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に放電電流ＩＥＳＤが流れる。
以上の通り、第１端子Ｔ１と第２端子Ｔ２との間にノイズが発生し、端子間電圧が電圧検出回路ＶＤＣの動作電圧に到達すると、電圧検出回路ＶＤＣが動作を開始し、検出信号ｄｅｔを出力する。それに伴い、アンプ回路ＡＭＰも動作を開始し、駆動信号ｄｒｖを出力して、放電素子ＤＥを駆動する。すなわち、放電素子ＤＥが放電を開始する放電開始電圧は、電圧検出回路ＶＤＣの動作電圧である。
ここで、図２は、比較例に係る半導体装置の放電特性を示すグラフである。図２の横軸は第１端子Ｔ１と第２端子Ｔ２との間の電圧（端子間電圧）、縦軸は放電電流ＩＥＳＤを示している。図２には、放電パターンＡ、Ｂ、Ｃの３つのパターンが示されている。また、図２には、内部回路の動作電圧（電源電圧ＶＤＤ）及び内部回路の破壊耐圧が一点鎖線で示されている。
上述の通り、システムレベルＥＳＤノイズやＥＭＳノイズは、内部回路の動作中に発生し得る。ここで、図２において破線で示した放電パターンＡでは、電圧検出回路ＶＤＣの動作電圧Ｖｏａが内部回路の動作電圧（電源電圧ＶＤＤ）よりも低くなっている。そのため、放電素子ＤＥが駆動された際に、電源電圧ＶＤＤが低下し、内部回路の動作に支障をきたす虞がある。従って、電圧検出回路ＶＤＣの動作電圧は、内部回路の破壊耐圧を超えない範囲で、高い方が好ましい。
他方、図２において破線で示した放電パターンＣでは、電圧検出回路ＶＤＣの動作電圧Ｖｏｃが内部回路の破壊耐圧に近付き過ぎている。そのため、放電中すなわちクランプ動作中の端子間電圧（クランプ電圧）が、内部回路の破壊耐圧を超えており、内部回路が破壊される虞がある。
従って、図２において実線で示した放電パターンＢのように、電圧検出回路ＶＤＣの動作電圧Ｖｏｂを電源電圧ＶＤＤよりも高くすると共に、クランプ電圧が内部回路の破壊耐圧を超えないようにする必要がある。
このように、図１に示した比較例に係る半導体装置では、電源電圧ＶＤＤに対する電圧検出回路ＶＤＣの動作電圧（放電開始電圧）のマージンと、内部回路の破壊耐圧に対するクランプ電圧のマージンとを両立させることが難しかった。
（第１の実施の形態）
＜半導体装置システムの構成＞
以下に、第１の実施の形態に係る半導体装置について説明する。まず、図３を参照して、第１の実施の形態に係る半導体装置が搭載された半導体装置システムについて説明する。図３は、第１の実施形態に係る半導体装置が搭載された半導体装置システムのレイアウトを示す模式図である。
図３に示すように、この半導体装置システムは、１つの半導体チップ上にコアロジック領域及びアナログＩＰ（Intellectual Property）領域を備えたアナログデジタル混載型の半導体集積回路すなわちＳｏＣ（System On a Chip）である。ここで、ロジック回路が形成された大規模回路領域であるコアロジック領域と、アナログ回路が形成された小規模回路領域であるアナログＩＰ領域からなる矩形状の内部回路領域の周囲に、四角環状の周辺Ｉ／Ｏ領域が形成されている。
図３に示すように、周辺Ｉ／Ｏ領域の内部には、周辺Ｉ／Ｏ領域の周方向に沿って、四角環状の第１電源配線ＰＳＬ１及び第２電源配線ＰＳＬ２が互いに平行に設けられている。第１電源配線ＰＳＬ１と第２電源配線ＰＳＬ２との間には、それぞれ複数のＩ／Ｏセル、共通ＶＤＤ電源セル（例えば第１電源セル）、及び共通ＶＳＳ電源セル（例えば第２電源セル）が、周辺Ｉ／Ｏ領域の周方向に沿って、並べて配置されている。また、アナログＩＰ領域に隣接した周辺Ｉ／Ｏ領域には、一対の専用ＶＤＤ電源セル及び専用ＶＳＳ電源セルが設けられている。
ここで、Ｉ／Ｏセルは、周辺機器との間において信号の入出力を行うためのセルである。共通ＶＤＤ電源セルは、外部からコアロジック領域及びアナログＩＰ領域に対して共通に高電位側の電源電圧ＶＤＤ１を供給するためのセルである。共通ＶＳＳ電源セルは、外部からコアロジック領域及びアナログＩＰ領域に対して共通に低電位側の電源電圧ＶＳＳ１を供給するためのセルである。専用ＶＤＤ電源セルは、アナログＩＰ領域に対して専用に電源電圧ＶＤＤ２を供給するためのセルである。専用ＶＳＳ電源セルは、アナログＩＰ領域に対して専用に電源電圧ＶＳＳ２を供給するためのセルである。
第１電源配線ＰＳＬ１は、共通ＶＤＤ電源セルを介して、電源電圧ＶＤＤ１が印加された第１端子Ｔ１に接続されている。第２電源配線ＰＳＬ２は、共通ＶＳＳ電源セルを介して、電源電圧ＶＳＳ１が印加された第２端子Ｔ２に接続されている。図３に示したアナログＩＰ領域は、専用電源領域と共通電源領域に分割されている。専用電源領域には、専用ＶＤＤ電源セル及び専用ＶＳＳ電源セルを介して、外部から電源電圧ＶＤＤ２、ＶＳＳ２が供給されている。他方、共通電源領域には、コアロジック領域を介して、電源電圧ＶＤＤ１、ＶＳＳ１が供給されている。
ここで、第１の実施の形態に係る半導体装置である静電気保護回路が、共通ＶＤＤ電源セル、共通ＶＳＳ電源セル、専用ＶＤＤ電源セル、及び専用ＶＳＳ電源セルにそれぞれ設けられている。
なお、第１の実施の形態に係る半導体装置は、Ｉ／Ｏセルに設けられていてもよい。
＜半導体装置の構成＞
次に、図４を参照して、第１の実施の形態に係る半導体装置について説明する。
図４は、第１の実施の形態に係る半導体装置の構成を示すブロック図である。図４に示すように、第１の実施の形態に係る半導体装置は、放電素子ＤＥ、電圧検出回路ＶＤＣ、第１アンプ回路ＡＭＰ１、第２アンプ回路ＡＭＰ２を備えた電圧トリガ式の静電気保護回路である。すなわち、第１の実施の形態に係る半導体装置は、図１に示した比較例に係る半導体装置の構成に第２アンプ回路ＡＭＰ２を加えた構成を有している。
放電素子ＤＥは、第１端子Ｔ１と第２端子Ｔ２との間にノイズが発生した際に、放電電流ＩＥＳＤを流すためのスイッチ素子である。すなわち、放電素子ＤＥは、第１端子Ｔ１に接続された第１電源配線ＰＳＬ１と、第２端子Ｔ２に接続された第２電源配線ＰＳＬ２との間に設けられている。ここで、図４に示すように、例えば、第１端子Ｔ１には高電位側の電源電圧ＶＤＤが印加され、第２端子Ｔ２には低電位側の電源電圧ＶＳＳが印加される。第１アンプ回路ＡＭＰ１が出力する駆動信号ｄｒｖに基づいて、放電素子ＤＥが駆動され、駆動信号ｄｒｖの大きさに応じて、放電素子ＤＥの放電能力が変化する。
なお、第１端子Ｔ１は信号端子であってもよい。
電圧検出回路ＶＤＣは、第１端子Ｔ１と第２端子Ｔ２との間に設けられている。第１端子Ｔ１と第２端子Ｔ２との間にノイズが発生し、端子間電圧が電圧検出回路ＶＤＣの動作電圧に到達すると、電圧検出回路ＶＤＣが検出信号ｄｅｔを出力する。電圧検出回路ＶＤＣの動作電圧は、電源電圧ＶＤＤより高く内部回路の破壊耐圧より低い所定の閾値である。
第１アンプ回路ＡＭＰ１は、第１入力ノードに入力された検出信号ｄｅｔを増幅し、放電素子ＤＥを駆動するための駆動信号ｄｒｖを第１出力ノードから出力する。駆動信号ｄｒｖに基づいて、放電素子ＤＥが駆動され、ＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に放電電流ＩＥＳＤが流れる。その結果、端子間電圧がクランプされる。
第２アンプ回路ＡＭＰ２は、入力された検出信号ｄｅｔを帰還増幅する。すなわち、検出信号ｄｅｔを増幅した増幅信号を第１アンプ回路ＡＭＰ１の第１入力ノードに出力する。ここで、第１端子Ｔ１と第２端子Ｔ２との間にノイズが発生した際、第２アンプ回路ＡＭＰ２は、第１アンプ回路ＡＭＰ１とは別々に動作を開始する。第２アンプ回路ＡＭＰ２が動作すると、第２アンプ回路ＡＭＰ２によって増幅された検出信号ｄｅｔが第１アンプ回路ＡＭＰ１に入力され、第１アンプ回路ＡＭＰ１から出力される駆動信号ｄｒｖも大きくなる。その結果、放電素子ＤＥがより強いＯＮ状態となって、クランプ電圧を下げることができる。
＜半導体装置の動作＞
次に、図５を参照して、第１の実施の形態に係る半導体装置のノイズ発生時の動作について説明する。図５は、第１の実施の形態に係る半導体装置のノイズ発生時の動作を示すフローチャートである。図５に示すように、第１端子Ｔ１と第２端子Ｔ２との間にノイズが発生した際、端子間電圧が電圧検出回路ＶＤＣの動作電圧未満であれば（ステップＳＴ１ＮＯ）、電圧検出回路ＶＤＣ及び第１アンプ回路ＡＭＰ１が動作せず、放電素子ＤＥは駆動されない（ステップＳＴ２）。
他方、端子間電圧が電圧検出回路ＶＤＣの動作電圧以上であれば（ステップＳＴ１ＹＥＳ）、電圧検出回路ＶＤＣが検出信号ｄｅｔを出力する（ステップＳＴ３）。ここで、第２アンプ回路ＡＭＰ２が動作を開始していなければ（ステップＳＴ４ＮＯ）、第１アンプ回路ＡＭＰ１が検出信号ｄｅｔを増幅する（ステップＳＴ５）。
そして、第１アンプ回路ＡＭＰ１が出力する駆動信号（第１駆動信号）ｄｒｖに基づいて、放電素子ＤＥが駆動される（ステップＳＴ６）。すなわち、放電素子ＤＥがＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に放電電流ＩＥＳＤが流れ、端子間電圧がクランプされる。これを第１クランプ動作と呼ぶ。図５に示すように、第２アンプ回路ＡＭＰ２が動作を開始するまで、第１クランプ動作を継続する。
第２アンプ回路ＡＭＰ２が動作を開始すると（ステップＳＴ４ＹＥＳ）、第２アンプ回路ＡＭＰ２が検出信号ｄｅｔを帰還増幅する（ステップＳＴ７）。続いて、第２アンプ回路ＡＭＰ２が増幅した検出信号ｄｅｔを第１アンプ回路ＡＭＰ１が増幅する（ステップＳＴ８）。そして、第１アンプ回路ＡＭＰ１が出力する駆動信号（第２駆動信号）ｄｒｖに基づいて、放電素子ＤＥがより強く駆動される（ステップＳＴ９）。
このように、第２アンプ回路ＡＭＰ２が動作を開始すると、第２アンプ回路ＡＭＰ２によって増幅された検出信号ｄｅｔが第１アンプ回路ＡＭＰ１に入力され、第１アンプ回路ＡＭＰ１から出力される駆動信号ｄｒｖも大きくなる。その結果、放電素子ＤＥがより強いＯＮ状態となって、放電電流ＩＥＳＤが大きくなり、端子間電圧が第１クランプ動作よりも低い電圧にクランプされる。これを第２クランプ動作と呼ぶ。
ここで、図６は、第１の実施の形態に係る半導体装置の放電特性を示すグラフである。図６の横軸は第１端子Ｔ１と第２端子Ｔ２との間の電圧（端子間電圧）、縦軸は放電電流ＩＥＳＤを示している。また、図６には、内部回路の動作電圧（電源電圧ＶＤＤ）及び内部回路の破壊耐圧が一点鎖線で示されている。
上述の通り、第１の実施の形態に係る半導体装置は、比較例に係る半導体装置の構成に第２アンプ回路ＡＭＰ２を加えた構成を有している。そのため、図６に示すように、第２アンプ回路ＡＭＰ２が動作していない間は、比較例と同様の放電特性を示す。具体的には、ノイズの発生によって、端子間電圧が電圧検出回路ＶＤＣの動作電圧Ｖｏに到達すると、電圧検出回路ＶＤＣ及び第１アンプ回路ＡＭＰ１が動作を開始し、放電素子ＤＥが駆動される。すなわち、放電素子ＤＥがＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に放電電流ＩＥＳＤが流れ始め、端子間電圧がクランプされる（第１クランプ動作）。
第２アンプ回路ＡＭＰ２が動作を開始すると、上述の通り、放電素子ＤＥがより強いＯＮ状態となって、放電電流ＩＥＳＤが大きくなる。そのため、図６に示すように、端子間電圧が第１クランプ動作よりも低い電圧に移行し、クランプされる（第２クランプ動作）。
従って、図６に示すように、電源電圧ＶＤＤに対する電圧検出回路ＶＤＣの動作電圧Ｖｏのマージンを充分に大きくした上で、内部回路の破壊耐圧に対するクランプ電圧のマージンも充分に大きくすることができる。すなわち、第１の実施の形態に係る半導体装置では、電源電圧ＶＤＤに対する電圧検出回路ＶＤＣの動作電圧Ｖｏ（放電開始電圧）のマージンと、内部回路の破壊耐圧に対するクランプ電圧のマージンとを両立させることができる。
なお、図６に示した比較例では、電源電圧ＶＤＤに対する電圧検出回路ＶＤＣの動作電圧Ｖｏのマージンは充分に大きいが、クランプ電圧が内部回路の破壊耐圧を超えてしまっている。
次に、図７は、第２アンプ回路ＡＭＰ２の動作開始に必要な電圧あるいは電流を変化させた場合の放電特性の変化を示すグラフである。図７には、第２アンプ回路ＡＭＰ２の動作開始に必要な電圧あるいは電流が異なる放電パターンＤ、Ｅ、Ｆの３つのパターンが示されている。
図７において破線で示した放電パターンＤでは、第２アンプ回路ＡＭＰ２の動作開始に必要な端子間電圧、及び放電電流ＩＥＳＤが比較的小さいうちに第２クランプ動作へ移行する。その結果、第２クランプ動作時のクランプ電圧が電源電圧ＶＤＤよりも低くなっている。従って、放電素子ＤＥが駆動された際に、電源電圧ＶＤＤが低下し、内部回路の動作に支障をきたす虞がある。
他方、図７において破線で示した放電パターンＦでは、第２アンプ回路ＡＭＰ２の動作開始に必要な電圧が大きい。そのため、第１クランプ動作時のクランプ電圧が、内部回路の破壊耐圧を超えており、第２クランプ動作が発生する前に内部回路が破壊される虞がある。
従って、図７において実線で示した放電パターンＥのように、第１クランプ動作時のクランプ電圧が内部回路の破壊耐圧を超えることなく、かつ、第２クランプ動作時のクランプ電圧が電源電圧ＶＤＤを下回らないようにする必要がある。
第１の実施の形態に係る半導体装置では、第２アンプ回路ＡＭＰ２と第１アンプ回路ＡＭＰ１とは別々に動作を開始する。そのため、第２アンプ回路ＡＭＰ２の動作開始に必要な電圧あるいは電流を調整することによって、第１クランプ動作時及び第２クランプ動作時のクランプ電圧を適切な範囲に容易に調整することができる
なお、図６及び図７では、第２アンプ回路ＡＭＰ２が第１アンプ回路ＡＭＰ１よりも遅れて動作開始する場合を示しているが、第２クランプ動作時のクランプ電圧が電源電圧ＶＤＤよりも低くならなければ、第２アンプ回路ＡＭＰ２の動作開始に必要な電圧あるいは電流は第１アンプ回路ＡＭＰ１の動作開始に必要な電圧あるいは電流と同じでもよい。すなわち、第２クランプ動作時のクランプ電圧が電源電圧ＶＤＤ以上であれば、端子間電圧が電圧検出回路ＶＤＣの動作電圧Ｖｏに到達した場合に第１アンプ回路ＡＭＰ１及び第２アンプ回路ＡＭＰ２が動作し始めてもよい。
＜半導体装置の詳細な構成＞
次に、図８を参照して、第１の実施の形態に係る半導体装置についてより詳細に説明する。図８は、第１の実施の形態に係る半導体装置の詳細な構成を示す回路図である。すなわち、図８は、図４に示した半導体装置の具体的な回路構成例である。図４、図８に示すように、第１の実施の形態に係る半導体装置は、放電素子ＤＥ、電圧検出回路ＶＤＣ、第１アンプ回路ＡＭＰ１、第２アンプ回路ＡＭＰ２を備えている。
放電素子ＤＥは、スイッチ素子であって、例えばトランジスタから構成される。図８の例では、放電素子ＤＥは、ＰＭＯＳトランジスタＰＭ１から構成されている。ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）ＰＭ１は、例えば総ゲート幅Ｗが数百～数千の大型のトランジスタである。ＰＭＯＳトランジスタＰＭ１のソースは、第１電源配線ＰＳＬ１に接続され、ＰＭＯＳトランジスタＰＭ１のドレインは、第２電源配線ＰＳＬ２に接続されている。そして、ＰＭＯＳトランジスタＰＭ１のゲートに、第１アンプ回路ＡＭＰ１から出力された駆動信号ｄｒｖが入力されている。駆動信号ｄｒｖに基づいて、ＰＭＯＳトランジスタＰＭ１がＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に放電電流ＩＥＳＤが流れる。
図８に示すように、電圧検出回路ＶＤＣは、抵抗Ｒ１、複数の整流素子ＲＥを備えている。複数の整流素子ＲＥは、直列に接続され、整流素子ストリングを形成している。抵抗Ｒ１の一端は、第１電源配線ＰＳＬ１に接続されており、整流素子ストリングの一端は、第２電源配線ＰＳＬ２に接続されている。抵抗Ｒ１の他端と整流素子ストリングの他端とが接続されている。すなわち、第１端子Ｔ１と第２端子Ｔ２との間において抵抗Ｒ１と整流素子ストリングとが直列に接続されている。電圧検出回路ＶＤＣの動作電圧は、１個の整流素子ＲＥの動作電圧と接続する個数との積によって決定することができる。
抵抗Ｒ１と整流素子ストリングとの接続ノードから検出信号ｄｅｔが出力される。第１端子Ｔ１と第２端子Ｔ２との間の電圧が電源電圧ＶＤＤを超える所定の閾値（電圧検出回路ＶＤＣの動作電圧）に到達すると、整流素子ＲＥに電流が流れ、検出信号ｄｅｔが出力される。検出信号ｄｅｔの大きさは、抵抗Ｒ１の両端間の電圧の大きさである。
ここで、図９は、整流素子ＲＥの具体例を示す回路図である。図９に示すように、整流素子ＲＥとして、ダイオード素子Ｄ、ダイオード接続されたＰＭＯＳトランジスタＰＭ及びＮＭＯＳトランジスタＮＭなどを例示することができる。ダイオード接続されたＰＭＯＳトランジスタＰＭ及びＮＭＯＳトランジスタＮＭを用いれば、ＭＯＳトランジスタを用いて整流機能を実現することができ、容易に製造することができる。
図９に示すように、ダイオード素子Ｄのアノードは第１電源配線ＰＳＬ１側に接続され、ダイオード素子Ｄのカソードは第２電源配線ＰＳＬ２側に接続される。ＰＭＯＳトランジスタＰＭのソースは第１電源配線ＰＳＬ１側に接続され、ＰＭＯＳトランジスタＰＭのドレインは第２電源配線ＰＳＬ２側に接続される。ＮＭＯＳトランジスタＮＭのソースは第２電源配線ＰＳＬ２側に接続され、ＮＭＯＳトランジスタＮＭのドレインは第１電源配線ＰＳＬ１側に接続される。
図８に示すように、第１アンプ回路ＡＭＰ１は、ＰＭＯＳトランジスタＰＭ２、抵抗（第１抵抗）Ｒ２、第１出力回路ＯＰ１を備えている。
ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）ＰＭ２のゲートに、電圧検出回路ＶＤＣから出力される検出信号ｄｅｔが入力され、ＰＭＯＳトランジスタＰＭ２のソースは、第１電源配線ＰＳＬ１に接続されている。すなわち、ＰＭＯＳトランジスタＰＭ２のソース・ゲート電圧の大きさは、検出信号ｄｅｔの大きさに等しい。ＰＭＯＳトランジスタＰＭ２のドレインは、抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端は第２電源配線ＰＳＬ２に接続されている。ＰＭＯＳトランジスタＰＭ２のドレインと抵抗Ｒ２との接続ノードは、第１出力回路ＯＰ１の入力に接続されている。
第１出力回路ＯＰ１は、ＰＭＯＳトランジスタＰＭ１１及びＮＭＯＳトランジスタＮＭ１１から構成されたインバータ回路である。ＰＭＯＳトランジスタＰＭ１１のゲートとＮＭＯＳトランジスタＮＭ１１のゲートとが互いに接続されており、その接続ノードは第１出力回路ＯＰ１の入力である。ＰＭＯＳトランジスタＰＭ１１のソースは、第１電源配線ＰＳＬ１に接続されている。ＮＭＯＳトランジスタＮＭ１１のソースは第２電源配線ＰＳＬ２に接続されている。そして、ＰＭＯＳトランジスタＰＭ１１のドレインとＮＭＯＳトランジスタＭＮ１１のドレインとが互いに接続されており、その接続ノードは第１出力回路ＯＰ１の出力である。第１出力回路ＯＰ１から放電素子ＤＥを駆動するための駆動信号ｄｒｖが出力される。
図８に示すように、第２アンプ回路ＡＭＰ２は、ＰＭＯＳトランジスタＰＭ３、ＰＭ４、抵抗（第２抵抗）Ｒ３、第２出力回路ＯＰ２を備えている。
ＰＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）ＰＭ３のゲートに、電圧検出回路ＶＤＣから出力される検出信号ｄｅｔが入力され、ＰＭＯＳトランジスタＰＭ３のソースは、第１電源配線ＰＳＬ１に接続されている。すなわち、ＰＭＯＳトランジスタＰＭ３のソース・ゲート電圧の大きさは、検出信号ｄｅｔの大きさに等しい。ＰＭＯＳトランジスタＰＭ３のドレインは、抵抗Ｒ３の一端に接続されている。抵抗Ｒ３の他端は第２電源配線ＰＳＬ２に接続されている。ＰＭＯＳトランジスタＰＭ３のドレインと抵抗Ｒ３との接続ノードは、第２出力回路ＯＰ２の入力に接続されている。
第２出力回路ＯＰ２は、ＰＭＯＳトランジスタＰＭ２１及びＮＭＯＳトランジスタＮＭ２１から構成されたインバータ回路である。ＰＭＯＳトランジスタＰＭ２１のゲートとＮＭＯＳトランジスタＮＭ２１のゲートとが互いに接続されており、その接続ノードは第２出力回路ＯＰ２の入力である。ＰＭＯＳトランジスタＰＭ２１のソースは、第１電源配線ＰＳＬ１に接続されている。ＮＭＯＳトランジスタＮＭ２１のソースは第２電源配線ＰＳＬ２に接続されている。そして、ＰＭＯＳトランジスタＰＭ２１のドレインとＮＭＯＳトランジスタＭＮ２１のドレインとが互いに接続されており、その接続ノードは第２出力回路ＯＰ２の出力である。
第２出力回路ＯＰ２の出力は、ＰＭＯＳトランジスタ（第４のＰＭＯＳトランジスタ）ＰＭ４のゲートに接続されている。ＰＭＯＳトランジスタＰＭ４のソースは、ＰＭＯＳトランジスタＰＭ３のゲートすなわち電圧検出回路ＶＤＣの出力に接続されている。ＰＭＯＳトランジスタＰＭ４のドレインは、第２電源配線ＰＳＬ２に接続されている。ＰＭＯＳトランジスタＰＭ４が駆動することにより、検出信号ｄｅｔが増幅される。すなわち、ＰＭＯＳトランジスタＰＭ４は、ブースト回路である。
なお、ＰＭＯＳトランジスタＰＭ４は、多段縦積み構成としてもよい。
ここで、図１０～図１２は、ＰＭＯＳトランジスタＰＭ４のソース及びドレインの接続のバリエーションを示す回路図である。
図１０に示すように、ＰＭＯＳトランジスタＰＭ４のドレインは、第２電源配線ＰＳＬ２に代えて、電圧検出回路ＶＤＣの整流素子ＲＥ同士の接続ノードに接続されていてもよい。
また、図１１に示すように、ＰＭＯＳトランジスタＰＭ４のソースは、電圧検出回路ＶＤＣの出力に代えて、電圧検出回路ＶＤＣの整流素子ＲＥ同士の接続ノードに接続されていてもよい。
さらに、図１２に示すように、ＰＭＯＳトランジスタＰＭ４のソース及びドレインの両方が、電圧検出回路ＶＤＣの整流素子ＲＥ同士の接続ノードに接続されていてもよい。当然のことなら、ＰＭＯＳトランジスタＰＭ４のソースは、ドレインよりも高電位側に接続される。
＜半導体装置の詳細な動作＞
次に、図１３、図１４を参照して、第１の実施の形態に係る半導体装置のノイズ発生時の動作についてより詳細に説明する。図１３、図１４は、第１の実施の形態に係る半導体装置の詳細な動作を示す回路図である。ここで、図１３、図１４は、図８に示した回路図に破線矢印を用いて電流の流れを書き加えたものである。
図１３は、端子間電圧が電圧検出回路ＶＤＣの動作電圧以上となり、第１アンプ回路ＡＭＰ１のみが動作している様子を示している。図１４は、第１アンプ回路ＡＭＰ１に加え、第２アンプ回路ＡＭＰ２も動作している様子を示している。以下の動作説明では、図１３、図１４に加え、図５のフローチャートも参照しつつ説明する。
まず、図１３に示すように、電圧検出回路ＶＤＣは、整流素子ストリングを備えているため、端子間電圧が所定の閾値（電圧検出回路ＶＤＣの動作電圧）未満であれば（図５ステップＳＴ１ＮＯ）、抵抗Ｒ１に検出電流Ｉ１が流れない。そのため、抵抗Ｒ１と整流素子ストリングとの接続ノードから検出信号ｄｅｔが出力されない。この場合、第１アンプ回路ＡＭＰ１のＰＭＯＳトランジスタＰＭ２のソース・ゲート電圧が０Ｖであり、ＰＭＯＳトランジスタＰＭ２は駆動されない。従って、第１アンプ回路ＡＭＰ１が動作せず、放電素子ＤＥは駆動されない（図５ステップＳＴ２）。
他方、端子間電圧が電圧検出回路ＶＤＣの動作電圧以上であれば（図５ステップＳＴ１ＹＥＳ）、図１３に示すように、抵抗Ｒ１（抵抗値ｒ１）に検出電流Ｉ１（電流値ｉ１）が流れる。そのため、抵抗Ｒ１と整流素子ストリングとの接続ノードから大きさｒ１×ｉ１の検出信号ｄｅｔが出力される（図５ステップＳＴ３）。検出信号ｄｅｔの大きさは、抵抗Ｒ１の両端間の電圧の大きさである。
第２アンプ回路ＡＭＰ２が動作を開始するまでの間（図５ステップＳＴ４ＮＯ）、図１３に示すように、第１アンプ回路ＡＭＰ１が検出信号ｄｅｔを増幅する（図５ステップＳＴ５）。具体的には、第１アンプ回路ＡＭＰ１のＰＭＯＳトランジスタＰＭ２のソース・ゲート電圧は検出信号ｄｅｔの大きさｒ１×ｉ１に等しい。そのため、図１３に示すように、ＰＭＯＳトランジスタＰＭ２が駆動され、抵抗Ｒ２に電流Ｉ２が流れる。それに伴い、第１出力回路ＯＰ１の入力電圧がＶＳＳから上昇し、インバータ回路である第１出力回路ＯＰ１の閾値を超えると、第１出力回路ＯＰ１から駆動信号ｄｒｖが出力される。
第１アンプ回路ＡＭＰ１が出力する駆動信号ｄｒｖにより、放電素子ＤＥであるＰＭＯＳトランジスタＰＭ１のソース・ゲート電圧が大きくなり、ＰＭＯＳトランジスタＰＭ１が駆動される（図５ステップＳＴ６）。すなわち、ＰＭＯＳトランジスタＰＭ１がＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に放電電流ＩＥＳＤが流れ、端子間電圧がクランプされる（第１クランプ動作）。
次に、第２アンプ回路ＡＭＰ２が動作を開始すると（図５ステップＳＴ４ＹＥＳ）、第２アンプ回路ＡＭＰ２が検出信号ｄｅｔを帰還増幅する（図５ステップＳＴ７）。具体的には、第２アンプ回路ＡＭＰ２のＰＭＯＳトランジスタＰＭ３のソース・ゲート電圧は検出信号ｄｅｔの大きさｒ１×ｉ１に等しい。そのため、図１４に示すように、ＰＭＯＳトランジスタＰＭ３が駆動され、抵抗Ｒ３に電流Ｉ３が流れる。それに伴い、第２出力回路ＯＰ２の入力電圧がＶＳＳから上昇し、インバータ回路である第２出力回路ＯＰ２の閾値を超えると、第２出力回路ＯＰ２の出力信号によってＰＭＯＳトランジスタＰＭ４が駆動される。
すなわち、ＰＭＯＳトランジスタＰＭ４がＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に抵抗Ｒ１とＰＭＯＳトランジスタＰＭ４とを経由する電流が流れる。その結果、抵抗Ｒ１に流れる検出電流Ｉ１が大きくなり、検出信号ｄｅｔが大きくなる。
ここで、ＰＭＯＳトランジスタＰＭ３のサイズを小さくするか、抵抗Ｒ３の抵抗値を小さくすると、第２出力回路ＯＰ２の入力電圧は小さくなる。つまり、第２アンプ回路ＡＭＰ２の動作開始のためには、より大きな端子間電圧あるいは放電電流ＩＥＳＤが必要となる。従って、ＰＭＯＳトランジスタＰＭ３のサイズをＰＭＯＳトランジスタＰＭ２に比べて小さくするか、又は、抵抗Ｒ３の抵抗値を抵抗Ｒ２の抵抗値よりも小さくすると、同じ端子間電圧もしくは放電電流ＩＥＳＤのもとでは、第１出力回路ＯＰ１の入力電圧に比べて第２出力回路ＯＰ２の入力電圧は小さくなる。つまり、第２アンプ回路ＡＭＰ２は、第１アンプ回路ＡＭＰ１の動作開始に必要な端子間電圧あるいは放電電流に比べて大きな端子間電圧あるいは大きな放電電流ＩＥＳＤとなった場合に、その動作を開始する。反対に、ＰＭＯＳトランジスタＰＭ３のサイズを大きくするか、抵抗Ｒ３の抵抗値を大きくすると、第２出力回路ＯＰ２の入力電圧は大きくなる。つまり、第２アンプ回路ＡＭＰ２の動作開始に必要な電圧あるいは電流を小さくすることができる。このように、ＰＭＯＳトランジスタＰＭ３のサイズ及び抵抗Ｒ３の抵抗値を適切に設定することで、第２アンプ回路ＡＭＰ２の動作開始に必要な電圧あるいは電流を所望の値に設定可能になる。
続いて、第２アンプ回路ＡＭＰ２が増幅した検出信号ｄｅｔを第１アンプ回路ＡＭＰ１が増幅する（図５ステップＳＴ８）。具体的には、図１４に示すように、増幅された検出信号ｄｅｔによってＰＭＯＳトランジスタＰＭ２がより強く駆動され、抵抗Ｒ２に流れる電流Ｉ２が大きくなる。それに伴い、第１出力回路ＯＰ１から出力される駆動信号ｄｒｖも大きくなる。
その結果、放電素子ＤＥであるＰＭＯＳトランジスタＰＭ１のソース・ゲート電圧が大きくなり、ＰＭＯＳトランジスタＰＭ１がより強く駆動される（図５ステップＳＴ９）。すなわち、ＰＭＯＳトランジスタＰＭ１がより強いＯＮ状態となって、図１４に示すように、放電電流ＩＥＳＤが大きくなる。そのため、端子間電圧が第１クランプ動作よりも低い電圧にクランプされる（第２クランプ動作）。ここで、第２クランプ動作におけるクランプ電圧は、ＰＭＯＳトランジスタＰＭ４のサイズによって調整することができる。具体的には、ＰＭＯＳトランジスタＰＭ４のサイズを大きくすると、第２クランプ動作におけるクランプ電圧を下げることができる。
第１の実施の形態に係る半導体装置は、第２アンプ回路ＡＭＰ２の動作によってクランプ電圧を下げることができる。そのため、図６に示すように、電源電圧ＶＤＤに対する電圧検出回路ＶＤＣの動作電圧Ｖｏ（放電開始電圧）のマージンと、内部回路の破壊耐圧に対するクランプ電圧のマージンとを両立させることができる。また、第２アンプ回路ＡＭＰ２が第１アンプ回路ＡＭＰ１とは別々に動作を開始する。そのため、図７に示すように、第２アンプ回路ＡＭＰ２の動作開始に必要な電圧あるいは電流を調整し、第１クランプ動作時及び第２クランプ動作時のクランプ電圧を適切な範囲に容易に調整することができる。
なお、図６では、第２アンプ回路ＡＭＰ２が第１アンプ回路ＡＭＰ１よりも遅れて動作開始する場合を示しているが、第２クランプ動作におけるクランプ電圧が電源電圧ＶＤＤを下回らなければ、第２アンプ回路ＡＭＰ２の動作開始に必要な電圧あるいは電流は第１アンプ回路ＡＭＰ１の動作開始に必要な電圧あるいは電流と同じでもよい。その場合、ＰＭＯＳトランジスタＰＭ２、ＰＭ３のサイズ、抵抗Ｒ２、Ｒ３の抵抗値、第１出力回路ＯＰ１及び第２出力回路ＯＰ２の特性をそれぞれ等しく設定すればよい。
＜第１の実施の形態の変形例の構成＞
次に、図１５、図１６を参照して、第１の実施の形態の変形例に係る半導体装置について説明する。図１５、図１６は、第１の実施の形態の変形例に係る半導体装置の回路図である。ここで、図１５、図１６は、同じ回路図に破線矢印を用いて電流の流れを書き加えたものである。図１５は、端子間電圧が電圧検出回路ＶＤＣの動作電圧以上となり、第１アンプ回路ＡＭＰ１のみが動作している様子を示している。図１６は、第１アンプ回路ＡＭＰ１に加え、第２アンプ回路ＡＭＰ２も動作している様子を示している。
図８に示した半導体装置の放電素子ＤＥは、ＰＭＯＳトランジスタＰＭ１から構成されている。これに対し、図１５に示した変形例に係る半導体装置の放電素子ＤＥは、ＮＭＯＳトランジスタＮＭ１から構成されている。これに伴い、変形例に係る半導体装置では、第１アンプ回路ＡＭＰ１がＰＭＯＳトランジスタＰＭ２に代えて、ＮＭＯＳトランジスタＮＭ２を備えている。また、第２アンプ回路ＡＭＰ２がＰＭＯＳトランジスタＰＭ３、ＰＭ４に代えて、ＮＭＯＳトランジスタＮＭ３、ＮＭ４を備えている。以下に詳細に説明する。
放電素子ＤＥを構成するＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）ＮＭ１は、例えば総ゲート幅Ｗが数百～数千の大型のトランジスタである。ＮＭＯＳトランジスタＮＭ１のソースは、第２電源配線ＰＳＬ２に接続され、ＮＭＯＳトランジスタＮＭ１のドレインは、第１電源配線ＰＳＬ１に接続されている。そして、ＮＭＯＳトランジスタＮＭ１のゲートに、第１アンプ回路ＡＭＰ１から出力された駆動信号ｄｒｖが入力されている。駆動信号ｄｒｖに基づいて、ＮＭＯＳトランジスタＮＭ１がＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に放電電流ＩＥＳＤが流れる。
図１５に示すように、変形例に係る半導体装置の電圧検出回路ＶＤＣでは、抵抗Ｒ１の一端が第２電源配線ＰＳＬ２に接続され、整流素子ストリングの一端が第１電源配線ＰＳＬ１に接続されている。抵抗Ｒ１と整流素子ストリングとの接続ノードから検出信号ｄｅｔが出力される。第１端子Ｔ１と第２端子Ｔ２との間の電圧が電源電圧ＶＤＤを超える所定の閾値（電圧検出回路ＶＤＣの動作電圧）に到達すると、整流素子ＲＥに電流が流れ、検出信号ｄｅｔが出力される。検出信号ｄｅｔの大きさは、抵抗Ｒ１の両端間の電圧の大きさである。変形例でも、整流素子ストリングを構成する整流素子ＲＥの具体例は、図９に示した通りである。
第１アンプ回路ＡＭＰ１は、ＮＭＯＳトランジスタＮＭ２、抵抗Ｒ２、第１出力回路ＯＰ１を備えている。
ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）ＮＭ２のゲートに、電圧検出回路ＶＤＣから出力される検出信号ｄｅｔが入力され、ＮＭＯＳトランジスタＮＭ２のソースは、第２電源配線ＰＳＬ２に接続されている。すなわち、ＮＭＯＳトランジスタＮＭ２のゲート・ソース電圧の大きさは、検出信号ｄｅｔの大きさに等しい。
ＮＭＯＳトランジスタＮＭ２のドレインは、抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端は第１電源配線ＰＳＬ１に接続されている。ＮＭＯＳトランジスタＮＭ２のドレインと抵抗Ｒ２との接続ノードは、第１出力回路ＯＰ１の入力に接続されている。
第１出力回路ＯＰ１の構成は図８と同様である。第１出力回路ＯＰ１から放電素子ＤＥを駆動するための駆動信号ｄｒｖが出力される。
第２アンプ回路ＡＭＰ２は、ＮＭＯＳトランジスタＮＭ３、ＮＭ４、抵抗Ｒ３、第２出力回路ＯＰ２を備えている。
ＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）ＮＭ３のゲートに、電圧検出回路ＶＤＣから出力される検出信号ｄｅｔが入力され、ＮＭＯＳトランジスタＮＭ３のソースは、第２電源配線ＰＳＬ２に接続されている。すなわち、ＮＭＯＳトランジスタＮＭ３のゲート・ソース電圧の大きさは、検出信号ｄｅｔの大きさに等しい。ＮＭＯＳトランジスタＮＭ３のドレインは、抵抗Ｒ３の一端に接続されている。抵抗Ｒ３の他端は第２電源配線ＰＳＬ２に接続されている。ＮＭＯＳトランジスタＮＭ３のドレインと抵抗Ｒ３との接続ノードは、第２出力回路ＯＰ２の入力に接続されている。
第２出力回路ＯＰ２の構成は図８と同様である。第２出力回路ＯＰ２の出力は、ＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）ＮＭ４のゲートに接続されている。ＮＭＯＳトランジスタＮＭ４のソースは、ＮＭＯＳトランジスタＮＭ３のゲートすなわち電圧検出回路ＶＤＣの出力に接続されている。ＰＭＯＳトランジスタＰＭ４のドレインは、第２電源配線ＰＳＬ２に接続されている。ＮＭＯＳトランジスタＮＭ４が駆動することにより、検出信号ｄｅｔが増幅される。すなわち、ＮＭＯＳトランジスタＮＭ４は、ブースト回路である。
なお、ＮＭＯＳトランジスタＮＭ４は、多段縦積み構成としてもよい。
＜第１の実施の形態の変形例の動作＞
次に、図１５、図１６を参照して、第１の実施の形態の変形例に係る半導体装置のノイズ発生時の動作について詳細に説明する。以下の動作説明では、図１５、図１６に加え、図５のフローチャートも参照しつつ説明する。
まず、図１５に示すように、電圧検出回路ＶＤＣは、整流素子ストリングを備えているため、端子間電圧が所定の閾値（電圧検出回路ＶＤＣの動作電圧）未満であれば（図５ステップＳＴ１ＮＯ）、抵抗Ｒ１に検出電流Ｉ１が流れない。そのため、抵抗Ｒ１と整流素子ストリングとの接続ノードから検出信号ｄｅｔが出力されない。この場合、第１アンプ回路ＡＭＰ１のＮＭＯＳトランジスタＮＭ２のゲート・ソース電圧が０Ｖであり、ＮＭＯＳトランジスタＮＭ２は駆動されない。従って、第１アンプ回路ＡＭＰ１が動作せず、放電素子ＤＥは駆動されない（図５ステップＳＴ２）。
他方、端子間電圧が電圧検出回路ＶＤＣの動作電圧以上であれば（図５ステップＳＴ１ＹＥＳ）、図１５に示すように、抵抗Ｒ１（抵抗値ｒ１）に検出電流Ｉ１（電流値ｉ１）が流れる。そのため、抵抗Ｒ１と整流素子ストリングとの接続ノードから大きさｒ１×ｉ１の検出信号ｄｅｔが出力される（図５ステップＳＴ３）。検出信号ｄｅｔの大きさは、抵抗Ｒ１の両端間の電圧の大きさである。
第２アンプ回路ＡＭＰ２が動作を開始するまでの間（図５ステップＳＴ４ＮＯ）、図１５に示すように、第１アンプ回路ＡＭＰ１が検出信号ｄｅｔを増幅する（図５ステップＳＴ５）。具体的には、第１アンプ回路ＡＭＰ１のＮＭＯＳトランジスタＮＭ２のゲート・ソース電圧は検出信号ｄｅｔの大きさｒ１×ｉ１に等しい。そのため、図１５に示すように、ＮＭＯＳトランジスタＮＭ２が駆動され、抵抗Ｒ２に電流Ｉ２が流れる。それに伴い、第１出力回路ＯＰ１の入力電圧が第１端子Ｔ１の電圧から降下し、インバータ回路である第１出力回路ＯＰ１の閾値を超えると、第１出力回路ＯＰ１から駆動信号ｄｒｖが出力される。
第１アンプ回路ＡＭＰ１が出力する駆動信号ｄｒｖにより、放電素子ＤＥであるＮＭＯＳトランジスタＮＭ１のゲート・ソース電圧が大きくなり、ＮＭＯＳトランジスタＮＭ１が駆動される（図５ステップＳＴ６）。すなわち、ＮＭＯＳトランジスタＮＭ１がＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に放電電流ＩＥＳＤが流れ、端子間電圧がクランプされる（第１クランプ動作）。
次に、第２アンプ回路ＡＭＰ２が動作を開始すると（図５ステップＳＴ４ＹＥＳ）、第２アンプ回路ＡＭＰ２が検出信号ｄｅｔを帰還増幅する（図５ステップＳＴ７）。具体的には、第２アンプ回路ＡＭＰ２のＮＭＯＳトランジスタＮＭ３のゲート・ソース電圧は検出信号ｄｅｔの大きさｒ１×ｉ１に等しい。そのため、図１６に示すように、ＮＭＯＳトランジスタＮＭ３が駆動され、抵抗Ｒ３に電流Ｉ３が流れる。それに伴い、第２出力回路ＯＰ２の入力電圧が第１端子Ｔ１の電圧から降下し、インバータ回路である第２出力回路ＯＰ２の閾値を超えると、第２出力回路ＯＰ２の出力信号によってＮＭＯＳトランジスタＮＭ４が駆動される。
すなわち、ＮＭＯＳトランジスタＮＭ４がＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に抵抗Ｒ１とＮＭＯＳトランジスタＮＭ４とを経由する電流が流れる。その結果、抵抗Ｒ１に流れる検出電流Ｉ１が大きくなり、検出信号ｄｅｔが大きくなる。
ここで、ＮＭＯＳトランジスタＮＭ３のサイズを小さくするか、抵抗Ｒ３の抵抗値を小さくすると、第２出力回路ＯＰ２の入力電圧は小さくなる。つまり、第２アンプ回路ＡＭＰ２の動作開始のためには、より大きな端子間電圧あるいは放電電流ＩＥＳＤが必要となる。従って、ＮＭＯＳトランジスタＮＭ３のサイズをＮＭＯＳトランジスタＮＭ２に比べて小さくするか、又は、抵抗Ｒ３の抵抗値を抵抗Ｒ２の抵抗値よりも小さくすると、第２出力回路ＯＰ２の入力電圧を第１出力回路ＯＰ１の入力電圧より小さくすることができる。その結果、第２アンプ回路ＡＭＰ２は、第１アンプ回路ＡＭＰ１の動作開始に必要な端子間電圧あるいは放電電流に比べて、大きな端子間電圧あるいは放電電流になった場合にその動作を開始することが可能になる。反対に、ＮＭＯＳトランジスタＮＭ３のサイズを大きくするか、抵抗Ｒ３の抵抗値を大きくすると、第２出力回路ＯＰ２の入力電圧が大きくなる。つまり、第２アンプ回路ＡＭＰ２の動作開始に必要な電圧あるいは電流を小さくすることができる。
続いて、第２アンプ回路ＡＭＰ２が増幅した検出信号ｄｅｔを第１アンプ回路ＡＭＰ１が増幅する（ステップＳＴ８）。具体的には、図１６に示すように、増幅された検出信号ｄｅｔによってＮＭＯＳトランジスタＮＭ２がより強く駆動され、抵抗Ｒ２に流れる電流Ｉ２が大きくなる。それに伴い、第１出力回路ＯＰ１から出力される駆動信号ｄｒｖも大きくなる。
その結果、放電素子ＤＥであるＮＭＯＳトランジスタＮＭ１のゲート・ソース電圧が大きくなり、ＮＭＯＳトランジスタＮＭ１がより強く駆動される（ステップＳＴ９）。すなわち、ＮＭＯＳトランジスタＮＭ１がより強いＯＮ状態となって、図１６に示すように、放電電流ＩＥＳＤが大きくなる。そのため、端子間電圧が第１クランプ動作よりも低い電圧にクランプされる（第２クランプ動作）。ここで、第２クランプ動作におけるクランプ電圧は、ＮＭＯＳトランジスタＮＭ４のサイズによって調整することができる。具体的には、ＮＭＯＳトランジスタＮＭ４のサイズを大きくすると、第２クランプ動作におけるクランプ電圧を下げることができる。
第１の実施の形態の変形例に係る半導体装置も、第２アンプ回路ＡＭＰ２の動作によってクランプ電圧を下げることができる。そのため、図６に示すように、電源電圧ＶＤＤに対する電圧検出回路ＶＤＣの動作電圧Ｖｏ（放電開始電圧）のマージンと、内部回路の破壊耐圧に対するクランプ電圧のマージンとを両立させることができる。また、第２アンプ回路ＡＭＰ２が第１アンプ回路ＡＭＰ１から遅れて別々に動作を開始する。そのため、図７に示すように、第２アンプ回路ＡＭＰ２の動作開始に必要な電圧あるいは電流を調整し、第１クランプ動作時及び第２クランプ動作時のクランプ電圧を適切な範囲に容易に調整することができる。
（第２の実施の形態）
＜半導体装置の構成＞
次に、図１７を参照して、第２の実施の形態に係る半導体装置について説明する。
図１７は、第２の実施の形態に係る半導体装置の構成を示すブロック図である。図１７に示すように、第２の実施の形態に係る半導体装置は、第１の実施の形態に係る半導体装置における第１アンプ回路ＡＭＰ１に過渡検出回路ＴＤＣを備えた電圧トリガ式かつＲＣトリガ式の静電気保護回路である。
第１アンプ回路ＡＭＰ１は、第１の実施の形態に係る半導体装置と同様に、入力された検出信号ｄｅｔを増幅し、放電素子ＤＥを駆動するための駆動信号ｄｒｖを出力する。加えて、第１アンプ回路ＡＭＰ１は、過渡検出回路ＴＤＣの出力信号を増幅し、放電素子ＤＥを駆動するための駆動信号ｄｒｖを出力する。駆動信号ｄｒｖに基づいて、放電素子ＤＥが駆動され、ＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に放電電流ＩＥＳＤが流れる。その結果、端子間電圧がクランプされる。
立ち上がりが急峻なＥＳＤノイズが発生した場合、過渡検出回路ＴＤＣの出力信号が所定の閾値（第１アンプ回路ＡＭＰ１の動作電圧）に達し、電圧検出回路ＶＤＣが動作する前に、第１アンプ回路ＡＭＰ１が動作する。
他方、立ち上がりが緩やかなＥＭＳノイズが発生した場合には、過渡検出回路ＴＤＣの出力信号が第１アンプ回路ＡＭＰ１の動作電圧に達しない。そのため、第１の実施の形態に係る半導体装置と同様に、第１アンプ回路ＡＭＰ１は、電圧検出回路ＶＤＣが出力した検出信号ｄｅｔを増幅する。
その他の構成は、第１の実施の形態に係る半導体装置と同様であるため、説明を省略する。
＜半導体装置の動作＞
次に、図１８を参照して、第２の実施の形態に係る半導体装置のノイズ発生時の動作について説明する。図１８は、第２の実施の形態に係る半導体装置のノイズ発生時の動作を示すフローチャートである。
図１８に示すように、端子間に発生したノイズが立ち上がりの急峻なＥＳＤノイズである場合、過渡検出回路ＴＤＣの出力信号が所定の閾値以上となり（ステップＳＴ２１ＹＥＳ）、過渡検出回路ＴＤＣの出力信号を増幅する（ステップＳＴ２２）。そして、第１アンプ回路ＡＭＰ１が出力する駆動信号ｄｒｖに基づいて、放電素子ＤＥが駆動される（ステップＳＴ２３）。
すなわち、放電素子ＤＥがＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に放電電流ＩＥＳＤが流れ、端子間電圧がクランプされる。上述の通り、過渡検出回路ＴＤＣの出力信号は、第２アンプ回路ＡＭＰ２によって増幅された検出信号ｄｅｔと同等である。そのため、放電素子ＤＥが強く駆動され、クランプ電圧は第２クランプ動作時のクランプ電圧と同等となる。
一方、端子間に発生したノイズが立ち上がりの緩やかなＥＭＳノイズである場合、過渡検出回路ＴＤＣの出力信号が所定の閾値未満となり（ステップＳＴ２１ＮＯ）、図１８において破線で囲ったように図５に示したステップＳＴ１～ステップＳＴ９と同様に動作する。そのため、詳細な説明は省略する。
ここで、図１９は、第２の実施の形態に係る半導体装置の放電特性を示すグラフである。図１９の横軸は第１端子Ｔ１と第２端子Ｔ２との間の電圧（端子間電圧）、縦軸は放電電流ＩＥＳＤを示している。また、図１９には、内部回路の動作電圧（電源電圧ＶＤＤ）及び内部回路の破壊耐圧が一点鎖線で示されている。
端子間に立ち上がりの緩やかなＥＭＳノイズが発生した場合、図１９に実線で示すように、第１の実施の形態に係る半導体装置と同様の放電特性を示すため、詳細な説明は省略する。
一方、端子間に立ち上がりの急峻なＥＳＤノイズが発生すると、図１９に破線で示すように、電圧検出回路ＶＤＣが動作する前に、第１アンプ回路ＡＭＰ１が動作を開始し、放電素子ＤＥが駆動される。すなわち、放電素子ＤＥがＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に放電電流ＩＥＳＤが流れ始め、端子間電圧がクランプされる。
ここで、上述の通り、過渡検出回路ＴＤＣの出力信号は、第２アンプ回路ＡＭＰ２によって増幅された検出信号ｄｅｔと同等である。そのため、放電素子ＤＥが強く駆動され、クランプ電圧は第２クランプ動作時のクランプ電圧と同等となる。このように、第２の実施の形態に係る半導体装置では、ＥＳＤノイズ発生時のクランプ電圧を第１の実施の形態に係る半導体装置よりも小さくすることができる。
なお、過渡検出回路ＴＤＣの出力信号が所定の閾値以上となるのは、ＥＳＤノイズによって端子間電圧が電源電圧ＶＤＤから急激に上昇する場合である。そのため、第１アンプ回路ＡＭＰ１が動作を開始する際の端子間電圧が電源電圧ＶＤＤを下回ることはない。
＜半導体装置の詳細な構成＞
次に、図２０を参照して、第２の実施の形態に係る半導体装置についてより詳細に説明する。図２０は、第２の実施の形態に係る半導体装置の詳細な構成を示す回路図である。すなわち、図２０は、図１７に示した半導体装置の具体的な回路構成例である。
図１７、図２０に示すように、第２の実施の形態に係る半導体装置は、放電素子ＤＥ、電圧検出回路ＶＤＣ、第１アンプ回路ＡＭＰ１、第２アンプ回路ＡＭＰ２を備えている。そして、第１アンプ回路ＡＭＰ１が過渡検出回路ＴＤＣを備えている。ここで、第１アンプ回路ＡＭＰ１以外の構成は、図８に示した第１の実施の形態に係る半導体装置と同様であるため、詳細な説明は省略する。
図２０に示すように、第１アンプ回路ＡＭＰ１は、図８に示したＰＭＯＳトランジスタＰＭ２、抵抗Ｒ２、第１出力回路ＯＰ１に加え、過渡検出回路ＴＤＣ及びＮＭＯＳトランジスタＮＭ５を備えている。
ＰＭＯＳトランジスタＰＭ２のゲートに、電圧検出回路ＶＤＣから出力される検出信号ｄｅｔが入力され、ＰＭＯＳトランジスタＰＭ２のソースは、第１電源配線ＰＳＬ１に接続されている。すなわち、ＰＭＯＳトランジスタＰＭ２のソース・ゲート電圧の大きさは、検出信号ｄｅｔの大きさに等しい。ＰＭＯＳトランジスタＰＭ２のドレインは、抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端は第２電源配線ＰＳＬ２に接続されている。
ＰＭＯＳトランジスタＰＭ２のドレインと抵抗Ｒ２との接続ノードは、ＮＭＯＳトランジスタＮＭ５のゲートに接続されている。ＮＭＯＳトランジスタＮＭ５のドレインは、第１電源配線ＰＳＬ１に接続され、ＮＭＯＳトランジスタＮＭ５のソースは、第１出力回路ＯＰ１の入力に接続されている。
第１出力回路ＯＰ１の構成は図８と同様である。第１出力回路ＯＰ１から放電素子ＤＥを駆動するための駆動信号ｄｒｖが出力される。
過渡検出回路ＴＤＣは、第１端子Ｔ１と第２端子Ｔ２との間において、直列に接続されたキャパシタＣ１と抵抗Ｒ４とからなるＲＣ回路である。キャパシタＣ１の一端は第１電源配線ＰＳＬ１に接続され、抵抗Ｒ４の一端は第２電源配線ＰＳＬ２に接続されている。キャパシタＣ１の他端と抵抗Ｒ４の他端との接続ノードは、過渡検出回路ＴＤＣの出力であって、第１出力回路ＯＰ１の入力に接続されている。
＜半導体装置の詳細な動作＞
次に、図２０を参照して、第２の実施の形態に係る半導体装置のノイズ発生時の動作についてより詳細に説明する。以下の動作説明では、図２０に加え、図１８のフローチャートも参照しつつ説明する。
まず、端子間に立ち上がりの急峻なＥＳＤノイズが発生した場合、過渡検出回路ＴＤＣのキャパシタＣ１及び抵抗Ｒ４に過渡電流Ｉ４が流れる。そのため、過渡検出回路ＴＤＣの出力の電圧がＶＳＳから上昇し、インバータ回路である第１出力回路ＯＰ１の閾値を超えると（図１８ステップＳＴ２１ＹＥＳ）、第１出力回路ＯＰ１から駆動信号ｄｒｖが出力される。すなわち、第１アンプ回路ＡＭＰ１が過渡検出回路ＴＤＣの出力信号を増幅する（図１８ステップＳＴ２２）。
第１アンプ回路ＡＭＰ１が出力する駆動信号ｄｒｖにより、放電素子ＤＥであるＰＭＯＳトランジスタＰＭ１のソース・ゲート電圧が大きくなり、ＰＭＯＳトランジスタＰＭ１が駆動される（図１８ステップＳＴ２３）。すなわち、ＰＭＯＳトランジスタＰＭ１がＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に放電電流ＩＥＳＤが流れ、端子間電圧がクランプされる。
上述の通り、過渡検出回路ＴＤＣの出力信号は、第２アンプ回路ＡＭＰ２によって増幅された検出信号ｄｅｔと同等である。そのため、放電素子ＤＥが強く駆動され、クランプ電圧は第２クランプ動作時のクランプ電圧と同等となる。このように、第２の実施の形態に係る半導体装置は、第１アンプ回路ＡＭＰ１が簡易なＲＣ回路からなる過渡検出回路ＴＤＣをさらに備える。そのため、ＥＳＤノイズ発生時のクランプ電圧を第１の実施の形態に係る半導体装置よりも小さくすることができる。
一方、端子間に発生したノイズが立ち上がりの緩やかなＥＭＳノイズである場合、過渡検出回路ＴＤＣの出力信号が所定の閾値未満となる（図１８ステップＳＴ２１ＮＯ）。この場合、図１８に示すように、第２の実施の形態に係る半導体装置も、第１の実施の形態に係る半導体装置と同様に動作する。つまり、第１アンプ回路ＡＭＰ１が、過渡検出回路ＴＤＣの出力信号ではなく、電圧検出回路ＶＤＣから出力された検出信号ｄｅｔを増幅する。以下の動作説明では、図２０に加え、図５のフローチャートも参照しつつ説明する。
端子間電圧が電圧検出回路ＶＤＣの動作電圧以上であれば（図５ステップＳＴ１ＹＥＳ）、図２０に示すように、抵抗Ｒ１（抵抗値ｒ１）に検出電流Ｉ１（電流値ｉ１）が流れ、大きさｒ１×ｉ１の検出信号ｄｅｔが出力される（図５ステップＳＴ３）。ここで、第２アンプ回路ＡＭＰ２が動作を開始するまでの間（図５ステップＳＴ４ＮＯ）、第１アンプ回路ＡＭＰ１が検出信号ｄｅｔを増幅する（図５ステップＳＴ５）。
具体的には、検出信号ｄｅｔによって、ＰＭＯＳトランジスタＰＭ２が駆動され、抵抗Ｒ２に電流Ｉ２が流れる。それに伴い、ＮＭＯＳトランジスタＮＭ５のゲート電圧がＶＳＳから上昇し、ＮＭＯＳトランジスタＮＭ５が駆動され、抵抗Ｒ４に電流Ｉ５が流れる。その結果、第１出力回路ＯＰ１の入力電圧がＶＳＳから上昇し、インバータ回路である第１出力回路ＯＰ１の閾値を超えると、第１出力回路ＯＰ１から駆動信号ｄｒｖが出力される。
そして、第１アンプ回路ＡＭＰ１が出力する駆動信号ｄｒｖにより、ＰＭＯＳトランジスタＰＭ１が駆動される（図５ステップＳＴ６）。すなわち、ＰＭＯＳトランジスタＰＭ１がＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に放電電流ＩＥＳＤが流れ、端子間電圧がクランプされる（第１クランプ動作）。
次に、第２アンプ回路ＡＭＰ２が動作を開始すると（図５ステップＳＴ４ＹＥＳ）、第２アンプ回路ＡＭＰ２が検出信号ｄｅｔを帰還増幅する（図５ステップＳＴ７）。第２アンプ回路ＡＭＰ２の動作は図１４を参照して説明した第１の実施の形態と同様であるため、詳細な説明は省略する。
続いて、第２アンプ回路ＡＭＰ２が増幅した検出信号ｄｅｔを第１アンプ回路ＡＭＰ１が増幅する（図５ステップＳＴ８）。具体的には、増幅された検出信号ｄｅｔによってＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ５がより強く駆動され、抵抗Ｒ２に流れる電流Ｉ２及びが抵抗Ｒ４に流れる電流Ｉ５が大きくなる。それに伴い、第１出力回路ＯＰ１から出力される駆動信号ｄｒｖも大きくなる。
その結果、放電素子ＤＥであるＰＭＯＳトランジスタＰＭ１のソース・ゲート電圧が大きくなり、ＰＭＯＳトランジスタＰＭ１がより強く駆動される（ステップＳＴ９）。すなわち、ＰＭＯＳトランジスタＰＭ１がより強いＯＮ状態となって、放電電流ＩＥＳＤが大きくなり、端子間電圧が第１クランプ動作よりも低い電圧にクランプされる（第２クランプ動作）。
＜第２の実施の形態の変形例１の構成＞
次に、図２１を参照して、第２の実施の形態の変形例１に係る半導体装置についてより詳細に説明する。図２１は、第２の実施の形態の変形例１に係る半導体装置の詳細な構成を示す回路図である。
図２１に示した半導体装置の第１アンプ回路ＡＭＰ１は、図２０に示した半導体装置の第１アンプ回路ＡＭＰ１から抵抗Ｒ２、ＮＭＯＳトランジスタＮＭ５が削除された簡易な構成となっている。これに伴い、図２１に示すように、ＰＭＯＳトランジスタＰＭ２のドレインが、抵抗Ｒ２に代えて、過渡検出回路ＴＤＣを構成する抵抗Ｒ４に接続されている。それ以外の構成は、図２０に示した第２の実施の形態に係る半導体装置と同様であるため、詳細な説明は省略する。
＜第２の実施の形態の変形例１の動作＞
次に、図２１を参照して、第２の実施の形態の変形例１に係る半導体装置のノイズ発生時の動作についてより詳細に説明する。以下の動作説明では、図２１に加え、図５のフローチャートも参照しつつ説明する。
まず、端子間に立ち上がりの急峻なＥＳＤノイズが発生した場合、図２０に示した第２の実施の形態に係る半導体装置と同様に動作するため、詳細な説明は省略する。
一方、端子間に発生したノイズが立ち上がりの緩やかなＥＭＳノイズである場合、過渡検出回路ＴＤＣの出力信号が所定の閾値未満となる（図１８ステップＳＴ２１ＮＯ）。この場合、図１８に示すように、第２の実施の形態の変形例１に係る半導体装置も、第１の実施の形態に係る半導体装置と同様に動作する。つまり、第１アンプ回路ＡＭＰ１が、過渡検出回路ＴＤＣの出力信号ではなく、電圧検出回路ＶＤＣから出力された検出信号ｄｅｔを増幅する。以下の動作説明では、図２１に加え、図５のフローチャートも参照しつつ説明する。
端子間電圧が電圧検出回路ＶＤＣの動作電圧以上であれば（図５ステップＳＴ１ＹＥＳ）、図２１に示すように、抵抗Ｒ１（抵抗値ｒ１）に検出電流Ｉ１（電流値ｉ１）が流れ、大きさｒ１×ｉ１の検出信号ｄｅｔが出力される（図５ステップＳＴ３）。ここで、第２アンプ回路ＡＭＰ２が動作を開始するまでの間（図５ステップＳＴ４ＮＯ）、第１アンプ回路ＡＭＰ１が検出信号ｄｅｔを増幅する（図５ステップＳＴ５）。
具体的には、検出信号ｄｅｔによって、ＰＭＯＳトランジスタＰＭ２が駆動され、抵抗Ｒ４に電流Ｉ２が流れる。それに伴い、第１出力回路ＯＰ１の入力電圧がＶＳＳから上昇し、インバータ回路である第１出力回路ＯＰ１の閾値を超えると、第１出力回路ＯＰ１から駆動信号ｄｒｖが出力される。
そして、第１アンプ回路ＡＭＰ１が出力する駆動信号ｄｒｖにより、放電素子ＤＥであるＰＭＯＳトランジスタＰＭ１が駆動される（図５ステップＳＴ６）。すなわち、ＰＭＯＳトランジスタＰＭ１がＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に放電電流ＩＥＳＤが流れ、端子間電圧がクランプされる（第１クランプ動作）。
次に、第２アンプ回路ＡＭＰ２が動作を開始すると（図５ステップＳＴ４ＹＥＳ）、第２アンプ回路ＡＭＰ２が検出信号ｄｅｔを帰還増幅する（図５ステップＳＴ７）。第２アンプ回路ＡＭＰ２の動作は図１４を参照して説明した第１の実施の形態と同様であるため、詳細な説明は省略する。
続いて、第２アンプ回路ＡＭＰ２が増幅した検出信号ｄｅｔを第１アンプ回路ＡＭＰ１が増幅する（図５ステップＳＴ８）。具体的には、増幅された検出信号ｄｅｔによってＰＭＯＳトランジスタＰＭ２がより強く駆動され、抵抗Ｒ４に流れる電流Ｉ２が大きくなる。それに伴い、第１出力回路ＯＰ１から出力される駆動信号ｄｒｖも大きくなる。
その結果、放電素子ＤＥであるＰＭＯＳトランジスタＰＭ１のソース・ゲート電圧が大きくなり、ＰＭＯＳトランジスタＰＭ１がより強く駆動される（ステップＳＴ９）。すなわち、ＰＭＯＳトランジスタＰＭ１がより強いＯＮ状態となって、放電電流ＩＥＳＤが大きくなり、端子間電圧が第１クランプ動作よりも低い電圧にクランプされる（第２クランプ動作）。
＜第２の実施の形態の変形例２の構成＞
次に、図２２を参照して、第２の実施の形態の変形例２に係る半導体装置についてより詳細に説明する。図２２は、第２の実施の形態の変形例２に係る半導体装置の詳細な構成を示す回路図である。
図２２に示した半導体装置の第１アンプ回路ＡＭＰ１は、図２１に示した半導体装置の第１アンプ回路ＡＭＰ１における抵抗Ｒ４に代えて、直列に接続された抵抗Ｒ４１、Ｒ４２を備えている。詳細には、キャパシタＣ１の一端は第１電源配線ＰＳＬ１に接続され、キャパシタＣ１の他端は抵抗Ｒ４１の一端に接続されている。抵抗Ｒ４１の他端は抵抗Ｒ４２の一端に接続され、抵抗Ｒ４２の他端は第２電源配線ＰＳＬ２に接続されている。
キャパシタＣ１と抵抗Ｒ４１との接続ノードは、過渡検出回路ＴＤＣの出力であって、第１出力回路ＯＰ１の入力に接続されている。そして、図２２に示すように、ＰＭＯＳトランジスタＰＭ２のドレインが、抵抗Ｒ４１と抵抗Ｒ４２との接続ノードに接続されている。それ以外の構成は、図２１に示した第２の実施の形態の変形例１に係る半導体装置と同様であるため、詳細な説明は省略する。
＜第２の実施の形態の変形例２の動作＞
次に、図２２を参照して、第２の実施の形態の変形例２に係る半導体装置のノイズ発生時の動作についてより詳細に説明する。以下の動作説明では、図２２に加え、図５のフローチャートも参照しつつ説明する。
まず、端子間に立ち上がりの急峻なＥＳＤノイズが発生した場合、図２０に示した第２の実施の形態に係る半導体装置と同様に動作するため、詳細な説明は省略する。
一方、端子間に発生したノイズが立ち上がりの緩やかなＥＭＳノイズである場合、過渡検出回路ＴＤＣの出力信号が所定の閾値未満となる（図１８ステップＳＴ２１ＮＯ）。この場合、図１８に示すように、第２の実施の形態の変形例２に係る半導体装置も、第１の実施の形態に係る半導体装置と同様に動作する。つまり、第１アンプ回路ＡＭＰ１が、過渡検出回路ＴＤＣの出力信号ではなく、電圧検出回路ＶＤＣから出力された検出信号ｄｅｔを増幅する。以下の動作説明では、図２２に加え、図５のフローチャートも参照しつつ説明する。
端子間電圧が電圧検出回路ＶＤＣの動作電圧以上であれば（図５ステップＳＴ１ＹＥＳ）、図２１に示すように、抵抗Ｒ１（抵抗値ｒ１）に検出電流Ｉ１（電流値ｉ１）が流れ、大きさｒ１×ｉ１の検出信号ｄｅｔが出力される（図５ステップＳＴ３）。ここで、第２アンプ回路ＡＭＰ２が動作を開始するまでの間（図５ステップＳＴ４ＮＯ）、第１アンプ回路ＡＭＰ１が検出信号ｄｅｔを増幅する（図５ステップＳＴ５）。
具体的には、検出信号ｄｅｔによって、ＰＭＯＳトランジスタＰＭ２が駆動され、抵抗Ｒ４２に電流Ｉ２が流れる。それに伴い、第１出力回路ＯＰ１の入力電圧がＶＳＳから上昇し、インバータ回路である第１出力回路ＯＰ１の閾値を超えると、第１出力回路ＯＰ１から駆動信号ｄｒｖが出力される。
そして、第１アンプ回路ＡＭＰ１が出力する駆動信号ｄｒｖにより、放電素子ＤＥであるＰＭＯＳトランジスタＰＭ１が駆動される（図５ステップＳＴ６）。すなわち、ＰＭＯＳトランジスタＰＭ１がＯＦＦ状態からＯＮ状態に変化し、第１端子Ｔ１と第２端子Ｔ２との間に放電電流ＩＥＳＤが流れ、端子間電圧がクランプされる（第１クランプ動作）。
次に、検出信号ｄｅｔが第２アンプ回路ＡＭＰ２の動作電圧に到達すると（図５ステップＳＴ４ＹＥＳ）、第２アンプ回路ＡＭＰ２が検出信号ｄｅｔを帰還増幅する（図５ステップＳＴ７）。第２アンプ回路ＡＭＰ２の動作は図１４を参照して説明した第１の実施の形態と同様であるため、詳細な説明は省略する。
続いて、第２アンプ回路ＡＭＰ２が増幅した検出信号ｄｅｔを第１アンプ回路ＡＭＰ１が増幅する（図５ステップＳＴ８）。具体的には、増幅された検出信号ｄｅｔによってＰＭＯＳトランジスタＰＭ２がより強く駆動され、抵抗Ｒ４２に流れる電流Ｉ２が大きくなる。それに伴い、第１出力回路ＯＰ１から出力される駆動信号ｄｒｖも大きくなる。
その結果、放電素子ＤＥであるＰＭＯＳトランジスタＰＭ１のソース・ゲート電圧が大きくなり、ＰＭＯＳトランジスタＰＭ１がより強く駆動される（ステップＳＴ９）。すなわち、ＰＭＯＳトランジスタＰＭ１がより強いＯＮ状態となって、放電電流ＩＥＳＤが大きくなり、端子間電圧が第１クランプ動作よりも低い電圧にクランプされる（第２クランプ動作）。
なお、図２０～図２２に示した半導体装置についても、図１５、図１６に示した第１の実施の形態の変形例と同様に、ＰＭＯＳトランジスタに代えてＮＭＯＳトランジスタを放電素子ＤＥとして用いる回路構成としてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（Ｐ型もしくはＮ型）を反転させた構成としてもよい。そのため、Ｎ型及びＰ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をＰ型、第２の導電型をＮ型としてもよいし、反対に第１の導電型をＮ型、第２の導電型をＰ型としてもよい。
ＡＭＰ１ 第１アンプ回路
ＡＭＰ２ 第２アンプ回路
Ｃ１ キャパシタ
Ｄ ダイオード素子
ＤＥ 放電素子
ＮＭ、ＮＭ１－ＮＭ５、ＭＮ１１、ＭＮ２１ ＮＭＯＳトランジスタ
ＰＭ、ＰＭ１－ＰＭ４、ＰＮ１１、ＰＮ２１ ＰＭＯＳトランジスタ
Ｒ１－Ｒ４、Ｒ４１、Ｒ４２ 抵抗
ＲＥ 整流素子
ＴＤＣ 過渡検出回路
ＶＤＣ 電圧検出回路

Claims (14)

  1. 第１端子と第２端子との間の電圧が、電源電圧より高く内部回路の破壊耐圧より低い閾値を超えた場合、検出信号を出力する電圧検出回路と、
    入力された前記検出信号を増幅し、駆動信号を出力する第１アンプ回路と、
    前記第１アンプ回路に入力される前記検出信号を帰還増幅する第２アンプ回路と、
    前記第１端子と前記第２端子との間に接続され、前記駆動信号の大きさに応じて放電能力が変化する放電素子と、を備え、
    前記第２アンプ回路は前記第１アンプ回路よりも遅れて動作を開始する、
    半導体装置。
  2. 前記第１アンプ回路は、過渡検出回路を含む、
    請求項１に記載の半導体装置。
  3. 前記過渡検出回路は、前記第１端子と前記第２端子との間において直列に接続された抵抗とキャパシタとを含むＲＣ回路である、
    請求項２に記載の半導体装置。
  4. 前記電圧検出回路は、
    直列に接続された複数の整流素子からなる整流素子ストリングと、
    前記第１端子と前記第２端子との間において前記整流素子ストリングと直列に接続された抵抗とを含む、
    請求項１に記載の半導体装置。
  5. 前記整流素子は、ダイオード素子とダイオード接続されたＭＯＳトランジスタとのいずれかである、
    請求項４に記載の半導体装置。
  6. 前記第１端子が高電位側端子であり、前記第２端子が低電位側端子であり、
    前記放電素子は、前記第１端子にソースが接続され、前記第２端子にドレインが接続された第１のＰＭＯＳトランジスタを備える、
    前記第１アンプ回路は、
    前記第１端子にソースが接続され、前記検出信号がゲートに入力される第２のＰＭＯＳトランジスタと、
    前記第２のＰＭＯＳトランジスタのドレインに一端が接続され、前記第２端子に他端が接続された第１抵抗と、
    前記第２のＰＭＯＳトランジスタと前記第１抵抗との接続ノードに入力が接続され、前記第１のＰＭＯＳトランジスタのゲートに前記駆動信号を出力する第１出力回路と、を備えた、
    請求項１に記載の半導体装置。
  7. 前記第２アンプ回路は、
    前記第１端子にソースが接続され、前記検出信号がゲートに入力される第３のＰＭＯＳトランジスタと、
    前記第３のＰＭＯＳトランジスタのドレインに一端が接続され、前記第２端子に他端が接続された第２抵抗と、
    前記第３のＰＭＯＳトランジスタと前記第２抵抗との接続ノードに入力が接続された第２出力回路と、
    前記第２出力回路の出力信号がゲートに入力される第４のＰＭＯＳトランジスタと、を備え、
    第４のＰＭＯＳトランジスタのソースは、前記第３のＰＭＯＳトランジスタのゲートに直接もしくは前記電圧検出回路を構成する複数の整流素子の少なくとも１つを介して接続されており、
    第４のＰＭＯＳトランジスタのドレインは、前記第２端子に直接もしくは前記複数の整流素子の少なくとも１つを介して接続されている、
    請求項６に記載の半導体装置。
  8. 前記第１端子が高電位側端子であり、前記第２端子が低電位側端子であり、
    前記放電素子は、前記第２端子にソースが接続され、前記第１端子にドレインが接続された第１のＮＭＯＳトランジスタを備え、
    前記第１アンプ回路は、
    前記第２端子にソースが接続され、前記検出信号がゲートに入力される第２のＮＭＯＳトランジスタと、
    前記第２のＮＭＯＳトランジスタのドレインに一端が接続され、前記第１端子に他端が接続された第１抵抗と、
    前記第２のＮＭＯＳトランジスタと前記第１抵抗との接続ノードに入力が接続され、前記第１のＮＭＯＳトランジスタのゲートに前記駆動信号を出力する第１出力回路と、を備えた、
    請求項１に記載の半導体装置。
  9. 前記第２アンプ回路は、
    前記第２端子にソースが接続され、前記検出信号がゲートに入力される第３のＮＭＯＳトランジスタと、
    前記第３のＮＭＯＳトランジスタのドレインに一端が接続され、前記第１端子に他端が接続された第２抵抗と、
    前記第３のＮＭＯＳトランジスタと前記第２抵抗との接続ノードに入力が接続された第２出力回路と、
    前記第２出力回路の出力信号がゲートに入力される第４のＮＭＯＳトランジスタと、を備え、
    第４のＮＭＯＳトランジスタのソースは、前記第３のＮＭＯＳトランジスタのゲートに直接もしくは前記電圧検出回路を構成する複数の整流素子の少なくとも１つを介して接続されており、
    第４のＮＭＯＳトランジスタのドレインは、前記第１端子に直接もしくは前記複数の整流素子の少なくとも１つを介して接続されている、
    請求項８に記載の半導体装置。
  10. ロジック回路及びアナログ回路を含む内部回路が形成された内部回路領域と、
    前記内部回路領域の周囲に設けられた周辺Ｉ／Ｏ領域と、
    前記周辺Ｉ／Ｏ領域に設けられ、第１端子に接続された第１電源セルと、
    前記周辺Ｉ／Ｏ領域に設けられ、第２端子に接続された第２電源セルと、
    前記第１電源セル及び前記第２電源セルの少なくとも一方に設けられた半導体装置と、を備え、
    前記半導体装置は、
    前記第１端子と前記第２端子との間の電圧が、電源電圧より高く前記内部回路の破壊耐圧より低い閾値を超えた場合、検出信号を出力する電圧検出回路と、
    入力された前記検出信号を増幅し、駆動信号を出力する第１アンプ回路と、
    前記第１アンプ回路に入力される前記検出信号を帰還増幅する第２アンプ回路と、
    前記第１端子と前記第２端子との間に接続され、前記駆動信号の大きさに応じて放電能力が変化する放電素子と、を備え、
    前記第２アンプ回路は、前記第１アンプ回路よりも遅れて動作を開始する、
    半導体装置システム。
  11. 前記第１アンプ回路は、過渡検出回路を含む、
    請求項１０に記載の半導体装置システム。
  12. １つの半導体チップ上に形成されている、
    請求項１０に記載の半導体装置システム。
  13. 第１端子と第２端子との間の電圧が、所定の電圧を超えた場合に検出信号を出力する電圧検出回路と、
    前記電圧検出回路に接続され前記検出信号が供給される第１入力ノードと、第１出力ノードとを有し、第１入力ノードに供給される信号を増幅し、前記第１出力ノードを介して駆動信号を出力する第１アンプ回路と、
    前記検出信号が供給され、前記検出信号を増幅した増幅信号を前記第１入力ノードに出力する第２アンプ回路と、
    前記第１端子と前記第２端子との間に接続され、前記駆動信号に基づき前記第１端子と前記第２端子との間に流れる放電電流を制御する放電素子と、を備え、
    前記第１アンプ回路は、前記第１入力ノードに前記検出信号が供給された場合に第１駆動信号を出力し、前記第１入力ノードに前記第２アンプ回路の増幅信号が供給された場合に第２駆動信号を出力し、
    前記第２駆動信号に基づく放電電流は、前記第１駆動信号に基づく放電電流よりも大きく、
    前記第２アンプ回路は、前記第１アンプ回路よりも遅れて動作を開始する、
    半導体装置。
  14. 前記第１アンプ回路及び前記第２アンプ回路は、それぞれ、前記第１端子と前記第２端子との間に接続され、
    前記第１アンプ回路は、前記第１端子と前記第２端子との間の電圧が前記所定の電圧の場合に前記第１駆動信号を出力し、
    前記第２アンプ回路は、前記第１端子と前記第２端子との間の電圧が前記所定の電圧とは異なる電圧値の場合に前記増幅信号を出力する、請求項１３に記載の半導体装置。
JP2018231270A 2018-12-11 2018-12-11 半導体装置及び半導体装置システム Active JP7089463B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018231270A JP7089463B2 (ja) 2018-12-11 2018-12-11 半導体装置及び半導体装置システム
US16/654,901 US11114849B2 (en) 2018-12-11 2019-10-16 Semiconductor device and semiconductor device system
EP19209311.0A EP3667722A1 (en) 2018-12-11 2019-11-15 Semiconductor device and semiconductor device system
CN201911156561.XA CN111312705A (zh) 2018-12-11 2019-11-22 半导体器件和半导体器件系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018231270A JP7089463B2 (ja) 2018-12-11 2018-12-11 半導体装置及び半導体装置システム

Publications (2)

Publication Number Publication Date
JP2020096023A JP2020096023A (ja) 2020-06-18
JP7089463B2 true JP7089463B2 (ja) 2022-06-22

Family

ID=68583107

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018231270A Active JP7089463B2 (ja) 2018-12-11 2018-12-11 半導体装置及び半導体装置システム

Country Status (4)

Country Link
US (1) US11114849B2 (ja)
EP (1) EP3667722A1 (ja)
JP (1) JP7089463B2 (ja)
CN (1) CN111312705A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11387649B2 (en) * 2019-09-11 2022-07-12 Vanguard International Semiconductor Corporation Operating circuit having ESD protection function

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014188514A1 (ja) 2013-05-21 2014-11-27 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2015115339A (ja) 2013-12-09 2015-06-22 セイコーエプソン株式会社 静電気保護回路及び半導体集積回路装置
US20160241021A1 (en) 2015-02-17 2016-08-18 Macronix International Co., Ltd. Electrostatic discharge protection device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001358297A (ja) 2000-06-14 2001-12-26 Nec Corp 静電保護回路
US6522511B1 (en) * 2000-06-15 2003-02-18 Sigmatel, Inc. High speed electrostatic discharge protection circuit
US7102864B2 (en) * 2004-06-14 2006-09-05 King Billion Electronics Co., Ltd. Latch-up-free ESD protection circuit using SCR
JP4806540B2 (ja) * 2005-05-18 2011-11-02 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2007135388A (ja) * 2005-10-14 2007-05-31 Rohm Co Ltd 半導体装置とそれを用いた電源装置および撮像装置
KR100808604B1 (ko) * 2006-04-18 2008-02-29 주식회사 하이닉스반도체 반도체 장치용 정전기 보호 장치
JP5537099B2 (ja) * 2009-09-08 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
JP5452155B2 (ja) * 2009-10-06 2014-03-26 東芝シュネデール・インバータ株式会社 サージ電圧抑制装置およびモータ制御装置
DE102010030064B4 (de) 2010-06-15 2022-04-28 Infineon Technologies Ag Schutzschaltung
US8514533B2 (en) 2010-06-24 2013-08-20 Intel Corporation Method, apparatus, and system for protecting supply nodes from electrostatic discharge
JP2012090435A (ja) * 2010-10-20 2012-05-10 Mitsubishi Electric Corp 駆動回路及びこれを備える半導体装置
CN103412216B (zh) * 2013-07-31 2016-03-16 格科微电子（上海）有限公司 静电放电检测电路及处理系统
JP6398696B2 (ja) * 2014-12-22 2018-10-03 セイコーエプソン株式会社 静電気保護回路及び半導体集積回路装置
US10557881B2 (en) * 2015-03-27 2020-02-11 Analog Devices Global Electrical overstress reporting
GB2537916B (en) * 2015-04-30 2017-08-30 Advanced Risc Mach Ltd Power supply clamp
CN107546729B (zh) * 2016-06-24 2022-01-14 恩智浦有限公司 浪涌保护电路
TWI627727B (zh) * 2017-04-14 2018-06-21 瑞昱半導體股份有限公司 靜電放電防護裝置與其偵測電路
TWI670911B (zh) * 2018-05-01 2019-09-01 瑞昱半導體股份有限公司 靜電放電防護裝置
US11024624B2 (en) * 2018-07-24 2021-06-01 Arm Limited Devices and methods to control clamping devices
US11088541B2 (en) * 2018-09-07 2021-08-10 Vanguard International Semiconductor Corporation Integrated circuit and electrostatic discharge protection circuit thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014188514A1 (ja) 2013-05-21 2014-11-27 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2015115339A (ja) 2013-12-09 2015-06-22 セイコーエプソン株式会社 静電気保護回路及び半導体集積回路装置
US20160241021A1 (en) 2015-02-17 2016-08-18 Macronix International Co., Ltd. Electrostatic discharge protection device

Also Published As

Publication number Publication date
JP2020096023A (ja) 2020-06-18
US20200185913A1 (en) 2020-06-11
EP3667722A1 (en) 2020-06-17
CN111312705A (zh) 2020-06-19
US11114849B2 (en) 2021-09-07

Similar Documents

Publication Publication Date Title
JP5188017B2 (ja) 半導体装置の静電気放電保護
JP6503395B2 (ja) 静電放電回路
US10199369B2 (en) Apparatus and methods for actively-controlled transient overstress protection with false condition shutdown
US20030076636A1 (en) On-chip ESD protection circuit with a substrate-triggered SCR device
US7821752B2 (en) Device to protect a semiconductor device from electrostatic discharge by efficiently discharging a micro current
US20070127173A1 (en) Electrostatic discharge protection apparatus for high-voltage products
JP2005340380A (ja) 静電保護回路及びこれを用いた半導体集積回路装置
JP4516102B2 (ja) Ｅｓｄ保護回路
JP2011199058A (ja) Ｅｓｄ保護回路及び半導体装置
KR20230028300A (ko) 향상된 esd(electrostatic discharge) 강건성을 위한 회로 기법들
WO2016088482A1 (ja) 半導体集積回路
CN105575960B (zh) 用于芯片上静电放电保护方案的方法及电路
US20100053827A1 (en) Protection circuit
US7768753B2 (en) Circuit arrangement for protection against electrostatic discharges and method for diverting electrostatic discharges
US7002216B2 (en) ESD performance using separate diode groups
US7746610B2 (en) Device for discharging static electricity
JP7089463B2 (ja) 半導体装置及び半導体装置システム
JP6784820B2 (ja) Ｅｓｄ保護回路
JP4723443B2 (ja) 半導体集積回路
US7965482B2 (en) ESD protection circuit and semiconductor device
WO2010122496A1 (en) Integrated circuit with esd protection unit
JP2003023084A (ja) Ｅｓｄ保護回路
TW202207411A (zh) 用於增強靜電放電（ｅｓｄ）穩健性的電路技術
TWI455434B (zh) 靜電放電保護裝置及其方法
TWI717192B (zh) 靜電放電阻隔電路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210611

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220315

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220316

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220511

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220524

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220610

R150 Certificate of patent or registration of utility model

Ref document number: 7089463

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150