JP5188017B2 - 半導体装置の静電気放電保護 - Google Patents

Description

本発明は、全体として静電気放電（ＥＳＤ）保護に関し、さらに詳細には金属−酸化物−半導体（ＭＯＳ）装置のＥＳＤ保護に関する。

装置にかかる静電気および／または他の過渡パルス（例えば負荷ダンプ）による損傷から集積回路（ＩＣ）を保護するために、ＥＳＤ保護回路を使用することは良く知られている。任意の大きな電圧および／または電流の過渡パルスを含むことのできるＥＳＤ現象は、必ずしも直ちに（すなわち破局的な）装置の破損を招かず、装置の僅かに一部だけが損傷し、かつ／または潜在的な欠陥をもたらし、これは、動作寿命を大きく短縮させ、または装置の信頼性に悪い影響を与えることがある。

特にＩＣ装置中の２個またはそれ以上の絶縁された電源ピンの間の回路をＥＳＤから保護するための様々な方法が提案された。図１Ａおよび図１Ｂは、２個の絶縁された電源ピンＰＷＲ１とＰＷＲ２間のＥＳＤ保護を提供する２種類の従来の保護手法の例を示している。これらの手法のいずれも所定の１つの電源ピンと接地ピンＧＮＤの間にＥＳＤ放電路を提供するように設計される。図１Ａを参照すれば、ＥＳＤ保護回路１００は、電源ピンＰＷＲ１およびＰＷＲ２と接地の間にそれぞれ接続されたＥＳＤクランプ１０２と１０４、およびダイオード１０６と１０８に依存する。ＥＳＤクランプ１０２、１０４は、一般に大きな金属−酸化物−半導体（ＭＯＳ）トランジスタ装置（示されていない）を含む。しかし、この手法の１つの問題は、電源ピンＰＷＲ１またはＰＷＲ２と接地の間の電路の電圧降下があまりにも大きく、対応するＥＳＤクランプ１０２、１０４中のＭＯＳトランジスタ装置の絶縁破壊が起き、ＥＳＤ保護回路１００が本質的に動作不能になることである。

図１Ｂに示したＥＳＤ保護回路１５０は、回路１５０が電源ピンＰＷＲ１およびＰＷＲ２と接地の間にそれぞれ接続されたＥＳＤクランプ１０２と１０４、およびダイオード１０６と１０８を含む点で、図１Ａに示した回路１００と類似している。さらに、回路１５０は、電源ピンＰＷＲ１およびＰＷＲ２と接地の間に接続された２個のダイオード１１０と１１２を背面−背面の形態で含む。詳細には、第１ダイオード１１０のアノードはＰＷＲ１に接続され、ダイオード１１０のカソードはＰＷＲ２に接続されるが、ダイオード１１２のアノードはＰＷＲ２に接続され、ダイオード１１２のカソードはＰＷＲ１に接続される。しかし、このＥＳＤ保護手法は、電源ピンＰＷＲ１およびＰＷＲ２にそれぞれ印加された供給電圧が実質上互いに一致することが必要であり、したがって、互いに対して同じ大きさでなければならない。２つの電圧が互いに約０．７ボルト以上異なれば、より低い電位電源は、順バイアスダイオード（例えばダイオード１１０またはダイオード１１２）を経由してより高い電位の電源からエネルギー供給を受けるであろう。さらに、ＭＯＳ装置に付随している寄生バイポーラＮＰＮ急速回復（snapback）型トランジスタにクランピングを依存することにはいくらかの制限された利点があるが、回復電圧は典型的にあまりにも高く、および／または制御不可能であり、したがって望ましくない。

したがって、特にＩＣ装置に付随する２個またはそれ以上の絶縁された電源ピン間で、従来のＥＳＤ保護回路で見られた１つまたは複数の問題を蒙ることのない、ＥＳＤからＩＣを保護するための改善されたＥＳＤ保護回路の存在が必要である。

本発明は、保護すべき回路に付随する２個またはそれ以上の電圧供給ピン間に起きるＥＳＤ現象から、回路を保護する技術を提供する。

本発明の一態様によれば、保護すべき回路に付随する第１電圧供給ノードと第２電圧供給ノードの間に起きるＥＳＤ現象から回路を保護するためのＥＳＤ保護回路は、ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子とを有するＭＯＳ装置を含む。第１のソース／ドレイン端子は第１の電圧供給ノードに接続され、第２のソース／ドレイン端子は第２の電圧供給ノードに接続される。ＥＳＤ保護回路は、ＭＯＳ装置のゲート端子に結合されたトリガ回路をさらに含む。トリガ回路は、ＥＳＤ現象の間にＭＯＳ装置を活性化するために、ＭＯＳ装置のゲート端子で制御信号を発生するように構成される。少なくともトリガ回路の一部は浮動ウェルの中に形成され、第１電圧が第１電圧供給ノードに供給されるときの第１電圧、または第２電圧が第２電圧供給ノードに供給されるときの第２電圧のいずれか高い方の電圧と実質上等しい電圧にバイアスされる。

本発明のこれらのおよび他の特徴と利点は、付随する図面と共に読み取るべき、その例示的な実施形態の詳細な以下の説明によって明らかになるであろう。

本発明は、本明細書において、特に保護すべき回路に付随する所定の対の電源ピン間のＥＳＤ現象に起因する損傷からＩＣなどの回路を保護するのに適した、例示的ＥＳＤ保護回路の内容で説明する。しかし、本発明は、この保護回路または任意の特定のＥＳＤ保護回路構成に制限されないことを理解すべきである。むしろ本発明は、２個の電源ピンに供給されるそれぞれの電圧レベルにかかわらず、さらに全体的に任意の対の電源ピン間に適用し得るＥＳＤ保護回路に使用可能である。本明細書において使用される用語「電源ピン」は、例えば、ＩＣパッド、ボンドワイア、ＩＣ実装ピン等などによって好ましくは回路に外部からアクセス可能な、ＥＳＤ保護回路の電源ノードを指す。ＥＳＤ保護回路の電源ノードは、ＥＳＤ保護回路を含むＩＣ装置に付随する、対応する実装ピンに直接外部接合することができ、またはしなくてもよいことを理解すべきである。

通常の動作中（例えばＥＳＤ現象がないとき）に、ＥＳＤ保護回路は何ら大きな直流（ＤＣ）電流を消費せず、したがって電力に敏感な用途における使用に適している。さらに、本発明の実施は、相補型金属酸化物半導体（ＣＭＯＳ）製造プロセスを用いて形成できるので、本明細書において、特にＰ型ＭＯＳ（ＰＭＯＳ）およびＮ型ＭＯＳ（ＮＭＯＳ）トランジスタ装置を参照して説明されるが、当業者であれば理解するであろうように、本発明はそれらの装置および／またはプロセスに制限されず、他の適切なトランジスタ装置（例えばバイポーラ結合トランジスタ（ＢＪＴ）等）および／または製造プロセス（例えばバイポーラ、ＢｉＣＭＯＳ等）を同様に用いることができることを認識すべきである。

原理的に、ＥＳＤ保護回路はＥＳＤ現象の時にのみ活性であり、顕著に大きなＥＳＤ電流（例えば数アンペア程度）を分路させるための電流放電路を形成し、ならびに、保護される回路に付随する１個または複数の入力／出力パッドの電圧を、保護される回路が非可逆的な損傷を受けるのを防止するのに十分低いレベルへクランプする。ＥＳＤ現象から保護される回路は、独立装置の場合のような（例えば独立の電源ＭＯＳトランジスタ）単一装置、または互いに結合されてより大きな回路を形成することのできる複数の装置を含むことができることを理解すべきである。ＥＳＤ現象は、単なる自然の静電気現象ばかりではなく、典型的に数ナノ秒（ｎ秒）の立ち上がり時間および／または立下り時間を有する高電圧（例えば数千ボルト程度）および／または大電流（例えば数アンペア程度）の過渡パルスを含むものと定義することができる。

例えば図１Ａおよび図１Ｂに示したように、回路に付随する２個の電源ピン間に起きるＥＳＤ現象から回路を保護するための単一電圧クランプを用いる従来のＥＳＤ保護回路は、典型的に所定の１個の電源ピンと接地の間に存在する高電圧を取り扱うことは不可能である。さらに、いくつかの従来のＥＳＤ保護回路は、例えば、保護される装置または回路の大信号の動作中に誤ったトリガを行う傾向、大きな漏れ電流、高くかつ／または制御不能な急速回復電圧、半導体の大面積の消費など、他の望ましくない特性を示す。本発明は、従来のＥＳＤ保護手法に伴う１つまたは複数の問題を有利に克服するＥＳＤ保護回路を提供する。

図２は本発明の技術を実施することのできる例示的ＥＳＤ保護回路２００を示す。回路２００は、電圧クランプとして機能する比較的大きなＮＭＯＳトランジスタ装置２０２（例えば数千マイクロメートル（μｍ）程度）を含む。ＮＭＯＳ装置２０２は、第１電圧供給ピンＰＷＲ１に接続されたソース端子（Ｓ）と、第２電圧供給ピンＰＷＲ２に接続されたドレイン端子（Ｄ）と、ノードＮ１でトリガ回路２０４に接続されたゲート端子（Ｇ）とを含む。電圧供給ピンＰＷＲ１およびＰＷＲ２は互いに電気的に絶縁されている。トリガ回路２０４は、ＰＷＲ１とＰＷＲ２のピン間に起きるＥＳＤ現象の間、ＮＭＯＳ装置２０２を活性化するためにノードＮ１で制御電圧を発生することが好ましい。さらに、トリガ回路２０４で発生された制御電圧は、保護すべき回路の通常の動作中、ＮＭＯＳ装置２０２を確実に不活性に保たなければならない。さもなければ、２個の絶縁された電圧供給ピンＰＷＲ１とＰＷＲ２の間に、ＮＭＯＳ装置２０２を経由して望ましくない電路が形成されるであろう。

トリガ回路２０４は、一対のインバータ２０６および２１２を含むことが好ましく、インバータ２０６および２１２の各々は、それぞれＮＭＯＳ装置２０８および２１０を含む対応する出力段を駆動する。詳細には、ＮＭＯＳ装置２０８は、電圧供給ピンＰＷＲ２に接続されたドレイン端子と、ノードＮ１に接続されたソース端子と、インバータ２０６の出力に接続されたゲート端子とを含む。ＮＭＯＳ装置２１０は、第１電圧供給ピンＰＷＲ１に接続されたドレイン端子と、ノードＮ１に接続されたソース端子と、インバータ２１２の出力に接続されたゲート端子とを含む。各ＮＭＯＳ装置２０８、２１０には接地（ＧＮＤ）への電路がそれぞれ抵抗Ｒ３およびＲ４を経由して設けられる。抵抗Ｒ３およびＲ４は、対応するＮＭＯＳトランジスタ２０８および２１０の受動負荷として働く。

ＥＳＤ現象が起きると、ＥＳＤ保護回路２００を活性に保つ時間は主としてインバータ２０６および２１２の各々の入力に結合した抵抗−キャパシタ（ＲＣ）回路によって制御される。電圧供給ピンＰＷＲ１については、抵抗Ｒ２およびキャパシタＣ２がＰＷＲ１とＧＮＤの間に直列に接続され、Ｒ２とＣ２の結合部はインバータ２１２の入力に接続される。同様に、電圧供給ピンＰＷＲ２については、抵抗Ｒ１およびキャパシタＣ１がＰＷＲ２とＧＮＤの間に直列に接続され、Ｒ１とＣ１の結合部はインバータ２０６の入力に接続される。

図２に示したＥＳＤ保護回路２００は、従来のＥＳＤ保護回路の呈したいくつかの問題を克服することができるが、回路２００の１つの欠点は、トリガ回路２０４の出力段がＮＭＯＳロジック（例えばＮＭＯＳトランジスタ２０８、２１０を含む）のみを用いるので、ＥＳＤ現象中にトリガ回路によって発生する大きなＮＭＯＳ装置２０２を駆動するための最大制御電圧は、ＰＷＲ１またはＰＷＲ２が他方に対して電圧ストレスを受けているかに応じてＶ_ＰＷＲ１−ＶｔまたはＶ_ＰＷＲ２−Ｖｔのいずれかになることである（Ｖ_ＰＷＲ１およびＶ_ＰＷＲ２はそれぞれＰＷＲ１およびＰＷＲ２の電圧であり、ＶｔはＮＭＯＳ装置２０８または２１０のスレッショルド電圧である）。したがって、ＮＭＯＳ装置２０２のサイズは、電源ピンＰＷＲ１およびＰＷＲ２を望ましい電圧に十分クランプするためにかなり増加しなければならず、したがって、ＩＣのかなりの面積を追加消費することになる。この問題を克服する１つの方法は、回路２００の場合のように、対応する負荷抵抗に接続されたＮＭＯＳ装置だけを使用するのではなく、大きなＮＭＯＳトランジスタ２０２をＣＭＯＳ出力段全体で駆動することである。

図３は、本発明の一実施形態によって形成された例示的ＥＳＤ保護回路３００を示す。例示的ＥＳＤ保護回路３００は望ましいＥＳＤ電流を取り扱うのに十分なサイズの大きなＮＭＯＳトランジスタＭｅｓｄを含む。例えば、Ｍｅｓｄは標準的な１３０ｎｍ製造工程で約数千μｍの幅、および約１６０ナノメートル（ｎｍ）の長さを有するサイズにすることができるが、本発明は特定の装置サイズおよび／または種類に制限されない。同様に、ＰＭＯＳトランジスタを用いることができるが、一般にＰＭＯＳ装置の利得はＮＭＯＳ装置に比べて小さく、したがってＮＭＯＳ装置が好ましい。本質的に電圧クランプとして働くトランジスタＭｅｓｄは、第１電圧供給ピンＰＷＲ１に接続されたドレイン端子と、第２電圧供給ピンＰＷＲ２に接続されたソース端子と、ノードＮ３でトリガ回路３０２に結合したゲート端子とを含むことが好ましい。ＭＯＳ装置は本質的に対称的であり、したがって双方向性なので、ソースとドレインの命名の割当は本質的に自由であることを理解すべきである。したがって、本明細書において、ソース端子およびドレイン端子はそれぞれ第１および第２ソース／ドレインと呼ぶことができ、この意味で「ソース／ドレイン」はソース端子またはドレイン端子を指す。

図２に示したトリガ回路２０４と同じように、トリガ回路３０２はＥＳＤ現象中にトランジスタＭｅｓｄの活性化を制御する電圧を発生し、それによって、ＰＷＲ１またはＰＷＲ２の電圧を望ましいレベルまでクランプするように動作可能であることが好ましい。さらに、トリガ回路３０２はＭｅｓｄが通常の動作時（例えばＥＳＤ現象が存在しないとき）に確実に停止されるように動作可能であることが好ましい。例示的なトリガ回路３０２の重要な一態様は、トランジスタＭｅｓｄが、図２のＥＳＤ保護回路２００の場合のように、受動負荷に結合したＮＭＯＳトランジスタだけでなく、ＰＭＯＳおよびＮＭＯＳ装置の両方を含むＣＭＯＳ出力段全体で駆動されることである。したがって、トリガ回路３０２は、ＥＳＤ現象中、より大きな出力駆動電圧をノードＮ３に提供し、それによって、所定の電流取り扱い要件に対して、トランジスタＭｅｓｄのサイズを図２のトランジスタ２０２に比べて有利に縮小することが可能である。しかし、トリガ回路３０２の出力段のＰＭＯＳ装置に付随する寄生ダイオードがＥＳＤ現象中に偶然起動して、トランジスタＭｅｓｄのゲート電圧をクランプすることを防止するために、以下で詳細に述べるように、ＰＭＯＳ装置は浮動ウェル中に形成される。浮動ウェルは、ＰＷＲ１またはＰＷＲ２のいずれか高い１つの電圧と実質上等しい電圧にバイアスされることが好ましい。

図から明らかなように、トリガ回路３０２は接地（ＧＮＤ）または代替の基準ソースに関して対称的になるように構成されることが好ましく、それによって、電圧供給ピンＰＷＲ１およびＰＷＲ２のＥＳＤ電圧ストレスの両方の極性（例えば正および負）で放電が可能になる。したがって、トリガ回路３０２は、電圧供給ピンＰＷＲ１と接地の間に結合した少なくとも第１の部分３１０と、電圧供給ピンＰＷＲ２と接地の間に結合した少なくとも第２の部分３１２とを含むものと説明され、第２部分は本質的に第１部分に等しい。

トリガ回路３０２の第１部分３１０は複数のインバータを含み、各インバータはＰＭＯＳトランジスタとＮＭＯＳトランジスタを含むことが好ましい。詳細には、第１インバータはＰＭＯＳトランジスタＭ１ＡおよびＮＭＯＳトランジスタＭ０Ａを含み、各トランジスタはソース端子、ドレイン端子、およびゲート端子を有する。Ｍ１Ａのソース端子はＰＷＲ１に接続され、Ｍ１ＡおよびＭ０Ａのドレイン端子は互いに接続されてノードＮ１Ａに第１インバータの出力を形成し、Ｍ１ＡおよびＭ０Ａのゲート端子は互いに接続されてノードＮ０Ａに第１インバータの入力を形成し、Ｍ０Ａのソース端子は接地に接続される。同様に、第２インバータはＰＭＯＳトランジスタＭ３ＡおよびＮＭＯＳトランジスタＭ２Ａを含む。Ｍ３Ａのソース端子はＰＷＲ１に接続され、Ｍ２ＡおよびＭ３Ａのドレイン端子は互いに接続されてノードＮ２Ａに第２インバータの出力を形成し、Ｍ２ＡおよびＭ３Ａのゲート端子はノードＮ１Ａに第１インバータの出力を形成し、Ｍ２Ａのソース端子は接地に接続される。

第１インバータの入力は、当業者であれば理解するであろうように、ＥＳＤ現象が起きた後にトリガ回路３０２を活性に保つ時間を制御するために、ＲＣ回路または代替のタイミング回路に結合されることが好ましい。ＲＣ回路は電圧供給ピンＰＷＲ１と接地の間にキャパシタＣ１と直列に接続した抵抗Ｒ１を含み、Ｒ１とＣ１の接合部は第１のインバータの入力にノードＮ０Ａで接続される。本発明の好ましい実施形態において、ＲＣ回路の時定数τ（τ＝Ｒ×Ｃ）は、約１マイクロ秒（μｓ）〜約１００μｓの範囲であるが、本発明は特定の時定数に制限されない。約２μｓの時定数は、ＥＳＤ回路を、ＲＣ持続時間約１５０ｎｓ（例えば１．５キロ（Ｋ）オームおよび１００ピコファラッド（ｐＦ））の人体モデル（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）ＥＳＤ現象の時間を実質上超えて活性に保ち、さらに一般に数ミリ秒（ｍｓ）の典型的な電圧供給の立ち上がり時間（例えば電源上昇）よりも実質上短いという点で好ましい。抵抗およびキャパシタンスの値Ｒ１およびＣ１は、望ましい時定数（例えば２μｓ）を提供するように、例えば抵抗値が約４００ｋオーム、キャパシタンス値約５ｐＦなどをそれぞれ選択することができる。

トリガ回路３０２の第１部分３１０は、ノードＮ２Ａで第２インバータの出力に結合した入力と、トランジスタＭｅｓｄ制御用制御電圧を発生するためのノードＮ３の出力を有する出力段３０４をさらに含む。詳細には、出力段３０４は、ＮＭＯＳトランジスタＭ４ＡおよびＰＭＯＳトランジスタＭ５Ａを含むＣＭＯＳインバータ全体として構成され、各トランジスタはドレイン端子と、ソース端子と、ゲート端子とを含むことが好ましい。Ｍ５Ａのソース端子はＰＷＲ１に接続され、Ｍ４ＡとＭ５Ａのドレイン端子はノードＮ３で互いに接続され、Ｍ４ＡとＭ５Ａのゲート端子はノードＮ２Ａで第２インバータの出力に接続され、Ｍ４Ａのソース端子は接地に接続される。前に説明したように、ＰＭＯＳトランジスタＭ５Ａは、Ｍ５Ａに付随する寄生ダイオードがＥＳＤ現象中に順バイアスされ、Ｍｅｓｄのゲート電圧をクランプすることを防止するために、浮動Ｎ−ウェル中に形成される。したがって、トランジスタＭ５Ａは、浮動ウェルを電圧供給ピンＰＷＲ１またはＰＷＲ２の電圧のいずれか高い方の電圧と実質上等しい電位にバイアスするために、バイアス発生器３０８に接続されたバルク（本体）端子（Ｂ）を含む四端子装置として示される。

同様に、トリガ回路３０２の第２部分３１２は複数のインバータを含むことが好ましい。第１のインバータはＰＭＯＳトランジスタＭ０ＢおよびＮＭＯＳトランジスタＭ１Ｂを含み、各トランジスタはソース端子、ドレイン端子、ゲート端子を有する。Ｍ０Ｂのソース端子はＰＷＲ２に接続され、Ｍ０ＢとＭ１Ｂのドレイン端子は互いに接続されて第１インバータの出力をノードＮ１Ｂに形成し、Ｍ０ＢとＭ１Ｂのゲート端子は互いに接続されて第１インバータの入力をノードＮ０Ｂに形成し、Ｍ１Ｂのソース端子は接地に接続される。第２インバータはＰＭＯＳトランジスタＭ２ＢとＮＭＯＳトランジスタＭ３Ｂを含む。Ｍ２Ｂのソース端子はＰＷＲ２に接続され、Ｍ２ＢとＭ３Ｂのドレイン端子は互いに接続されて第２インバータの出力をノードＮ２Ｂに形成し、Ｍ２ＢとＭ３Ｂのゲート端子はノードＮ１Ｂで第１インバータの出力に接続され、Ｍ３Ｂのソース端子は接地に接続される。

トリガ回路３０２の第２部分３１２は、ノードＮ２Ｂで第２インバータの出力に結合した入力と、トランジスタＭｅｓｄに提供される制御電圧を発生するための出力をノードＮ３に有する出力段３０６をさらに含む。詳細には、出力段３０４と同様に出力段３０６は、ＮＭＯＳトランジスタＭ５ＢおよびＰＭＯＳトランジスタＭ４Ｂを含むＣＭＯＳインバータ全体として構成され、各トランジスタはドレイン端子と、ソース端子と、ゲート端子とを含むことが好ましい。Ｍ４Ｂのソース端子はＰＷＲ２に接続され、Ｍ４ＢとＭ５Ａのドレイン端子はノードＮ３で互いに接続され、Ｍ４ＢとＭ５Ｂのゲート端子はノードＮ２Ｂで第２インバータの出力に接続され、Ｍ５Ｂのソース端子は接地に接続される。上で説明した出力段３０４と同じように、ＰＭＯＳトランジスタＭ４Ｂは、Ｍ４Ｂに付随する寄生ダイオードが順バイアスされ、Ｍｅｓｄのゲート電圧がＥＳＤ現象中に望ましくないクランプが起きることを防止するために、浮動Ｎ−ウェル中に形成される。したがって、トランジスタＭ４Ｂは、浮動ウェルを電圧供給ピンＰＷＲ１またはＰＷＲ２の電圧のいずれか高い方の電圧と実質上等しい電位にバイアスするために、バイアス発生器３０８に接続されたバルク（本体）端子（Ｂ）を含む四端子装置として示される。

トリガ回路３０２の第１部分および第２部分３１０、３１２は３個のインバータを含むように示しているが、トリガ回路は示したトリガの特定の数に限定されないことを認識すべきである。むしろ、使用されるインバータはトリガ回路３０２による遅延を最適化するように選択することができる。この手法の目的は、そこに付随する顕著に大きなゲート・キャパシタンスを有する大きなトランジスタＭｅｓｄを、最小サイズのインバータで駆動することである。当業者であれば理解するであろうように、考え方は、トリガ回路中の各後続インバータのサイズを前のインバータの約２．７倍に増加することである。各インバータによる伝播遅延は約２．７τで一定であることが理想的であり、ここで、τは他の最小サイズのインバータの等しい負荷での最小サイズのインバータの遅延である。

トリガ回路３０２の第１部分および第２部分３１０、３１２の各々は、対応する電圧供給ピンＰＷＲ１、ＰＷＲ２と接地の間に接続されたダイオードＤ１、およびＤ２をそれぞれ含むことが好ましい。詳細には、ダイオードＤ１およびＤ２のアノードは接地に接続され、Ｄ１のカソードはＰＷＲ１に接続され、Ｄ２のカソードはＰＷＲ２に接続される。電圧供給ピンＰＷＲ１、ＰＷＲ２の所定の１個が、対応する供給ピンで電圧をクランプすることによって接地に対して電圧歪みを受けるとき、ダイオードはＥＳＤの保護を提供する。当業者であれば理解するであろうように、電圧供給ピンがクランプされる電圧は、少なくとも部分的にダイオードの逆絶縁破壊電圧に基づくことができる。ダイオードＤ１およびＤ２は独立の接合部（例えばＰ−ウェルへのＮ＋）ダイオードを含むことが好ましい。

ＰＭＯＳトランジスタＭ５ＡとＭ４Ｂが形成される浮動ウェルをバイアスするためのバイアス発生器３０８は、１対のＰＭＯＳトランジスタ３１４と３１６を含むことが好ましい。トランジスタ３１４と３１６はＰＭＯＳトランジスタＭ５ＡおよびＭ４Ｂと同じ浮動Ｎウェル中に形成されることが好ましい。トランジスタ３１４のソース端子は、直列抵抗Ｒ３を経由して電圧供給ピンＰＷＲ１に接続される。同様に、トランジスタ３１６のソース端子は直列抵抗Ｒ４を経由して電圧供給ピンＰＷＲ２に接続される。抵抗Ｒ３およびＲ４は低抵抗（例えば約１００オーム）であり、対応するトランジスタ３１４および３１６を通る放電電流を制限するための電流制限抵抗として少なくとも部分的に機能することが好ましい。トランジスタ３１４のゲート端子はトランジスタ３１６のソース端子に接続され、トランジスタ３１６のゲート端子はトランジスタ３１４のソース端子に交差結合の構成で接続される。トランジスタ３１４および３１６のドレイン端子はノードＮ４で互いに接続されてバイアス発生器３０８の出力を形成する。トランジスタ３１４および３１６のバルク端子は、トランジスタＭ５ＡおよびＭ４Ｂのバルク端子のようにノードＮ４に接続される。トランジスタ３１４および３１６の各々は、例えば、幅約１０μｍ、長さ約１６０ｎｍ（標準的な１３０ｎｍプロセスで）などの小さなサイズであることが好ましいが、本発明はトランジスタ３１４および３１６のサイズについていかなる制限も受けない。バイアス発生器３０８はＥＳＤ保護回路３００中に含まれる必要はなく、外部的に供給できることを認識すべきである。

ここで図４および図５を参照して、ＥＳＤ保護回路３００の動作をさらに詳細に説明する。一般論から外れない、例えばＥＳＤ現象のない通常の動作中に、抵抗Ｒ１およびＲ２は、それぞれノードＮ０ＡおよびＮ０Ｂを対応する電圧供給ＰＷＲ１およびＰＷＲ２へ引っ張り、それによってＮＭＯＳトランジスタＭ０ＡおよびＭ１Ｂを起動し、ＰＭＯＳトランジスタＭ１ＡおよびＭ０Ｂを停止する。起動しているトランジスタＭ０ＡおよびＭ１ＢはそれぞれのノードＮ１ＡおよびＮ１Ｂを低いロジック状態（例えば接地）にする。低いロジック状態のノードＮ１ＡおよびＮ１ＢはＰＭＯＳトランジスタＭ３ＡおよびＭ２Ｂを起動し、ＮＭＯＳトランジスタＭ２ＡおよびＭ３Ｂを停止する。起動しているトランジスタＭ３ＡおよびＭ２ＢはそれぞれのノードＮ２ＡおよびＮ２Ｂを高いロジック状態（例えばそれぞれＰＷＲ１およびＰＷＲ２）にする。高いロジック状態のノードＮ２ＡおよびＮ２ＢはＮＭＯＳトランジスタＭ４ＡおよびＭ５Ｂを起動し、ＰＭＯＳトランジスタＭ５ＡおよびＭ４Ｂを停止する。起動しているトランジスタＭ４ＡおよびＭ５ＢはノードＮ３を低いロジック状態にし、それによって大きなＮＭＯＳトランジスタＭｅｓｄを停止する。トランジスタＭｅｓｄのゲート端子へ提供する制御電圧を発生することのできるトリガ回路３０２には本質的に２個の分離した部分３１０および３１２があるので、ＰＷＲ１およびＰＷＲ２に印加される電圧のいずれかを停止することができ、Ｍｅｓｄは停止状態に保たれることを理解すべきである。さらに、電圧供給ピンＰＷＲ１およびＰＷＲ２のそれぞれの電圧は同じである必要はない。実際に、回路の通常動作中に、電圧供給ピンの１個（例えばＰＷＲ１）は、約３．３ボルトとすることのできる入力／出力（ＩＯ）電源に結合することが好ましく、他の電圧供給ピン（例えばＰＷＲ２）は約１．２ボルトのコア回路電源に結合することが好ましい。

図４は図３に示したＥＳＤ保護回路３００を、対応する電圧供給ピンＰＷＲ１およびＰＷＲ２に印加した電位をゼロから立ち上げたときの例示的シミュレーションを示すグラフである。シミュレーションは２つの電圧供給ＰＷＲ１とＰＷＲ２について異なる電源立ち上がり速度を仮定しているが、本発明の技術は本質的に任意の立ち上がり速度の組み合わせに同じように適用可能である。グラフ４０２は３．３ボルトＩＯ電源であると仮定したＰＷＲ１での電圧を表し、グラフ４０４は１．２ボルトコア電源であると仮定したＰＷＲ２での電圧を表し、グラフ４０６はＥＳＤ保護回路における電流損失を表す。

例示的シミュレーションに示したように、両方の電源が停止（例えば時間０で）のとき、ＥＳＤ回路３００中の電流は本質的にゼロであり、ＰＷＲ１での電圧がトリガ回路３０２の第１部分３１０におけるトランジスタの閾値電圧レベル（例えば約０．３５ボルト）を超えて上昇するまでゼロに留まる。ＰＷＲ１が閾値電圧レベルに達した後、回路３００は起動し電流の引き出しを開始する。通常の動作下で回路３００によって消費される、この場合約３．３マイクロアンペア（μＡ）である最大の正の電流は概略時間ｔ１（例えば約０．５ｍｓ）のときであり、この点でＰＷＲ１は３．３ボルトまで完全に立ち上がりＰＷＲ２はゼロ・ボルトである。

時間ｔ２（例えば約２ｍｓ）で、ＰＷＲ２のボルトは立ち上がり始める。ＰＷＲ２の電圧が立ち上がり、ＰＷＲ２がトリガ回路３０２の第２部分３１２中のトランジスタの閾値電圧レベル（例えば０．３５ボルト）を超えて上昇すると、回路３００中の電流はその静止動作値約０．２μＡまで降下する。ＰＷＲ２は概略時間約ｔ３（例えば約６ｍｓ）でそのコア電圧レベル約１．２ボルトまで完全に立ち上がり、シミュレーションの間そこに留まる。約時間ｔ４（例えば約８ｍｓ）で、ＰＷＲ１の電圧は再び降下を開始する。ＰＷＲ１の電圧がトリガ回路３０２の第１部分３１０中のトランジスタの閾値電圧レベル以下に降下すると、回路中の電流は最大負電流まで降下し、ＰＷＲ１がゼロでありＰＷＲ２が１．２ボルトであるとき、約−１．２５μＡである。

ＥＳＤ現象の間、電圧供給ピンＰＷＲ１、ＰＷＲ２の１個に他に対して電圧歪みをかけることができる。同様に、電圧供給ピンＰＷＲ１、ＰＷＲ２の１個または両方は接地ＧＮＤに対して電圧歪みをかけることができる。例示のみとして、電圧供給ピンＰＷＲ１、ＰＷＲ２が接地電位（例えばゼロ・ボルト）であると仮定する。ＰＷＲ１がＰＷＲ２に対して電圧歪みを受けると、トリガ回路３０２の第１部分３１０はノードＮ３にトランジスタＭｅｓｄを活性化するための制御電圧を提供する。詳細には、電圧供給ピンＰＷＲ１上の電位が接地を超えて電圧歪みを受ける（例えば、２キロボルト（ｋＶ）人体モデル（ＨＢＭ））とき、キャパシタＣ１は少なくとも最初はノードＮ０Ａを接地に保つ。ＰＷＲ１が接地を超えて概略閾値電圧に上昇すると、トランジスタＭ１Ａは起動するであろう。起動しているトランジスタＭ１ＡはノードＮ１Ａを高いロジック状態にし、それによってトランジスタＭ２Ａを起動し、トランジスタＭ３Ａを停止する。起動しているトランジスタＭ２ＡはノードＮ２Ａを低くし、それによってトランジスタＭ５Ａを起動し、トランジスタＭ４Ａを停止する。起動しているトランジスタＭ５ＡはノードＮ３を引っ張り、したがってトランジスタＭｅｓｄのゲート端子を高くし、それによってＭｅｓｄを起動し、ＰＷＲ１の電圧を望ましい値までクランプする。前述のように、ＰＭＯＳトランジスタＭ５Ａはより高い電位（この場合ＰＷＲ１）にバイアスされた浮動ウェル中に形成されるので、ＮウェルとＰ基板間の寄生ダイオードは順バイアスされず、したがってＭｅｓｄのゲート端子の電圧をクランプしない。

同様に、ＰＷＲ２がＰＷＲ１に対して電圧歪みを受けるとき、電圧供給ピンＰＷＲ２が接地電位にあると仮定すれば、トリガ回路３０２の第２部分３１２はノードＮ３にトランジスタＭｅｓｄを活性化するための制御電圧を提供するであろう。詳細には、電圧供給ピンＰＷＲ２の電位が接地を超えて電圧歪みを受けるとき（例えば２ｋＶ ＨＢＭ）、キャパシタＣ２は少なくとも最初にノードＮ０Ｂを接地電位に保つであろう。ＰＷＲ２が接地を超えて概略閾値電圧まで上昇すると、トランジスタＭ０Ｂは起動する。起動しているトランジスタＭ０ＢはノードＮ１Ｂを高いロジック状態にし、それによってトランジスタＭ３Ｂを起動し、トランジスタＭ２Ｂを停止する。起動しているトランジスタＭ３ＢはノードＮ２Ｂを低くし、それによってトランジスタＭ４Ｂを起動し、トランジスタＭ５Ｂを停止する。起動しているトランジスタＭ４ＢはノードＮ３を引っ張り、したがってトランジスタＭｅｓｄのゲート端子を高くし、それによってＭｅｓｄを起動しＰＷＲ１の電圧をクランプする。再び、ＰＭＯＳトランジスタＭ５Ａはより高い電位（この場合ＰＷＲ２）にバイアスされた浮動ウェル中に形成されるので、ＮウェルとＰ基板間の寄生ダイオードは順バイアスされず、したがってＭｅｓｄのゲート端子の電圧の望ましくないクランプが起きない。

ＰＷＲ１および／またはＰＷＲ２が他方に対してではなく接地ＧＮＤに対して電圧歪みを受けるとき、ダイオードＤ１および／またはＤ２はそれぞれ望ましい電位にそれぞれの電圧をクランプするであろう。したがって、当業者であれば理解するであろうように、ダイオードＤ１およびＤ２は予想されるＥＳＤ電流を取り扱うのに十分なサイズにすべきである。

図５は、電圧供給ピンＰＷＲ１に２ｋＶ ＨＢＭ ＥＳＤの電圧歪みを加えたときの、図３に示したＥＳＤ保護回路３００の例示的シミュレーションを示すグラフである。グラフ５０２はＰＷＲ１での電圧を表し、グラフ５０４はＰＷＲ１に流入する電流を表す。図から明らかなように、ＥＳＤ保護回路３００は回路への電流を最大約１．３アンペアに制限しながら、ＰＷＲ１の電圧を最大約２．４ボルトまで首尾よくクランプする。例示的ＥＳＤ保護回路中のトリガ回路３０２は設計上対称的であるので、ＥＳＤ電圧歪みが電圧供給ピンＰＷＲ２に加えられるとき、類似の結果が得られるであろう。

本発明のＥＳＤ保護回路の少なくとも一部は集積回路中で実施することができる。集積回路の形成において、典型的には、複数の同一のダイが半導体ウェーハの表面に繰り返しパターンで作られる。各ダイは本明細書に述べた装置を含み、他の構造または回路を含むことができる。ウェーハから個々のダイが切断またはダイシングされ、次いで集積回路として実装される。当業者であれば、集積回路を製造するためにどのようにしてウェーハをダイシングし、ダイを実装するかを熟知しているであろう。そのようにして製造された集積回路は本発明の一部であると考えられる。

本明細書において、本発明の例示的実施形態を付属の図面を参照しながら説明したが、本発明はこれらの正確な実施形態に制限されず、当業者であれば、付属の請求項の範囲から逸脱することなく、様々な他の変更および修正が可能であることを理解するはずである。

ＥＳＤ現象から回路を保護するための従来のＥＳＤ保護回路を示す概要図である。 ＥＳＤ現象から回路を保護するための従来のＥＳＤ保護回路を示す概要図である。 本発明の技術を組み込むために修正を加えることのできる、ＥＳＤ現象から回路を保護するための例示的ＥＳＤ保護回路を示す概要図である。 本発明によって形成された例示的ＥＳＤ保護回路を示す概要図である。 本発明による図３に示したＥＳＤ保護回路の通常動作中の例示的電気特性を示すグラフである。 本発明による図３に示したＥＳＤ保護回路のＥＳＤ現象中の例示的電気特性を示すグラフである。

Claims (9)

1. 回路に付随する、第１電圧供給ノードと第２電圧供給ノードの間に起きるＥＳＤ現象から回路を保護するための静電気放電（ＥＳＤ）保護回路であって、第１および第２電圧供給ノードは互いに電気的に絶縁され、ＥＳＤ保護回路が、
   ゲート端子と、第１ソース／ドレイン端子と、第２ソース／ドレイン端子とを含む金属酸化物半導体（ＭＯＳ）装置において、第１ソース／ドレイン端子が第１電圧供給ノードに接続され、第２ソース／ドレイン端子が第２電圧供給ノードに接続されるＭＯＳ装置と、
   前記ＭＯＳ装置のゲート端子に結合したトリガ回路であり、前記トリガ回路が、ＥＳＤ現象の少なくとも一部中に前記ＭＯＳ装置を活性化するため、前記ＭＯＳ装置のゲート端子に制御信号を発生するように構成され、前記トリガ回路の出力段内の少なくとも一つのＭＯＳ装置が浮動ウェル中に形成され、前記第１電圧供給ノードに印加される第１電圧と前記第２電圧供給ノードに印加される第２電圧のうちの高い方の電圧と実質的に等しい電圧に前記浮動ウェルがバイアスされるトリガ回路と、
   前記第１電圧供給ノードに接続された第１入力と、前記第２電圧供給ノードに接続された第２入力と、トリガ回路と動作可能に結合された出力とを含むバイアス発生器を備え、
   前記バイアス発生器が前記浮動ウェルをバイアスするための電圧を発生するように動作可能であることを特徴とするＥＳＤ保護回路。
2. 前記トリガ回路の出力段が制御信号を発生することを特徴とする請求項１に記載のＥＳＤ保護回路。
3. 前記バイアス発生器が、第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタを含み、前記第１及び第２のＰＭＯＳトランジスタの各々が、ソース端子と、ドレイン端子と、ゲート端子と、バルク端子とを有し、前記第１のＰＭＯＳトランジスタのソース端子が第１電圧供給ノードに接続され、前記第２のＰＭＯＳトランジスタのソース端子が第２電圧供給ノードに接続され、前記第１のＰＭＯＳトランジスタのゲート端子が第２のＰＭＯＳトランジスタのソース端子に接続され、前記第２のＰＭＯＳトランジスタのゲート端子が第１のＰＭＯＳトランジスタのソース端子に接続され、前記第１及び第２のＰＭＯＳトランジスタのバルクおよびドレイン端子が前記浮動ウェルをバイアスするための電圧を発生するために互いに接続されることを特徴とする請求項１に記載のＥＳＤ保護回路。
4. 前記第１及び第２のＰＭＯＳトランジスタが前記浮動ウェル中に形成されることを特徴とする請求項３に記載のＥＳＤ保護回路。
5. 前記トリガ回路が、
   第１のタイミング回路に結合された入力を有し、出力を有する少なくとも第１のインバータと、
   少なくとも第１インバータの出力に結合された入力を有し、制御電圧を発生するための出力を有する、前記浮動ウェル中に形成されたＰＭＯＳトランジスタを含む第１出力段と、
   第２タイミング回路に結合された入力を有し、出力を有する少なくとも第２インバータと、
   少なくとも第２インバータの出力に結合された入力を有し、制御電圧を発生するための出力を有する、前記浮動ウェル中に形成されたＰＭＯＳトランジスタを含む第２出力段とを含み、
   前記少なくとも第１インバータおよび第１出力段が前記第１電圧供給ノードと基準ソース間に結合され、少なくとも第２インバータおよび第２出力段が前記第２電圧供給ノードと基準ソース間に結合されることを特徴とする請求項１に記載のＥＳＤ保護回路。
6. 前記トリガ回路が、
   前記第１電圧供給ノードと基準ソースとの間に結合された第1の部分と、
   前記第２電圧供給ノードと前記基準ソースとの間に結合された第２の部分とを備え、
   前記第1及び第２の部分は、前記共通基準ソースに関して対称的に構成され、それによって、第１及び第２電圧供給ノードに電圧歪みを与えている正極性および負極性のＥＳＤの少なくとも一方を放電可能であることを特徴とする請求項１に記載のＥＳＤ保護回路。
7. 前記トリガ回路が、
   前記第１電圧供給ノードと基準ソース間に結合された第１部分と、前記第２電圧供給ノードと基準ソースとの間に結合された第２部分とを含み、前記第１および第２部分の少なくとも所定の１個が、
   入力と出力とを有する少なくとも第１インバータと、
   前記第１インバータの出力に結合された入力を有し、制御電圧を発生するための出力を有する、浮動ウェル中に形成されたＰＭＯＳトランジスタを含む出力段と、
   ＥＳＤ現象発生の後、ＥＳＤ保護回路が活性である時間量を選択的に制御するための第１インバータの入力に結合されたタイミング回路とを含むことを特徴とする請求項１に記載のＥＳＤ保護回路。
8. 前記トリガ回路が、
   前記第１電圧供給ノードに接続されたカソードと、基準ソースに接続されたアノードとを有する第１ダイオードと、
   前記第２電圧供給ノードに接続されたカソードと基準ソースに接続されたアノードとを有する第２ダイオードとをさらに含むことを特徴とする請求項１に記載のＥＳＤ保護回路。
9. 回路に付随する、第１電圧供給ノードと第２電圧供給ノードとの間に起きるＥＳＤ現象から回路を保護するための少なくとも１つの静電気放電（ＥＳＤ）保護回路を含む集積回路であって、第１および第２電圧供給ノードは互いに電気的に絶縁され、少なくとも１個の前記ＥＳＤ保護回路が、
   ゲート端子と、第１ソース／ドレイン端子と、第２ソース／ドレイン端子とを含む金属酸化物半導体（ＭＯＳ）装置において、第１ソース／ドレイン端子が第１電圧供給ノードに接続され、第２ソース／ドレイン端子が第２電圧供給ノードに接続されるＭＯＳ装置と、
   前記ＭＯＳ装置のゲート端子に結合したトリガ回路であり、前記トリガ回路は、ＥＳＤ現象の少なくとも一部中に前記ＭＯＳ装置を活性化するため、前記ＭＯＳ装置のゲート端子に制御信号を発生するように構成され、前記トリガ回路の出力段内の少なくとも一つのＭＯＳ装置が浮動ウェル中に形成され、前記第１電圧が第１電圧供給ノードに印加されるときの第１電圧、および前記第２電圧が第２電圧供給ノードに印加されるときの第２電圧のうちの高い方の電圧と実質的に等しい電圧に前記浮動ウェルがバイアスされるトリガ回路と、
   前記第１電圧供給ノードに接続された第１入力と、前記第２電圧供給ノードに接続された第２入力と、トリガ回路と動作可能に結合された出力とを含むバイアス発生器を備え、
   前記バイアス発生器が前記浮動ウェルをバイアスするための電圧を発生するように動作可能であることを特徴とする集積回路。

Images