KR100937652B1 - 반도체 장치의 정전기방전 보호회로 - Google Patents

반도체 장치의 정전기방전 보호회로 Download PDF

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Abstract

본 발명은 반도체 장치의 정전기 방전 보호회로에 관한 것으로, 특히, 전원전압을 공급하기 위한 제 1패드와, 접지전압을 공급하기 위한 제 2패드와, 입력신호를 공급하기 위한 제 3패드를 구비한 반도체 장치의 정전기 방전 보호회로에 있어서, 상기 제 1패드에 결합된 전원공급라인; 상기 제 2패드에 결합된 접지라인; 상기 전원공급라인과 상기 접지라인 사이에 결합된 입출력 보호회로부; 상기 전원공급라인과 상기 접지라인 사이에 결합되며, 상기 제 3패드로부터의 입력신호를 버퍼링하기 위한 입력버퍼 회로부; 상기 전원공급라인과 접지라인 사이에 결합되며, 상기 제 3패드를 통해 포지티브 및 네거티브 스트레스 펄스가 인가될 시 턴온되어 상기 전원공급라인과 접지라인 사이에 전류통로를 형성하고, 노멀 동작시 턴오프되어 상기 전원공급라인과 접지라인 사이의 전류통로를 차단하는 노멀 트랜지스터; 및 상기 전원공급라인과 상기 접지라인 사이에 결합되며, 제 1노드를 통해 트리거 신호를 발생하여 상기 노멀 트랜지스터의 게이트로 출력함에 따라 상기 노멀 트랜지스터의 턴온 및 턴오프 타이밍을 조절하는 트리거 회로부를 구비하는 것을 특징으로 한다.

Description

반도체 장치의 정전기방전 보호회로{Electrostatic discharge protecting circuit in semicondoctor device}
도 1은 종래의 정전기 방전 보호회로를 나타낸 회로도.
도 2는 본 발명에 따른 정전기 방전 보호회로를 나타낸 회로도.
도 3은 본 발명에 따른 노멀 트랜지스터의 스위칭 특성을 나타낸 파형도.
도 4는 본 발명의 실시예에 있어 팬아웃 커패시터의 증가에 따른 노멀 트랜지스터의 전압 및 전류 특성을 나타낸 파형도.
도 5는 본 발명의 실시예에 있어 팬아웃 저항의 증가에 따른 노멀 트랜지스터의 전압 및 전류 특성을 나타낸 파형도.
도 6은 본 발명의 실시예에 있어 커패시터(C1) 값의 증가에 따른 노멀 트랜지스터의 전압 및 전류 특성을 나타낸 제 2파형도.
도 7은 본 발명의 실시예에 있어 저항(R1)의 증가에 따른 노멀 트랜지스터의 전압 및 전류 특성을 나타낸 파형도.
도 8은 본 발명의 실시예에 있어 저항(R2)의 증가에 따른 노멀 트랜지스터의 전압 및 전류 특성을 나타낸 파형도.
도 9는 팬아웃이 없는 경우 전압 및 전류 특성을 나타낸 파형도.
본 발명은 반도체 장치의 정전기 방전 보호회로에 관한 것으로서, 특히, 정전기 방전(Electrostactic Discharge: 이하, ESD라고 함)으로부터 반도체 장치의 내부회로를 보호하기 위한 반도체 장치의 정전기 방전 보호회로에 관한 것이다.
일반적으로, ESD는 반도체 장치의 제조 및 사용 과정에서 흔히 발생되며, 반도체 장치의 내부로 방전되는 경우 내부 회로의 절연파괴 등 심각한 문제를 야기시킨다. 특히, MOS VLSI와 같은 초대규모 집적회로를 구비한 반도체 장치는 집적도가 증가하면서 ESD에 의한 내부 회로의 손상에 더욱 취약하게 되었다. 이에 따라 ESD를 방지하기 위한 회로를 반도체 장치의 내부에 장착하는 것이 필수적으로 요구되고 있다.
상기 ESD에 의한 손상 매커니즘은 크게 I/O블록 손상 매커니즘과 내부 손상 매커니즘으로 구분할 수 있다. 특히, 칩 사이즈 및 밀도가 증가함에 따라 전원공급라인의 증가는 상대적으로 내부 손상 부분을 증가시킨다.
따라서, 내부 손상 매커니즘에 대한 정확한 해석 및 효율적인 정전기 방전 보호회로의 구현이 매우 중요한 문제로 대두되고 있다.
도 1은 종래의 정전기 방전 보호회로를 나타낸 회로도로서, 도시된 바와 같이, 전원공급라인(L1)의 손상을 방지하기 위해 ESD 보호회로부(14)가 패드(10)와 입력버퍼(12)사이에 구비되며, 내부회로(16)가 전원공급라인(L1)과 접지라인(L2)사 이에 결합된다. 동도면에서 참조부호 IEDS는 ESD로 인해 생성된 EDS전류를, RVcc는 전원공급라인(L1)의 메탈저항을, RVss는 접지라인(L1)의 메탈저항을 각각 나타낸다.
전원공급라인(L1)은 전원전압(Vcc)를 공급받기 위한 패드(18)에 접속되며, 접지라인(L2)는 접지전압(Vss)을 공급받기 위해 패드(20)에 접되되며, 입력버퍼(12)는 CMOS구조의 인버터로 구성된다.
ESD 보호회로(14)는 ESD발생시 전원공급라인(L1)인과 접지라인(L1)간의 전류통로를 제공하며, 다이오드, 필드 트랜지스터 및 실리콘 제어 정류기(SCR)나 액티브 트랜지스터의 스냅 백(snap back) 특성 등을 적절하게 이용하여 구현된다.
상기와 같이 구성된 종래의 정전기 방전 보호회로의 동작을 간략히 설명하면, 전원공급라인(L1)이 접지되어 있는 상태에서 EDS로 인한 스트레스 펄스가 패드를 통해 유입될 경우 EDS전류(IEDS)가 발생하여 접지라인(L2)을 통해 접지(Vss)로 흐르게 된다. 이 때, 내부회로(16)에 형성된 기생 바이폴라 트랜지스터에서 접합 브레이크다운(Junction Breakdown)이 발생함에 따라 EDS전류(IEDS)는 전원공급라인(L1)으로 유입된다. 그 다음, EDS전류(IEDS)으로 인해 전원공급라인(L1)의 전위가 소정 레벨이상이면, ESD 보호회로(12)는 이에 트리거되어 EDS전류(IEDS)를 접지라인(L2)으로 분로(Shunt)시킨다.
이와 같이, 종래의 정전기 방전 보호회로는 전원공급라인(L1)과 접지라인(L2) 사이에 다이오드나 필드 트랜지스터와 같은 특정 소자를 삽입하여 전 원공급라인(L1)과 접지라인(L2)간에 전류통로를 형성시킴으로써, 내부회로(16)의 기생 바이폴라 트랜지스터를 통해 전원공급라인(L1)으로 흐르는 EDS전류(IEDS)를 차단시킨다. 이에 따라 ESD부터 전원공급라인의 손상이 방지된다.
그러나, 종래의 정전기 방전 보호회로에서는 스냅백 작용을 이용한다는 한계성을 지니고 있기 때문에 전원공급라인 및 접지라인의 래이아웃에 따라 정전기에 대한 면역레벨이 매우 가변적이며, 아울러 리키지 특성 및 보호소자 개발의 복잡성 등과 같은 문제점을 지니고 있다.
따라서, 종래의 기술은 안정적인 면역레벨의 확보에 많은 어려운이 있을 뿐만 아니라 보호소자 특성을 확보하기 위한 개발 및 평가에 많은 시간이 소요된다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위해 전원공급라인과 접지라인 사이에 노멀 트랜지스터를 삽입하고, 소정의 트리거 회로를 이용하여 노멀 트랜지스터의 방전 동작을 제어함으로써, ESD로부터 반도체 장치의 내부회로 및 전원단을 보호하는 반도체 장치의 정전기 방전 보호회로를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 정전기 방전 보호회로는
전원전압을 공급하기 위한 제 1패드와, 접지전압을 공급하기 위한 제 2패드 와, 입력신호를 공급하기 위한 제 3패드를 구비한 반도체 장치의 정전기 방전 보호회로에 있어서,
상기 제 1패드에 결합된 전원공급라인;
상기 제 2패드에 결합된 접지라인;
상기 전원공급라인과 상기 접지라인 사이에 결합된 입출력 보호회로부;
상기 전원공급라인과 상기 접지라인 사이에 결합되며, 상기 제 3패드로부터의 입력신호를 버퍼링하기 위한 입력버퍼 회로부;
상기 전원공급라인과 접지라인 사이에 결합되며, 상기 제 3패드를 통해 포지티브 및 네거티브 스트레스 펄스가 인가될 시 턴온되어 상기 전원공급라인과 접지라인 사이에 전류통로를 형성하고, 노멀 동작시 턴오프되어 상기 전원공급라인과 접지라인 사이의 전류통로를 차단하는 노멀 트랜지스터; 및
상기 전원공급라인과 상기 접지라인 사이에 결합되며, 제 1노드를 통해 트리거 신호를 발생하여 상기 노멀 트랜지스터의 게이트로 출력함에 따라 상기 노멀 트랜지스터의 턴온 및 턴오프 타이밍을 조절하는 트리거 회로부를 구비하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2는 본 발명에 따른 정전기 방전 보호회로를 나타낸 회로도로서, 도시된 바와 같이, 전원전압(Vcc)을 공급하기 위한 제 1패드(100)와, 접지전압(Vss)을 공 급하기 위한 제 2패드(102)와, 입력신호(Vin)를 공급하기 위한 제 3패드(104)와, 제 1패드(100)에 결합된 전원공급라인(106)과, 제 2패드(102)에 결합된 접지라인(108)과, 입출력 보호회로부(110)와, 입력버퍼 회로부(112)와 노멀 트랜지스터(114)와, 트리거 회로부(116)로 구성된다.
입출력 보호회로부(110)는 입출력 보호회로부(110)의 전단에 위치하며, EDS로 인한 입출력 보호회로부(110)의 손상을 방지하기 위한 역할을 수행하는 회로로서, 일단이 전원공급라인(106)에 결합되며 타단이 제 3패드(104)에 결합된 PMOS 트랜지스터(MP1)와, PMOS 트랜지스터(MP1)의 타단과 접지라인(108) 사이에 결합된 MOS 트랜지스터(MN1)로 구성된다. 그리고 PMOS 트랜지스터(MP1)는 게이트 및 기판이 전원공급라인(106)에 결합되어 하나의 다이오드를 형성하며, MOS 트랜지스터(MN1)는 게이트 및 기판이 접지라인(108)에 결합되어 다른 다이오드를 형성한다.
입력버퍼 회로부(112)는 제 3패드(104)로부터의 입력신호(Vin)를 버퍼링하기 위한 회로로서 전원공급라인(106)과 접지라인(108) 사이에 상보적으로 결합된 PMOS 트랜지스터(MP2)와, 엔모스 트랜지스터(MN2)를 포함하여 구성되며, 이들 모스 트랜지스터(MP2,MN2)의 출력은 반도체 장치의 내부회로에 제공된다.
노멀 트랜지스터(114)는 제 3패드(104)를 통해 포지티브 및 네거티브 스트레스 펄스가 인가될 시 턴온되어 전원공급라인(106)과 접지라인(108) 사이에 전류통로를 형성함으로써 EDS 전류를 방전시키고, 노멀 동작시 턴오프되어 전원공급라인(106)과 접지라인 (108)사이의 전류통로를 차단하는 기능을 수행한다.
트리거 회로부(116)는 제 1노드(N1)를 통해 트리거 신호를 발생하여 노멀 트랜지스터(112)의 게이트로 출력함에 따라 노멀 트랜지스터(112)의 턴온 및 턴오프 타이밍을 조절하기 회로로서, 전원공급라인(106)과 제 2노드(N2)사이에 결합된 저항(R1)와, 제 2노드(N2)과 접지라인(108) 사이에 결합된 커패시터(C1)와, 전원공급라인(106)과 접지라인(108) 사이에 결합된 저항(R2)과, 복수의 팬아웃 트랜지스터 회로부(116a~116e)로 구성된다.
복수의 팬아웃 트랜지스터 회로부(116a~116e)는 각각이 전원공급라인(106)에 일단이 결합된 제 1전도형 모스 트랜지스터(MN2~MN7)와, 상기 제 1전도형 모스 트랜지스터(MN2~MN7)의 타단과 접지사이에 결합된 제 2전도형 모스트랜지스터(MP2~MP7)와, 제 1전도형 모스트랜지스터(MN2~MN7)의 타단에 일단이 결합된 팬아웃 저항(R3~R7)과, 팬아웃 저항(R3~R7)의 타단과 접지사에 결합된 팬아웃 커패시터(C2~C6)로 구성된다.
상기와 같이 구성된 본 발명에 따른 정전기 방전 보호회로의 동작을 설명하면 다음과 같다.
먼저, Vss 모드 포지티브 테스트를 실시하는 경우 접지라인(106)은 접지(GND)로 설정되고, 전원공급라인(106)은 플로팅 상태로 설정되고, 제 3패드(104)에는 포지티브 ESD 스트레스 펄스가 인가된다.
그러면, 입출력 보호회로부(110)에 있어 다이오드형 트랜지스터(MN1)이 역바이어스 상태가 되므로, 다이오드형 트랜지스터(MP1)가 통전되어 전원공급라인(106)이 EDS 전하로 충전된다.
이 때, 노멀 트랜지스터(114)의 게이트 전압 즉, 제 1노드(N1)의 전압은 트리거 회로부(116)의 제어하에 초기 1㎲동안 0.8V~1.8V의 전압범위를 유지하면서 전원공급라인(106)으로 유입된 EDS전류를 접지라인(108)으로 분로시킨다.
그 다음, Vcc 모드 네거티브 테스트를 실시하는 경우 전원공급라인(106)은 접지(GND)되고, 접지라인(108)은 플로팅 상태로 설정되고, 제 3패드(104)에는 네거티브 ESD 스트레스 펄스가 인가된다.
그러면, 입출력 보호회로부(110)에 있어 다이오드형 트랜지스터(MP1)이 역바이어스 상태가 되므로, 다이오드형 트랜지스터(MN1)가 통전되어 접지라인(108)이 EDS 전하로 충전된다.
그러면, 노멀 트랜지스터(112)는, 상기 Vss 모드 포지티브 테스트의 경우와 유사하게, 접지라인(108)으로 유입된 EDS전류를 전원공급라인(108)으로 분로시킨다.
따라서, 본 발명에서는 EDS 발생시 노멀 트랜지스터(114)가 EDS전류의 방전통로의 역할을 함에 따라 기생 바이폴라를 통해 반도체 장치의 내부회로 유입되는 EDS전류(IEDS)가 차단됨으로써 내부회로의 손상이 방지된다.
도 3은 본 발명에 따른 노멀 트랜지스터의 스위칭 특성을 나타낸 파형도이다.
동 도면에서 알 수 있는 바와 같이, 노멀 트랜지스터(114)는 전원이 공급된 시점에서 약 400㎱ 뒤에 노멀 트랜지스터(114)가 턴오프된다.
일반적인 파워-업(power-up) 시퀀스 타이밍이 수 ㎳임을 고려할 때 본 발명의 실시예는 도 3으로부터 시스템 동작에 전혀 문제가 되지 않음을 알 수 있다.
도 4는 본 발명의 실시예에 있어 팬아웃 커패시터의 증가에 따른 노멀 트랜지스터의 전압 및 전류 특성을 나타낸 파형도로서, 1㎊~50㎊의 범위에서 팬아웃 커패시터(C2~C6)의 값을 10㎊씩 증가시키면서 각각에 대한 특성을 시믈레이션한 결과이다.
도 4에서 알 수 있는 바와 같이, 팬아웃 커패시터(C2~C6) 값이 증가하면 노멀 트랜지스터(114)의 턴오프 영역이 증가함에 따라 유입되는 EDS전류를 충분히 분로시켜주지 못하게 된다.
따라서, 본 발명의 실시예에 따라 팬아웃 커패시터(C2~C6) 값은 최대 1㎊이하로 유지하는 것이 바람직하다.
도 5는 본 발명의 실시예에 있어 팬아웃 저항의 증가에 따른 노멀 트랜지스터의 전압 및 전류 특성을 나타낸 제 1파형도로서, 0.1㏀~20㏀의 범위 내에서 팬아웃 저항 값을 증가시키면서 각각에 대한 특성을 시믈레이션한 결과이다.
도 5에서 알 수 있는 바와 같이, 팬아웃 저항(R3~R7) 값이 증가하면, 노멀 트랜지스터(114)가 방전시킬 수 있는 최대 ESD 전류의 피크 레벨이 감소하며, 노멀 트랜지스터(114)의 턴오프 스위칭 타이밍도 빨라진다.
따라서, 원할한 ESD 전원 보호를 위해서는 팬아웃 커패시터 값과 함께 팬아웃 저항값도 최소화 시켜야만 한다.
도 6은 본 발명의 실시예에 있어 커패시턴스(C1)의 증가에 따른 노멀 트랜지 스터의 전압 및 전류 특성을 나타낸 제 2파형도로서, 14㎊~100㎊의 범위 내에서 커패시터(C1) 값을 증가시키면서 각각의 경우에 대한 노멀 트랜지스터(114)의 동작 특성을 시믈레이션 한 결과이다.
도 6에서 알 수 있는 바와 같이, 커패시터(C1) 값이 증가함에 따라 노멀 동작시 노멀 트랜지스터(114)의 턴오프 스위칭 타이밍이 크게 증가한다. 즉, 커패시터(C1) 값의 증가는 노멀 동작시에 문제를 야기시킬 수 있으므로, 최대 1㎲ 이상이 되지 않도록 최적화하여야만 한다.
도 7은 본 발명의 실시예에 있어 저항(R1)의 증가에 따른 노멀 트랜지스터의 전압 및 전류 특성을 나타낸 제 2파형도로서, 10㏀~200㏀의 범위 내에서 저항(R1)을 증가시키면서 각각의 경우에 대한 노멀 트랜지스터(114)의 동작 특성을 시믈레이션한 결과이다.
도 7에서 알 수 있는 바와 같이, 저항(R1)이 너무 작거나 혹은 너무 큰 경우 모두 노멀 트랜지스터(114)를 통과하는 ESD전압파형의 왜곡을 유발시키며, 또한 저항(R1) 값이 증가함에 따라 커패시터(C1)로 인한 효과와 유사하게 노멀 동작시 RC지연에 의해 노멀 트랜지스터(114)의 턴오프 스위칭 타이밍이 크게 증가하게 된다. 이에 따라 저항(R2) 값의 경우도 최적화를 필요로 한다.
본 발명의 실시예에 따라 저항(R2) 값이 40㏀일 때 가장 우수한 특성을 나타낸다.
도 8는 본 발명의 실시예에 있어 리셋 저항의 증가에 따른 노멀 트랜지스터의 전압 및 전류 특성을 나타낸 파형도로서, 10㏀~1㏁의 범위 내에서 저항(R2) 값 을 증가시키면서 각각의 경우에 대한 노멀 트랜지스터(114)의 동작 특성을 시믈레이션한 결과이다.
저항(R1)은 시스템 리셋 저항으로서의 역할을 수행하며, 이에 따라 저항(R1) 값에 의해서 제 2노드(N2)의 전압이 0V로 리셋되는 시간이 결정된다.
본 시믈레이션 결과에 의하면 저항(R1)의 값은 작을수록 우수한 리셋 특성을 나타내지만, 그 값이 작으면 작을수록 칩의 Idd레벨이 증가하게 된다. 예컨대, 저항(R1) 값이 10㏀이고 동작전압이 3.3V인 칩인 경우 Idd는 330㎂의 증가를 발생시킨다.
따라서, 본 발명의 실시예에 따라 저항(R1)은 최소 100㏀ 이상의 값을 갖는 것이 바람직하다.
도 9는 팬아웃이 없는 경우 전압 및 전류 특성을 나타낸 파형도이다.
도 2에서 팬아웃 저항(R3~R7)과 팬아웃 커패시터(C2~C6)를 사용하지 않을 경우 노멀 트랜지스터(114)를 통과하는 ESD 전압과 전류의 파형에 글리치(glitch) 성분이 존재하며, 이로 인해 반도체 장치의 내부회로에 ESD손상을 유발시킬 수 있다.
본 발명의 실시예에 따라 최적의 정전기 방전 보호회로를 구현하기 위해서는 커패시터(C1) 값이 14㎊이고, 저항(R1) 값이 40㏀d이고, 저항(R2)값이 10㏀이고, 팬아웃 커패시터(C2~C6) 값이 1㎊이고, 팬아웃 저항(R3~R7)이 100Ω으로 설정되는 것이 바람직하다.
상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다
이상에서와 같이, 본 발명은 EDS 보호소자로서 노멀 트랜지스터를 채택하고, 소정의 트리거 회로를 이용하여 노멀 트랜지스터의 방전 동작을 제어하록 함으로써, 안정적이 EDS 면역레벨의 확보할 수 있으며, 이로 인해 반도체 장치의 내부회로 및 전원단의 손상을 방지할 수 있는 효과가 있으며, 또한 개발비 및 개발 시간을 단축할 수 있는 다른 효과가 있다.

Claims (5)

  1. 전원전압을 공급하기 위한 제 1패드와, 접지전압을 공급하기 위한 제 2패드와, 입력신호를 공급하기 위한 제 3패드를 구비한 반도체 장치의 정전기 방전 보호회로에 있어서,
    상기 제 1패드에 결합된 전원공급라인;
    상기 제 2패드에 결합된 접지라인;
    상기 전원공급라인과 상기 접지라인 사이에 결합된 입출력 보호회로부;
    상기 전원공급라인과 상기 접지라인 사이에 결합되며, 상기 제 3패드로부터의 입력신호를 버퍼링하기 위한 입력버퍼 회로부;
    상기 전원공급라인과 접지라인 사이에 결합되며, 상기 제 3패드를 통해 포지티브 및 네거티브 스트레스 펄스가 인가될 시 턴온되어 상기 전원공급라인과 접지라인 사이에 전류통로를 형성하고, 노멀 동작시 턴오프되어 상기 전원공급라인과 접지라인 사이의 전류통로를 차단하는 노멀 트랜지스터; 및
    상기 전원공급라인과 상기 접지라인 사이에 결합되며, 제 1노드를 통해 트리거 신호를 발생하여 상기 노멀 트랜지스터의 게이트로 출력함에 따라 상기 노멀 트랜지스터의 턴온 및 턴오프 타이밍을 조절하는 트리거 회로부를 구비하는 것을 특징으로 하는 반도체 장치의 정전기 방전 보호회로.
  2. 제 1 항에 있어서,
    상기 노멀 트랜지스터의 게이트 전압은 상기 포지티브 및 네거티브 스트레스 펄스의 인가시 1㎲동안 0.8V~1.8V의 전압범위를 유지하는 것을 특징으로 하는 반도체 장치의 정전기 방전 보호회로.
  3. 제 1 항에 있어서,
    상기 노멀 트랜지스터는 노멀 동작시 전원공급 시점에서 약 400nS 경과 후 턴오프되는 것을 특징으로 하는 반도체 장치의 정전기 방전 보호회로.
  4. 제 1 항에 있어서,
    상기 트리거 회로부는 상기 전원공급라인과 상기 접지라인 사이에 결합된 저항과, 상기 전원공급라인과 제 2노드 사이에 결합된 저항과, 상기 제 2노드와 상기 접지라인 사이에 결합된 커패시터와, 상기 제 1노드와 상기 제 2노드 사이에 종속 결합된 복수의 팬아웃 트랜지스터 회로부로 구성되는 것을 특징으로 하는 반도체 장치의 정전기 방전 보호회로.
  5. 제 4 항에 있어서,
    상기 복수의 팬아웃 트랜지스터 회로부는 각각이 상기 전원공급라인에 일단이 결합된 제 1전도형 모스 트랜지스터와, 상기 제 1전도형 모스 트랜지스터의 타단과 접지사이에 결합된 제 2전도형 모스트랜지스터와, 상기 제 1전도형 모스트랜지스터의 타단에 일단이 결합된 팬아웃 저항과, 상기 팬아웃 저항의 타단과 접지사에 결합된 팬아웃 커패시터로 구성되는 것을 특징으로 하는 반도체 장치의 정전기 방전 보호회로.
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