TWI455434B

TWI455434B - 靜電放電保護裝置及其方法

Info

Publication number: TWI455434B
Application number: TW101116410A
Authority: TW
Inventors: Chih Ting Yeh
Original assignee: Ind Tech Res Inst
Priority date: 2012-05-08
Filing date: 2012-05-08
Publication date: 2014-10-01
Also published as: US9142953B2; US20130301172A1; TW201347337A

Description

靜電放電保護裝置及其方法

本案是有關於一種靜電放電(Electrostatic Discharge，ESD)保護裝置，且特別是軌線間之靜電放電保護裝置及其方法。

一般來說，為了達到全晶片靜電放電防護(whole-chip electrostatic discharge protection)目的，電源軌線間之靜電放電箝制電路(power-rail ESD clamp circuit)勢必扮演相當關鍵的角色。在現有技術中，靜電放電箝制電路包括箝制電路及偵測電路；偵測電路偵測是否有靜電放電事件觸發於電源軌線上，並於偵測到靜電放電事件時，驅動箝制電路來執行靜電放電操作。

然而隨著CMOS製程技術逐漸走向奈米級(nanometer scale)，對電晶體而言，愈來愈薄的閘極氧化層使其崩潰電壓亦隨著製程技術的進步迅速地往下降，而對應地使得電晶體元件的漏電流提高，進而大幅增加ESD防護電路設計上的困難度。據此，如何針對先進的CMOS製程技術設計出漏電流較低之ESD箝制電路，為業界不斷致力的方向之一。

本揭露有關於一種靜電放電(Electrostatic Discharge，ESD)保護裝置，其係可回應於供電事件降低軌線間的漏電流，並可回應於ESD事件提供放電路徑供其放電。

根據一實施例，提出一種ESD保護裝置，包括箝制電路及偵測電路。箝制電路耦接於第一及第二軌線之間，其分別具有第一及第二參考電壓。偵測電路包括第一節點、電路元件及電晶體，電路元件之兩端分別耦接至第一節點及第二軌線，並具有等效電容值。電晶體耦接至第一節點，回應於觸發於第一及第二軌線間之ESD事件，多個漏電流係對應地流經電晶體之第一輸入端與閘極端及第二輸入端與閘極端之間，並分別等效地於其間形成第一及第二寄生電阻。第一及第二寄生電阻與電路元件形成延遲電路，以於閘極端及第一輸入端之間提供驅動電壓導通電晶體，並提供觸發電流導通箝制電路，使得第一及第二軌線透過箝制電路進行ESD放電。

根據另一實施例，提出一種ESD保護裝置之方法，包括下列步驟：提供箝制電路，耦接於第一及第二軌線之間，其分別具有第一及第二參考電壓；提供偵測電路，其包括耦接至第一節點之電路元件及電晶體，電路元件具有等效電容值；回應於觸發於第一及第二軌線間之ESD事件，使多個漏電流係對應地流經電晶體之第一輸入端與閘極端及第二輸入端與閘極端之間，並分別等效地於其間形成第一及第二寄生電阻；應用第一及第二寄生電阻與電路元件形成延遲電路，於閘極端及第一輸入端之間提供驅動電壓；及回應於驅動電壓導通電晶體，並提供觸發電流導通箝制電路，使得第一及第二軌線透過箝制電路進行ESD放電。

為了對上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

第1圖為靜電放電保護裝置之一實施例的方塊圖。靜電放電(Electrostatic Discharge，ESD)保護裝置1例如應用於保護內部操作電路(未繪示)中，並耦接至此內部操作電路之供電路徑或輸入輸出路徑其中任兩者之間。ESD保護裝置1提供放電路徑於此二個供電路徑或輸入輸出路徑之間，使得其間存在的靜電電荷可經由此放電路徑放電，達到對此內部操作電路進行ESD保護的效果。

舉例來說，ESD保護裝置1包括箝制電路100及偵測電路200。箝制電路100具有第一端N1、第二端N2及驅動端Nt，其中第一端N1及第二端N2分別耦接第一軌線R1及第二軌線R2，第一及第二軌線R1及R2分別具有第一參考電壓VD1及第二參考電壓VD2。

箝制電路100受控於偵測電路200，以選擇性地提供放電路徑於第一及第二軌線R1及R2之間。舉例來說，箝制電路100可為矽控整流器(Silicon Controlled Rectifier，SCR)、金氧半場效電晶體(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)或場效元件(Field Device)來實現。

偵測電路200包括節點Na、電路元件22及電晶體24，其中節點Na上具有電壓Va。電路元件22之兩端分別耦接至節點Na及第二軌線R2。電晶體24具有閘極端、第一輸入端及第二輸入端，且其分別耦接至節點Na、第一軌線R1及箝制電路100的驅動端Nt。

當第一及第二軌線R1及R2之間發生ESD事件時，第一及第二軌線R1及R2的位準在短時間內巨幅提升或下降。回應於觸發於第一及第二軌線間R1及R2間之ESD事件，電晶體24的第一輸入端與閘極端之間及第二輸入端與閘極端之間對應地產生電壓差，進而使得兩股漏電流IL1及IL2分別流經電晶體24的閘極端與第一輸入端之間，及流經閘極端與第二輸入端之間。這樣一來，將使得電晶體24的第一輸入端與閘極端之間等效地形成第一寄生電阻Re1，並使得電晶體24的第二輸入端與閘極端之間等效地形成第二寄生電阻Re2。

第一及第二寄生電阻Re1及Re2將與電路元件22形成延遲電路，使得電壓Va之位準變化落後第一參考電壓VD1之位準變化，並對應地於電晶體24的閘極端與第一輸入端之間形成驅動電壓。在一個操作實例中，ESD保護裝置2係以65奈米的製程來實現，其中寄生電阻Re1及Re2的阻值大小約在百萬歐姆(Mega-ohm，MΩ)等級，而此延遲電路的時間常數約在微秒(Microsecond，μs)等級。

此外，電晶體24回應於驅動電壓為致能，並提供觸發電流Ic導通箝制電路100，使得第一軌線R1及第二軌線R2間的ESD可透過箝制電路100進行放電。這樣一來，在ESD事件發生時，ESD保護裝置1可有效地針對內部操作電路進行ESD保護。

相對地，當第一及第二軌線R1及R2之間發生供電事件時，第一及第二軌線R1及R2的位準差由實質上等於零緩步提高為供電電壓差VDD-VSS。回應於觸發於第一及第二軌線間R1及R2間之供電事件，電晶體24的第一輸入端與閘極端之間亦對應地產生微幅電壓差。然而，由於電晶體24的第一輸入端與閘極端之間存在漏電流IL1，電晶體24的第一輸入端上的電荷透過漏電流IL1轉而對電晶體24的閘極所耦接的電路元件22進行充電，最終在電荷平衡時使得電晶體24的第一輸入端與閘極端實質上不具有任何電壓差，並使得電晶體24為關閉狀態。

據此在供電事件發生時，箝制電路100及偵測電路200均為關閉狀態。這樣一來，ESD保護裝置1於第一及第二軌線R1及R2間所提供的放電路徑實質上為關閉狀態，進而避免漏電流的產生，以增進第一及第二軌線R1及R2的供電效率。

接下來將舉例，來針對本實施例之ESD保護裝置1作進一步的說明。

第一實施例

請參照第2圖，其繪示依照第一實施例之ESD保護裝置的電路圖。舉例來說，ESD保護裝置2包括箝制電路101及偵測電路201。

進一步的說，第一軌線R1及第二軌線R2分別提供供電電壓VDD及VSS。舉例來說，供電電壓VDD及VSS間的供電電壓差VDD-VSS例如為1伏特(Volts，V)。箝制電路101係SCR來實現，其中之第一及第二輸入端N1及N2分別為SCR的陽極輸入端及陰極輸入端，其分別耦接至第一及第二軌線R1及R2，而此SCR的驅動端Nt係對應至P+型參雜區。

偵測電路201包括電晶體Mp、節點Na及電路元件Dc。進一步的說，電晶體Mp係以P型MOSFET來實現，其中之閘極、源極及汲極分別耦接至節點Na、第一軌線R1及耦接至驅動端Nt。

電路元件Dc以二極體(Diode)來實現。進一步的說，此二極體之陰極及陽極分別耦接至節點Na及耦接至第二軌線R2。換言之，在供電事件發生時，此二極體的陽極的位準持續地低於其之陰極的位準。據此，此二極體將處於逆偏狀態，而電路元件Dc的電容值係以此二極體之接面電容來決定。相似地，在第一軌線R1相對於第二軌線R2為正極性的ESD事件中，此二極體亦將處於逆偏狀態，並以其中之接面電容來決定電路元件Dc之電容值。

此外，ESD保護裝置2更包括節點Nb、Nc及位準限制電路26，其中節點Nb及Nc分別耦接至電晶體Mp的汲極及耦接至驅動端Nt。位準限制電路26耦接於節點Nb及Nc之間，並決定導通電壓Von。位準限制電路26於電晶體Mp的汲極及驅動端Nt間之跨壓低於導通電壓Von時，使電晶體Mp的汲極與驅動端Nt之間實質上為斷路，並於此跨壓高於導通電壓Von時，使電晶體Mp的汲極與驅動端Nt短路連接。舉例來說，位準限制電路26係以二極體單元來實現，其中包括一個或一個以上的串接二極體，以對應地決定導通電壓Von。

舉一個操作實例來說，導通電壓Von的大小實質上大於或等於供電電壓VDD及VSS間的供電電壓差VDD-VSS。以供電電壓差VDD-VSS為1V的例子來說，位準限制電路26中實質上包括兩個串接的二極體，且此兩個二極體對應地具有0.7V的導通電壓。換言之，位準限制電路26所決定的導通電壓Von的數值等於1.4V，而實質上大於供電電壓差VDD-VSS。這樣一來，位準限制電路26可確保在供電事件發生時，位準限制電路26持續地處於關閉狀態，進而避免因為偵測電路201的誤動作(Malfunction)，而在正常供電情況下驅動箝制電路101。

請參照第3圖，其繪示ESD事件的電壓暫態變化示意圖及在ESD事件發生時，ESD保護裝置2中各節點的電壓暫態變化示意圖。在本實施例中，係以上升時間為10奈秒(Nanosecond，ns)，且位準提升4V的脈波訊號來模擬ESD事件。

當第3圖所示的ESD事件被提供至本實施例之ESD保護裝置2所耦接的第一及第二軌線R1及R2之間時，第一軌線R1的供電電壓VDD對應地在10 ns之間由0V提升至4V。於此同時，第一、第二寄生電阻Re1、Re2與電路元件Dc對應地形成RC延遲電路，使得節點Na的電壓Va提升的速度低於供電電壓VDD的位準提升速率。這樣一來，當供電電壓VDD與電壓Va的電壓差超過電晶體Mp的臨界導通電壓時，電晶體Mp對應地被導通以產生觸發電流Ic。

此外，節點Nb及Nc間的跨壓亦實質上高於位準限制電路26的導通電壓Von(例如等於1.4V)，而使得位準限制電路26為致能，並將電晶體Mp的汲極耦接至箝制電路101的驅動端Nt，進而提供觸發電流Ic導通箝制電路101。據此，箝制電路101回應於觸發電流Ic為導通，使得第一及第二軌線R1及R2間的ESD事件可透過箝制電路101進行放電。

請參照第4圖，其分別繪示供電事件的電壓暫態變化示意圖及在供電事件發生時，ESD保護裝置2中各節點的電壓暫態變化示意圖。在本實施例中，係以上升時間為1微秒(Millisecond，ms)，且位準提升1V的步階訊號來模擬供電事件。

當第4圖所示的供電事件被提供至本實施例之ESD保護裝置2所耦接的第一及第二軌線R1及R2之間時，第一軌線R1的供電電壓VDD對應地在1ms之間由0V提升至1V。於此同時，電晶體Mp的第一輸入端與閘極端之間亦對應地產生微幅電壓差。然而，由於電晶體Mp的源極與閘極端之間存在漏電流IL1，電晶體Mp源極上的電荷將透過漏電流IL1轉而對電晶體Mp的閘極所耦接的電路元件Dc進行充電，最終在電荷平衡時使得電晶體Mp的源極與閘極端實質上不具有任何電壓差，並使得電晶體Mp為關閉狀態。

此外，由於未有任何觸發電流Ic的產生，使得節點Nb及Nc的跨壓低於位準限制電路26的導通電壓Von，而使得位準限制電路26亦為關閉。據此，偵測電路201實質上終止提供任何觸發電流Ic，使得箝制電路101為關閉。據此，ESD保護裝置2於第一及第二軌線R1及R2間的電流路徑全部為關閉，以避免在第一及第二軌線R1及R2間產生漏電流。

以第4圖的例子來說，此時第一及第二軌線R1及R2間的漏電流僅約為1.53奈安培(Nano-Amp，nA)。

在本實施例中，雖僅以位準限制電路26中包括兩個二極體的情形為例作說明，然，本實施例之ESD保護裝置並不侷限於此。在其他例子中，位準限制電路36亦可以包括m個二極體Dp1、Dp2、...、Dpm，以因應不同的供電電壓VDD位準，對應地提供不同的導通電壓Von，其中m為自然數，如第5圖所示。此外，位準限制電路46及56中的二極體亦可以m個P型MOSFET電晶體Mp1、Mp2、...、Mpm或N型MOSFET電晶體Mn1、Mn2、...、Mnm來實現，如第6及第7圖所示。

在本實施例中，雖僅以電路元件Dc以二極體來實現的情形為例作說明，然，本實施例之ESD保護裝置2並不侷限於此。在其他例子中，電路元件亦可以金屬-絕緣體-金屬(Metal-insulator-metal，MIM)電容電路及金屬-氧化層-金屬(Metal-oxide-metal，MOM)電容電路其中之一或全部來實現。

第二實施例

請參照第8圖，其繪示依照第二實施例之ESD保護裝置的電路圖。本實施例之ESD保護裝置3與第一實施例之ESD保護裝置2不同之處在於其中之第一軌線及第二軌線R1'及R2'分別用以提供供電電壓VSS及VDD。此外，箝制電路103亦以SCR來實現，惟之第一及第二輸入端N1及N2分別為SCR的陰極輸入端及陽極輸入端，其分別耦接至第一及第二軌線R1'及R2'，而此SCR的驅動端Nt係對應至N+型參雜區。另外，偵測電路203中的電晶體Mn改以N型MOSFET電晶體來實現。

在本實施例中，雖僅以位準限制電路26'中包括兩個二極體的情形為例作說明，然，本實施例之ESD保護裝置並不侷限於此。在其他例子中，位準限制電路36'亦可以包括m個二極體Dn1、Dn2、...、Dnm，以因應不同的供電電壓VDD位準，對應地提供不同的導通電壓Von，其中m為自然數，如第9圖所示。此外，位準限制電路46'及56'中的二極體亦可以m個P型MOSFET電晶體Mp1、Mp2、...、Mpm或N型MOSFET電晶體Mn1、Mn2、...、Mnm來實現，如第10及第11圖所示。

在本實施例中，雖僅以電路元件Dc以二極體來實現的情形為例作說明，然，本實施例之ESD保護裝置3並不侷限於此。在其他例子中，電路元件亦可以金屬-絕緣體-金屬(Metal-insulator-metal，MIM)電容電路及金屬-氧化層-金屬(Metal-oxide-metal，MOM)電容電路其中之一或全部來實現。

第三實施例

請參照第12圖，其繪示依照第三實施例之ESD保護裝置的電路圖。本實施例之ESD保護裝置4與前述實施例之ESD保護裝置不同之處在於其中之箝制電路105係以場效元件(Field Device)來實現。

請參照第13圖，其繪示乃第12圖之箝制電路105的結構示意圖。場效元件與一般的MOSFET元件具有接近的結構，其於P型基底(Substrate)1005裡設置兩個N+參雜區1001及1003，且將節點Nc耦接至P型基底1005。

這樣一來，N+參雜區1001、1003與P型基底1005係形成NPN的寄生雙載子接面電晶體(Bipolar Junction Transistor，BJT)，其係可回應於偵測電路205提供的觸發電流Ic來針對ESD事件進行放電。

相似地，第12圖所示的箝制電路105亦可以極性相反的結構來實現，如第14圖所示的箝制電路105'。由於第14圖所示的ESD保護裝置5的結構與ESD保護裝置4實質上相似，於此係不再對其進行贅述。

綜上所述，雖然實施例揭露如上，然其並非用以限定本揭露之實作方式。本揭露所屬技術領域中具有通常知識者，在不脫離其精神和範圍內，當可作各種之更動與潤飾。因此，本案之保護範圍當視後附之申請專利範圍所界定者為準。

1、2、2'、2"、2'"、3、3'、3"、3'"、4、5‧‧‧靜電放電保護裝置

R1、R2、R1'、R2'‧‧‧第一、第二軌線

100、101、103、105、105'、1000‧‧‧箝制電路

N1、N2、Nt‧‧‧第一端、第二端、驅動端

200、201、201'、201"、201'''、203、203'、203"、203'"、205‧‧‧偵測電路

Na、Nb、Nc‧‧‧節點

22、Dc‧‧‧電路元件

24、Mp、Mn‧‧‧電晶體

Re1、Re2‧‧‧寄生電阻

26、36、46、56、26'、36'、46'、56'‧‧‧位準限制電路

Dp1、Dp2、Dn1、Dn2‧‧‧二極體

1005‧‧‧P型基底

1001、1003‧‧‧N+參雜區

第1圖繪示靜電放電保護裝置之一實施例的方塊圖。

第2圖繪示依照第一實施例之ESD保護裝置的電路圖。

第3圖繪示ESD事件的電壓暫態變化示意圖及在ESD事件發生時，ESD保護裝置2中各節點的電壓暫態變化示意圖。

第4圖繪示供電事件的電壓暫態變化示意圖及在供電事件發生時，ESD保護裝置2中各節點的電壓暫態變化示意圖。

第5圖繪示依照第一實施例之ESD保護裝置的另一電路圖。

第6圖繪示依照第一實施例之ESD保護裝置的再一電路圖。

第7圖繪示依照第一實施例之ESD保護裝置的再一電路圖。

第8圖繪示依照第二實施例之ESD保護裝置的電路圖。

第9圖繪示依照第二實施例之ESD保護裝置的另一電路圖。

第10圖繪示依照第二實施例之ESD保護裝置的再一電路圖。

第11圖繪示依照第二實施例之ESD保護裝置的再一電路圖。

第12圖繪示依照第三實施例之ESD保護裝置的電路圖。

第13圖繪示乃第12圖之箝制電路105的結構示意圖。

第14圖繪示依照第三實施例之ESD保護裝置的另一電路圖。

1．．．靜電放電保護裝置

R1、R2．．．第一、第二軌線

100．．．箝制電路

N1、N2、Nt．．．第一端、第二端、驅動端

200．．．偵測電路

Na．．．節點

22．．．電路元件

24．．．電晶體

Re1、Re2．．．寄生電阻

Claims

一種靜電放電(Electrostatic Discharge，ESD)保護裝置，包括：一箝制電路，耦接於一第一及一第二軌線之間，該第一及該第二軌線分別具有一第一及一第二參考電壓；以及一偵測電路，包括：一第一節點；一電路元件，耦接於該第一節點及該第二軌線之間，並具有一等效電容值；及一電晶體，耦接至該第一節點，回應於觸發於該第一及該第二軌線間之一ESD事件，複數個漏電流係對應地流經該電晶體之一第一輸入端與一閘極端及一第二輸入端與該閘極端間，並分別等效地於該第一輸入端與該閘極端間及於該第二輸入端與該閘極端間形成一第一及一第二寄生電阻；該第一及該第二寄生電阻與該電路元件形成一延遲電路，於該閘極端及該第一輸入端間提供一驅動電壓導通該電晶體，並提供一觸發電流導通該箝制電路，使得該第一及該第二軌線透過該箝制電路進行ESD放電。
如申請專利範圍第1項所述之ESD保護裝置，其中回應於觸發於該第一及該第二軌線間之一供電事件，一供電電壓係被提供至該第一及該第二軌線之間。
如申請專利範圍第2項所述之ESD保護裝置，其中該偵測電路包括：一第二節點及一第三節點，分別耦接至該第二輸入端及耦接至該箝制電路之一驅動端；及一位準限制電路，耦接於該第二及該第三節點之間，該位準限制電路決定一導通電壓，並於該第二輸入端及該驅動端間之一跨壓低於該導通電壓時，使該第二輸入端及該驅動端之間為斷路，該位準限制電路更於該跨壓高於該導通電壓時，使該第二輸入端及該驅動端短路連接；其中，該導通電壓與該供電電壓之位準相關。
如申請專利範圍第3項所述之ESD保護裝置，其中該位準限制電路包括至少一二極體單元，其中該二極體單元用以決定該導通電壓。
如申請專利範圍第3項所述之ESD保護裝置，其中該位準限制電路包括至少一金氧半場效電晶體(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)單元，其中該金氧半場效電晶體單元用以決定該導通電壓。
如申請專利範圍第1項所述之ESD保護裝置，其中該電路元件包括：一二極體，具有一第一端及一第二端，該二極體之該第一端及該第二端分別耦接至該第一節點及耦接至該第二軌線，該二極體回應於該ESD事件為截止。
如申請專利範圍第6項所述之ESD保護裝置，該第一及該第二參考電壓分別為一高位準參考電壓及一低位準參考電壓；其中，該二極體之該第一端及該第二端分別為陰極及陽極。
如申請專利範圍第6項所述之ESD保護裝置，該第一及該第二參考電壓分別為一低位準參考電壓及一高位準參考電壓；其中，該二極體之該第一端及該第二端分別為陽極及陰極。
如申請專利範圍第1項所述之ESD保護裝置，其中該電路元件係以金屬-絕緣體-金屬(Metal-insulator-metal，MIM)電容電路及金屬-氧化層-金屬(Metal-oxide-metal，MOM)電容電路其中之一或全部來實現。
如申請專利範圍第1項所述之ESD保護裝置，其中該箝制電路包括：一矽控整流器，包括一陽極輸入端、一陰極輸入端及一驅動端，該矽控整流器之該陽極及該陰極輸入端分別耦接至該第一及該第二軌線其中之一及其中之另一。
如申請專利範圍第1項所述之ESD保護裝置，其中該箝制電路包括：一場效元件(Field Device)，對應地形成一等效電晶體，該等效電晶體包括一基極、一集極及一射極，其分別耦接至該箝制電路之一驅動端、該第一軌線及該第二軌線。
一種靜電放電(Electrostatic Discharge，ESD)保護裝置之方法，包括：提供一箝制電路，耦接於一第一及一第二軌線之間，該第一及該第二軌線分別具有一第一及一第二參考電壓；提供一偵測電路，該偵測電路包括耦接至一第一節點之一電路元件及一電晶體，該電路元件具有一等效電容值；回應於觸發於該第一及該第二軌線間之一ESD事件，使複數個漏電流係對應地流經該電晶體之一第一輸入端與一閘極端及該電晶體之一第二輸入端與該閘極端之間，並分別等效地於該第一輸入端與該閘極端間及該第二輸入端與該閘極端間形成一第一及一第二寄生電阻；應用該第一及該第二寄生電阻與該電路元件形成一延遲電路，以於該閘極端及該第一輸入端之間提供一驅動電壓；以及回應於該驅動電壓導通該電晶體，並提供一觸發電流導通該箝制電路，使得該第一及該第二軌線透過該箝制電路進行ESD放電。
如申請專利範圍第12項所述之ESD保護裝置之方法，更包括：回應於觸發於該第一及該第二軌線間之一供電事件，提供一供電電壓至該第一及該第二軌線之間。
如申請專利範圍第13項所述之ESD保護裝置之方法，更包括：提供一第二節點、一第三節點及一位準限制電路於該偵測電路中，該第二及該第三節點分別耦接至該第二輸入端及耦接至該箝制電路之一驅動端，該位準限制電路耦接於該第二及該第三節點之間；應用該位準限制電路決定一導通電壓；當該第二輸入端及該驅動端間之一跨壓低於該導通電壓時，應用該位準限制電路使該第二輸入端及該驅動端之間為斷路；及當該跨壓高於該導通電壓時，應用該位準限制電路使該第二輸入端及該驅動端短路連接；其中，該導通電壓與該供電電壓之位準相關。
如申請專利範圍第14項所述之ESD保護裝置之方法，其中該位準限制電路包括至少一二極體單元，其中該二極體單元用以決定該導通電壓。
如申請專利範圍第14項所述之ESD保護裝置之方法，其中該位準限制電路包括至少一金氧半場效電晶體(Metal Oxide Semiconductor Field Effect Transistor， MOSFET)單元，其中該金氧半場效電晶體單元用以決定該導通電壓。
如申請專利範圍第12項所述之ESD保護裝置之方法，其中提供該偵測電路之步驟更包括：提供一二極體於該電路元件中，該二極體具有一第一端及一第二端，該二極體之該第一端及該第二端分別耦接至該第一節點及耦接至該第二軌線，該二極體回應於該ESD事件為截止。
如申請專利範圍第17項所述之ESD保護裝置之方法，該第一及該第二參考電壓分別為一高位準參考電壓及一低位準參考電壓；其中，該二極體之該第一端及該第二端分別為陰極及陽極。
如申請專利範圍第17項所述之ESD保護裝置之方法，該第一及該第二參考電壓分別為一低位準參考電壓及一高位準參考電壓；其中，該二極體之該第一端及該第二端分別為陽極及陰極。
如申請專利範圍第12項所述之ESD保護裝置之方法，其中提供該偵測電路之步驟更包括：提供一金屬-絕緣體-金屬(Metal-insulator-metal，MIM) 電容電路及金屬-氧化層-金屬(Metal-oxide-metal，MOM)電容電路其中之一或全部，來實現該電路元件。
如申請專利範圍第12項所述之ESD保護裝置之方法，其中提供該箝制電路之步驟更包括：提供一矽控整流器於該箝制電路中，其中該矽控整流器包括一陽極輸入端、一陰極輸入端及一驅動端，該矽控整流器之該陽極及該陰極輸入端分別耦接至該第一及該第二軌線其中之一及其中之另一。
如申請專利範圍第12項所述之ESD保護裝置之方法，其中提供該箝制電路之步驟更包括：提供一場效元件(Field Device)於該箝制電路中，該場效元件對應地形成一等效電晶體，該等效電晶體包括一基極、一集極及一射極，其分別耦接至該箝制電路之一驅動端、該第一軌線及該第二軌線。