CN1414678A - 使用基体触发硅控整流器的静电放电防护电路 - Google Patents

使用基体触发硅控整流器的静电放电防护电路 Download PDF

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Abstract

一种使用基体触发硅控整流器的静电放电防护电路，电连接于一输入/输出缓冲垫、一内部电路、一VSS电源接脚以及一VDD电源接脚，该ESD防护电路包含有：一第一ESD侦测电路，电连接于该I/O缓冲垫与该VSS电源接脚之间；一P型基底触发硅控整流器(P－STSCR)，包含有—第一横向SCR以及一P型触发点，其阳极与阴极分别电连接至该I/O缓冲垫以及该VSS电源接脚；—第二ESD侦测电路，电连接于该I/O缓冲垫与该VDD电源接脚之间；以及—N型基底触发硅控整流器(N－STSCR)，包含有—第二横向SCR以及一N型触发点，其阴极与阳极分别电连接于该I/O缓冲垫以及该VDD电源接脚；本发明可有效提升在深次微米CMOS制程中集成电路产品的ESD耐压能力，同时又可以节省总布局面积。

Description

使用基体触发硅控整流器的静电放电防护电路
技术领域
本发明涉及一种静电放电防护电路(electrostatic dischargeprotection circuit)以及电源线ESD箝制电路(power-rail ESD clampcircuits)，特别是一种利用基体触发硅控整流器来排放静电放电的瞬间高电流的使用基体触发硅控整流器的静电放电防护电路。
背景技术
为了提供互补式金氧半导体集成电路(CMOS IC)有效的静电放电防护能力，ESD防护电路必需被制作于CMOS集成电路的输入垫(input pad)、输出(output)垫与电源垫(power pad)的周围。当产生ESD现象时，由于SCR元件具有低保持电压(Vhold，在CMOS制程中约为1伏特)，因此使用SCR元件的功率消耗(功率＝ESD电流*保持电压)会小于使用其他ESD防护元件，如二极管(diode)、MOS、双载子晶体管(BJT)或场氧化元件。因此在CMOS集成电路中，SCR元件仅占用较小布局面积(layout area)便可以承受较高的ESD电压。因此，横向硅控整流器(lateral SCR，LSCR)元件已被设计于输入(或输出)ESD防护电路与电源线(power-rail)、VDD电源接脚(VDD power terminal)、VSS电源接脚(VSS power terminal)以及ESD箝制电路(ESD clamp circuits)之中，使CMOS集成电路不会因ESD而被损伤。
然而在次微米(submicron)的CMOS技术中，SCR元件通常具有一较高触发(trigger)电压(约为30至50伏特)，由于此触发电压已大于输入级(input stage)的栅极氧化层(gate-oxide)的崩溃电压(breakdownvoltage，约为15至20伏特)，因此SCR元件常必须要配合一二级(secondary)防护电路，以达到全面性的ESD防护作用。
一种应用于ESD防护电路中的横向硅控整流器(LSCR)，已揭露于美国专利案号第4,896,243号、第5,012,317号以及第5,336,908号中。请参照图1，图1为习知一LSCR元件13应用于一输入ESD防护电路10的示意图。如图1所示，ESD防护电路10包含有一输入垫11、一内部电路12与电连接两者的LSCR元件13电连接。LSCR元件13包含有一P+扩散区域14、一N井15、一P型基底16与一N+扩散区域17。LSCR元件13利用一位于N井15与P型基底16之间的接面崩溃机构(junctionbreakdown mechanism)而被开启。在一个典型0.35微米的CMOS制程中，由于LSCR元件13具有一约为35伏特的高触发电压，大于次微米CMOS集成电路中输入级的栅极氧化层崩溃电压，因此LSCR元件13必须配合一二级防护电路20，以对输入级达到全面性的ESD防护作用。其中二级防护电路20包含有一串联电阻21与一栅极接地的NMOS 22。
为了要降低LSCR的触发电压，因此一改良型LSCR(modified LSCR，MLSCR)已被提出并应用于ESD防护电路中，此MLSCR已揭露于美国专利案号第4,939,616号、第5,343,053号与第5,430,595号中。请参照图2，图2为习知一MLSCR元件33应用于一输入ESD防护电路30的示意图。如图2所示，ESD防护电路30包含有一输入垫31、一内部电路32以及一电连接两者的MLSCR元件33电连接。而MLSCR元件33包含有一P+扩散区域34、一N井35、一P型基底36、一N+扩散区域37与一横跨N井35与P型基底36的N+扩散区域38。MLSCR元件33结构是利用一位于N+扩散区域38与P型基底36之间的接面崩溃机构而被开启。由于在MLSCR元件33结构中，N+扩散区域38与P型基底36的接合面崩溃电压会小于LSCR元件13中的N井15与P型基底16的接合面崩溃电压，故与LSCR元件13相较，MLSCR元件33具有较低的触发电压(trigger voltage)。由于为了要提供输入电路的栅极更加安全的ESD防护，MLSCR元件33仍必需要配合一二级防护电路40。其中，二级防护电路包含有一串联电阻41与一栅极接地NMOS 42。此外，在一个典型的0.35微米的CMOS制程中，MLSCR元件33具有一约为10伏特的低触发电压，故与LSCR元件13所配合的二级防护电路20相较，二级放护电路40的元件尺寸可较小，较可以节省布局面积。
为了达到使次微米CMOS集成电路中的输入级，甚至输出缓冲级具有更有效防护的目的，一种具有更低触发电压的低电压触发SCR(LVTSCR)元件业已揭露于美国专利案号第5,465,189号与第5,576,557号中。请参照图3，图3为习知一LVTSCR元件60应用于一输出ESD防护电路50的示意图。如图3所示，ESD防护电路50包含有一输出垫51、一内部电路52与一电连接两者的LSCR元件53电连接。LSCR元件53包含有一P+扩散区域54、一N井55、一P型基底56与一N+区域57，并且一短通道NMOS元件58被插入LSCR元件53结构中，LSCR元件53与短通道NMOS元件58的结合即成为一LVTSCR元件60，该LVTSCR元件60的触发电压等于短通道NMOS元件58的骤回崩溃触发(snapback-trigget)电压。由于LVTSCR元件60结构是通过插入LSCR元件53内的短通道NMOS元件58的崩溃机构而被开启，因此在一个0.35微米的CMOS制程中，LVTSCR元件60具有一约为8伏特的低触发电压，所以LVTSCR元件60不需要配合二级放护电路，就可以对CMOS集成电路的输入级或输出缓冲级提供有效的ESD防护作用。
此外，为了要保护在非常深次微米CMOS集成电路中更薄的栅氧化层，一种被称为栅极耦合(gate-coupled)的技术已被应用于ESD防护电路中，以进一步降低LVTSCR元件的触发电压，而栅极耦合的LVTSCR元件也已揭露于美国专利案号第5,400,202号与第5,528,188号中。请参照图4，图4为习知一栅极耦合的LVTSCR元件80应用于一输入/输出(I/O)ESD防护电路70的示意图。如图4所示，I/O ESD防护电路70包含有一I/O垫71、一内部电路72，与一电连接两者的LSCR元件73电连接。LSCR元件73包含有一P+扩散区域74、一N井75、一P型基底76与一N+扩散区域77，并于LSCR元件73结构中插入一短通道NMOS元件78，短通道NMOS元件78与LSCR元件73可视为一栅极耦合(gate-coupled)的LVTSCR元件80，因为栅极79可被施加以一经由一电容81与一电阻82所产生的耦合电压(coupled voltage)，以使LVTSCR元件80具有相较于其他先前技术更低的触发电压。由于栅极耦合的LVTSCR元件80的触发电压非常小，因此可以保护更薄的栅氧化层。
然而上述所提及的利用习知SCR元件来设计的ESD防护电路，大都分别具有一些缺点，并制造于进阶(advanced)CMOS集成电路时，造成许多的限制。因此如何发展出一种全晶片ESD防护设计，并可以应用于输入ESD防护电路、输出ESD防护电路以及电源线ESD箝制电路，以改善在深次微米CMOS制程中小开关电压元件的ESD耐压能力，同时又能节省总布局面积，增快开启速度使ESD电流快速地被释放，避免散热不良的问题，便成为十分重要的课题。
发明内容
因此，本发明的主要目的在于提供一种利用基底触发硅控整流器(substrate-triggered SCR)元件来设计的静电放电防护电路(electrostatic discharge protection circuit)以及电源线ESD箝制电路(power-rail ESD clamp circuits)，以于ESD电压脉冲产生时，快速地触发基底触发SCR元件以排放ESD脉冲的电流。
在本发明的最佳实施例中，该静电放电防护电路(electrostaticdischarge protection circuit)电连接于一输入/输出缓冲垫(I/Obuffering pad)、一内部电路(internal circuit)、一VSS电源接脚以及一VDD电源接脚之间。该ESD防护电路包含有一第一ESD侦测电路(ESD-detection circuit)，电连接于该I/O缓冲垫与该VSS电源接脚之间，一P型基底触发硅控整流器(P～type substrate-triggered siliconcontrolled rectifier，P-STSCR)，一第二ESD侦测电路，电连接于该I/O缓冲垫与该VDD电源接脚之间，以及一N型基底触发硅控整流器(N-typesubstrate-triggered silicon controlled rectifier，N-STSCR)。其中，该P-STSCR包含有一第一横向SCR(lateral SCR)以及一P型触发点(trigger node)，且该P-STSCR的阳极(anode)与阴极(cathode)分别电连接至该I/O缓冲垫以及该VSS电源接脚，而该N-STSCR包含有一第二横向SCR以及一N型触发点，且该N-STSCR的阴极与阳极分别电连接于该I/O缓冲垫以及该VDD电源接脚。
为达到上述目的，具体而言，本发明包括以下各技术方案：
1、一种静电放电(ESD)防护电路，该ESD防护电路电连接于一输入/输出缓冲垫、一内部电路、一VSS电源接脚以及一VDD电源接脚，该ESD防护电路包含有：一第一ESD侦测电路，电连接于该I/O缓冲垫与该VSS电源接脚之间；一P型基底触发硅控整流器(P-STSCR)，该P-STSCR包含有一第一横向SCR以及一P型触发点，且该P-STSCR的阳极与阴极分别电连接至该I/O缓冲垫以及该VSS电源接脚；一第二ESD侦测电路，电连接于该I/O缓冲垫与该VDD电源接脚之间；以及一N型基底触发硅控整流器(N-STSCR)，该N-STSCR包含有一第二横向SCR以及一N型触发点，且该N-STSCR的阴极与阳极分别电连接于该I/O缓冲垫以及该VDD电源接脚。
2、一种静电放电(ESD)防护电路，该ESD防护电路电连接于一输入/输出缓冲垫、一内部电路、一VSS电源接脚以及一VDD电源接脚，该ESD防护电路包含有：一第一ESD侦测电路，电连接于该I/O缓冲垫与该VSS电源接脚之间；一第一堆叠整流器，电连接于该VSS电源接脚与该I/O缓冲垫之间，该第一堆叠整流器由复数个P型基底触发硅控整流器(P-STSCR)串联而成，且该每一个P-STSCR均包含有一第一横向SCR(lateral SCR)以及一P型触发点；一第二ESD侦测电路，电连接于该I/O缓冲垫与该VDD电源接脚之间；以及一第二堆叠整流器，电连接于该VDD电源接脚与该I/O缓冲垫之间，该第二堆叠整流器由复数个N型基底触发硅控整流器(N-STSCR)串联而成，且该每一个N-STSCR均包含有一第二横向SCR以及一N型触发点；其中该第一堆叠整流器的总保持电压大于任何传递至该I/O缓冲垫上的正常信号的最大电压准位，而该第二堆叠整流器的总保持电压小于任何传递至该I/O缓冲垫上的正常信号的最低电压准位，以避免该ESD防护电路被杂讯意外导通而干扰电路的正常信号。
3、一种电源线间ESD箝制电路，该电源线ESD箝制电路电连接于一VSS电源线以及一VDD电源线，该电源线ESD箝制电路包含有：一ESD侦测电路，设于该VSS电源线以及该VDD电源线之间；以及至少一基底触发硅控整流器(STSCR)，该STSCR包含有一横向SCR以及至少一触发点，且该STSCR的阳极与阴极分别电连接至该VDD电源线以及该VSS电源线。
4、一种应用于混合电压之间的电源线ESD箝制电路，该电源线ESD箝制电路电连接于一VSS电源线、一第一VDD电源线以及一第二VDD电源线，该电源线ESD箝制电路包含有：一第一ESD侦测电路，设于该第一VDD电源线以及该VSS电源线之间；至少一第一基底触发硅控整流器(STSCR)，该第一STSCR包含有一第一横向SCR以及至少一第一触发点，且该第一STSCR的阳极与阴极分别电连接至该第一VDD电源线以及该VSS电源线；一第一串联的二极管，设于该第一STSCR以及该VSS电源线之间；一第二ESD侦测电路，设于该第一VDD电源线以及该VSS电源线之间；
至少一次电源线ESD箝制电路，设于该第一VDD电源线以及该第二VDD电源线之间，该次电源线ESD箝制电路包含有：至少一第二STSCR，该第二STSCR包含有一第二横向SCR以及至少一第二触发点，且该第二STSCR的阳极与阴极分别电连接至该第一VDD电源线以及该第二VDD电源线；一第二串联的二极管，设于该第二STSCR以及该第二VDD电源线之间；以及一第三串联的二极管，设于该第一VDD电源线以及该第二VDD电源线之间；一第三ESD侦测电路，设于该第二VDD电源线以及该VSS电源线之间；至少一第三STSCR，该第三STSCR包含有一第三横向SCR以及至少一第三触发点，且该第三STSCR的阳极与阴极分别电连接至该第二VDD电源线以及该VSS电源线；以及一第四串联的二极管，设于该第三STSCR以及该VSS电源线之间。
5、一种应用于分离电源线之间的ESD电连接电路，该分离电源线由一第一VSS电源线、一第一VDD电源线、一第二VSS电源线以及一第二VDD电源线所构成，该第一VDD电源线与该第一VSS电源线之间设有一第一核心电路，而该第二VDD电源线与该第二VSS电源线之间设有一第二核心电路，该ESD电连接电路包含有：一第一ESD侦测电路，设于该第一VDD电源线以及该第一VSS电源线之间；一第二ESD侦测电路，设于第二VDD电源线以及该第二VSS电源线之间；一第一ESD防护电路，设于该第一VDD电源线以及该第二VDD电源线之间，该第一ESD防护电路包含有：一第一串联STSCR组，该第一串联STSCR组至少包含有一个或一个以上的STSCR，且每一STSCR均包含有一横向SCR以及至少一触发点，且该第一串联STSCR组的阳极、阴极与各该触发点分别电连接至该第一VDD电源线、该第二VDD电源线以及该第一ESD侦测电路；以及一第二串联STSCR组，该第二串联STSCR组至少包含有一个或一个以上的STSCR，且每一STSCR均包含有一横向SCR以及至少一触发点，且该第二串联STSCR组的阳极、阴极与各该触发点分别电连接至该第二VDD电源线、该第一VDD电源线以及该第二ESD侦测电路；一第二ESD防护电路，设于该第一VSS电源线以及该第二VSS电源线之间，该第二ESD防护电路包含有：一第三串联STSCR组，该第三串联STSCR组至少包含有一个或一个以上的STSCR，且每一STSCR均包含有一横向SCR以及至少一触发点，且该第三串联STSCR组的阳极、阴极与各该触发点分别电连接至该第二VSS电源线、该第一VSS电源线以及该第二ESD侦测电路；以及一第四串联STSCR组，该第四串联STSCR组至少包含有一个或一个以上的STSCR，且每一STSCR均包含有一横向SCR以及至少一触发点，且该第四串联STSCR组的阳极、阴极与各该触发点分别电连接至该第一VSS电源线、该第二VSS电源线以及该第一ESD侦测电路。
本发明的优点在于利用具有非常低导通电压的基底触发SCR元件于一输入ESD防护电路、输出ESD防护电路以及电源线ESD箝制制电路，因此可以有效提升深次微米CMOS制程中集成电路产品的ESD耐压能力。应用该基体触发硅控整流器的ESD防护电路具有以下的优点：节省总布局面积，增快开启速度，快速排放ESD电流，以及避免瞬间过热的问题。
附图说明
图1为习知LSCR元件应用于输入ESD防护电路的示意图；
图2为习知MLSCR元件应用于输入ESD防护电路的示意图；
图3为习知LVTSCR元件应用于输出ESD防护电路的示意图；
图4为习知栅极耦合的LVTSCR元件应用于输入/输出(I/O)ESD防护电路的示意图；
图5为本发明应用P-STSCR元件于输入/输出ESD防护电路的基本概念示意图；
图6为本发明应用P-STSCR元件于输入/输出ESD防护电路的示意图；
图7为本发明应用P-STSCR元件于输入/输出ESD防护电路的修饰型设计的示意图；
图8为本发明应用P-STSCR元件与N-STSCR元件于输入/输出ESD防护电路基本概念示意图；
图9为本发明应用P-STSCR元件与N-STSCR元件于输入/输出ESD防护电路的示意图；
图10为本发明应用P-STSCR元件与N-STSCR元件于输入/输出ESD防护电路的修饰型设计的示意图；
图11为本发明应用P-STSCR元件与N-STSCR元件于输入/输出ESD防护电路的修饰型设计的示意图；
图12为本发明应用P-STSCR元件与N-STSCR元件于输入/输出ESD防护电路的修饰型设计的示意图；
图13为本发明应用P-STSCR元件与N-STSCR元件于输入/输出ESD防护电路的示意图；
图14为本发明应用P-STSCR元件与N-STSCR元件于输入/输出ESD防护电路的示意图；
图15为本发明第二实施例中应用堆叠P-STSCR元件与堆叠N-STSCR元件于ESD防护电路的基本概念示意图；
图16为本发明第二实施例中应用P-STSCR元件，N-STSCR元件，与堆叠二极管于输入/输出ESD防护电路的基本概念示意图；
图17为本发明第二实施例应用堆叠二极管以及堆叠STSCR元件于输入/输出ESD防护电路的示意图；
图18为本发明第三实施例应用堆叠二极管与N-STSCR元件为电源线间的ESD箝制电路的示意图；
图19为本发明第三实施例应用堆叠二极管与P-STSCR元件为电源线间的ESD箝制电路的示意图；
图20为本发明第三实施例应用堆叠P-STSCR元件于电源线间的ESD箝制电路的示意图；
图21为本发明第三实施例应用堆叠N-STSCR元件于电源线ESD箝制电路的示意图；
图22为本发明第三实施例应用堆叠P-STSCR元件与堆叠N-STSCR元件于电源线ESD箝制电路的示意图；
图23为本发明第三实施例应用堆叠P-STSCR元件与堆叠N-STSCR元件与二极管的结合设计于电源线ESD箝制电路的示意图；
图24为本发明第三实施例应用双触发SCR元件(DT_SCR)于电源线ESD箝制电路的示意图；
图25为本发明第三实施例应用DT_SCR元件与二极管于电源线ESD箝制电路的示意图；
图26至图30为本发明中用来控制电源线间的堆叠结构元件的开启或关闭的ESD侦测电路的示意图；
图31至图35为本发明应用在具有不同电源供应的电源线ESD箝制电路的示意图。
图示的符号说明
10 输入ESD防护电路               11、31 输入垫
12、32、52、72、102、202 内部电路
13、53、73 LSCR元件              14、34、54、74 P+扩散区域
15、35、55、75 N井               16、36、56、76 P型基底
17、37、57、77 N+扩散区域        20、40 二级防护电路
21 串联电阻22 栅极接地NMOS       33 MLSCR元件38 N+扩散区域
50 输出ESD防护电路51 输出垫
58 短通道NMOS元件60 LVTSCR元件
70 输入/输出ESD防护电路103导体
107 阳极108 阴极
30、100、120、200、240、400、440 ESD、500 防护电路
71、101、121、141、201、241 输入/输出垫
301、341、401、441、501 输入/输出垫
79、153、333、353 栅极
80、129、249、269、329、450、470、804、842 电容
81、130、250、270、350、448、468、802、844、864 电阻
104、124、144、204、244 P-STSCR元件
304、344、404、444、624 P-STSCR元件
105、125、145、205、245、305P型触发点
345、405、445、625、727 P型触发点
106、126、146、206、226、246ESD侦测电路
266、306、326、446、606、626ESD侦测电路
726、800、820、840、860、880ESD侦测电路
140、300、340 修饰型ESD防护电路
152、312、352、886 NMOS晶体管
224、264、324、364、424、464、604 N-STSCR元件
225、265、325、365、425、465、605、728 N型触发点
332、372 PMOS晶体管
349、369、862、882 二极管串联
409、429、822 基纳二极管
452、472、806、808、824、848、866、886 反向器
463、885 输入电极
504、644、684、704 堆叠P-STSCR元件
524、664、688、708 堆叠N-STSCR元件
508、528、608、628 堆叠二极管
640、680、700、720、740 ESD箝制电路
710、748 二极管           724 双触发SCR元件
744 DT_SCR元件            846 晶体管
900、920、940、960、980 电源线ESD箝制电路
具体实施方式
请参照图5，图5为本发明应用P-STSCR元件104于ESD输入/输出防护电路100的基本概念示意图。如图5所示，ESD防护电路100包含有一I/O垫101与一内部电路102，一导体103电连接于I/O垫101与内部电路102之间，且内部电路102电连接于VSS电源接脚与VDD电源接脚之间，一P-STSCR元件104的P型触发点105电连接至一ESD侦测电路106，而P-STSCR元件104的阳极(anode)107与阴极(cathode)108分别电连接至I/O垫101以及VSS电源接脚。
P-STSCR 104包含一P型基底，一N井(N-well)设于P型基底中，一第一N+扩散区域以及一第一P+扩散区域，设于P型基底内并作为P-STSCR元件104的阴极，一第二N+扩散区域以及一第二P+扩散区域，设于N井内并作为P-STSCR元件104的阳极，一P型触发点105位于N型井以及P型基底之间，用来接受一触发电流(Itrig)以迅速开启P-STSCR 104。其中，第二P+扩散区域、N井、P型基底以及第一N+扩散区域构成一横向SCR(lateral SCR)，因此当一电流由P型触发点105流进该P型基底时，该横向SCR将被触发而进入它的闭锁状态(latch state)，以提供一低阻抗路径而将ESD电流由P-STSCR元件104的阳极导到阴极。
当一正的ESD电压脉冲被施加于I/O垫101之上，而VSS电源接脚接地且VDD电源接脚浮接时，会使ESD侦测电路106产生一触发电流至P-STSCR元件104的P型触发点105，以开启P-STSCR元件104，因此正ESD电压脉冲的电流会从I/O垫101，经由开启的P-STSCR元件104被释放至VSS电源接脚排出。
请参照图6，图6为本发明应用P-STSCR元件124于一ESD输入/输出防护电路120的示意图。ESD侦测电路126由一电容(C)129与一电阻(R)130所组成。当一正的ESD电压脉冲被施加于I/O垫121之上，而VSS电源接脚接地且VDD电源接脚浮接时，此瞬间(transient)正电压会经由电容129而被耦合至P-STSCR元件124的P型触发点125，而P-STSCR元件124的P型触发点125上的耦合电压，可因为电连接于电容129与VSS电源接脚间的电阻130的存在而被维持较久的时间。流经电容129的瞬间电流将触发导通P-STSCR元件124，使得ESD电流由I/O垫121被释放到VSS电源接脚，而不流至一内部电路(internal circuit)123。
请参照图7，图7为本发明应用P-STSCR元件144于ESD防护电路140的修饰型设计示意图。如图7所示，于ESD侦测电路146中加入一NMOS晶体管(Mn1)152，当一正的ESD电压脉冲被施加于I/O垫141之上，而VSS电源接脚接地且VDD电源接脚浮接时，I/O垫141上的瞬间电压会流经电容149而被耦合至Mn1 152的栅极153，由于此正耦合栅极偏压被施加于Mn1 152的栅极上，Mn1 152将会被开启，并将ESD电流由I/O垫141传导至P-STSCR元件144的P型触发点145。因此P-STSCR元件144会被触发并使得ESD电流由I/O垫141被释放至流至VSS电源接脚，而不流至一内部电路(internal circuit)143。
另一种ESD电压脉冲的情形(negative-to-VDD)，则一负的ESD电压脉冲被施加于I/O垫101之上，而VDD电源接脚接地且VSS电源接脚浮接。为了要保证ESD输入/输出电路在此两种ESD情况发生时都能承受高ESD电压，在电路设计时应用互补式(complementary)的概念，即同时应用P-STSCR元件与N-STSCR元件。相类似于P-STSCR元件104，N-STSCR元件224包含一P型基底，一N井(N-well)设于P型基底中，一第一N+扩散区域及一第一P+扩散区域，设于P型基u底内并作为N-STSCR元件224的阴极，一第二N+扩散区域及一第二P+扩散区域，设于N井内并作为N-STSCR元件224的阳极，以及一N型触发点205位于N型井以及P基底之间。其中，第二P+扩散区域、N井、P型基底以及第一N+扩散区域构成一横向SCR。
请参照图8，图8为本发明应用互补型P-STSCR元件204与N-STSCR元件224于输入/输出ESD防护电路200的的基本概念示意图。如图8所示，ESD防护电路200包含有一I/O垫201与一内部电路202，且内部电路202电连接于VSS电源接脚与VDD电源接脚之间，又内部电路202电连接至输入垫201。其中，P-STSCR元件204电连接于I/O垫201与VSS电源接脚之间，N-STSCR元件224电连接于VDD电源接脚与I/O垫201之间，而ESD防护电路200另包含有一ESD侦测电路206电连接于I/O垫201与VSS电源接脚之间，另一ESD侦测电路226电连接于I/O垫201与VDD电源接脚之间。当一正的ESD电压脉冲被施加于I/O垫201之上，而VSS电源接脚接地且VDD电源接脚浮接时，通过P型触发点205来触发P-STSCR元件204，并使得ESD电流由I/O垫201释放到接地的VSS电源接脚。当一负的ESD电压脉冲被施加于I/O垫201之上，而VDD电源接脚接地且VSS电源接脚浮接时，则可以由N型触发点225来触发N-STSCR元件224，并使得ESD电流由I/O垫201释放到接地的VDD电源接脚脚。
为了满足上述电路操作的需求，一些ESD侦测电路设计的实施例则被揭露如下。请参照图9，图9为本发明应用P-STSCR元件244与N-STSCR元件264于ESD输入/输出防护电路240的电路设计示意图。如图9所示，ESD侦测电路246由一电容(C)249与一电阻(R)250所组成，ESD侦测电路266由一电容(C)269与一电阻(R)270所组成。
当一正的ESD电压脉冲被施加于I/O垫241之上，而VSS电源接脚接地且VDD电源接脚浮接时，I/O垫241上的电压会经由电容249而被耦合至P-STSCR元件244的P型触发点245，且此P-STSCR元件244的P型触发点245上的耦合电压可因电连接于电容249与VSS电源接脚间的电阻250的存在而被维持较久的时间，而流经电容249的瞬间电流可以触发P-STSCR元件244，并使得ESD电流由I/O垫241被释放到VSS电源接脚，而不流至一内部电路(internal circuit)243。反之，当一负的ESD电压脉冲被施加于I/O垫241之上，而VDD电源接脚接地且VSS电源接脚浮接时，I/O垫241上的电压会经由电容269被耦合至N-STSCR元件264的N型触发点265，且此N-STSCR元件264的N型触发点265上的耦合电压，可因电连接于电容269与VDD电源接脚间的电阻270而被维持较久的时间，而流经电容269的瞬间电流则可以触发N-STSCR元件264，并使得ESD电流由I/O垫241被释放到VDD电源接脚。
请参照图10，图10为本发明应用P-STSCR元件304与N-STSCR元件324于输入/输出ESD防护电路300的修饰型设计的示意图。如图10所示，于ESD侦测电路306中加入一额外的NMOS晶体管(Mn1)312，且于ESD侦测电路326中加入一额外的PMOS晶体管(Mp1)332以提高其触发电流的大小，所以可以更快速的触发P-STSCR元件304与N-STSCR元件324，以快速排放ESD电流。
当一负的ESD电压脉冲被施加于I/O垫301上，而VDD电源接脚接地且VSS电源接脚浮接时，负ESD电压会经由电容329而被耦合至Mp1 332的栅极333。当加入一负耦合栅极偏压被施加于Mp1 332的栅极333上时，则可以开启Mp1 332以传导一些负ESD电流从I/O垫301至N-STSCR元件324的N型触发点325，所以在N-STSCR元件324结构的N井(未显示)中的N-STSCR元件324，可以被负触发电流来触发，以将负ESD电流从I/O垫301被释放至相对接地的VDD电源接脚脚，以保护内部电路(internalcircuit)343。
请参照图11，图11为本发明应用P-STSCR元件344与N-STSCR元件364于输入/输出ESD防护电路340的修饰型设计的示意图。如图11所示，该设计以二极管串联(diode string)349与二极管串联369，取代图10中的ESD侦测电路306与ESD侦测电路326中的电容309、329，用来侦测ESD的发生。
当一正的ESD电压脉冲被施加于I/O垫341上，而VSS电源接脚接地且VDD电源接脚浮接时，该ESD电压会经由二极管串联349被传导至Mn1 352的栅极353。而当一正偏压加于Mn1 352的栅极353上时，Mn1 352会被开启，并将一些ESD电流由I/O垫341传导至P-STSCR元件344的P型触发点345，所以P-STSCR元件344可以被触发并排放ESD电流，以保护内部电路(internal circuit)345。而相反于此电路操作，则施加负ESD电压以开启Mp1 372，并将负ESD电流由I/O垫341释放至VDD电源接脚。其中，二极管串联349与369中所串联的二极管数量与正常输入或正常输出信号的电压准位有关。
在正常操作的情形下，I/O垫341上的输入或输出信号并不会造成横跨电阻350上的电压大于Mn1 352的起始电压(threshold voltage)。例如在正常操作情况下，假使I/O垫341上的输入或输出信号具有一3.3伏特的最大电压准位，则应该要设计以八个二极管堆叠而成的二极管串联349。因为在一般CMOS的制程中，一个二极管具有约为0.5伏特的切入(cut-in)电压，因此八个二极管堆叠而成的二极管串联349则具有一约为4伏特的电压屏障准位，这表示只有当I/O垫341上的电压准位大于4伏特时，P-STSCR元件344才能够被触发。通过调整二极管串联349与二极管串联369中堆叠的二极管的数量，而在I/O垫341上可以触发P-STSCR元件344与N-STSCR元件364导通的正电压准位与负电压准位可被设计成具有不同电压准位，以满足不同的应用情形。
此外，由于二极管串联在顺向偏压(forward bias)的情况之下，通常具有一高驱动(driving)电流，因此可以省略图11中的Mn1 352与Mp1372，以节省硅面积。请参照图12，图12为本发明应用P-STSCR元件344与N-STSCR元件364于输入/输出ESD防护电路340的修饰型设计的示意图。如图12所示，在I/O垫341上，当一正的ESD电压脉冲被施加于I/O垫341上，而VSS电源接脚接地且VDD电源接脚浮接时，一些正ESD电流会经由二极管串联349而被传导至P型触发点345，并开启P-STSCR元件344，以将ESD电流由I/O垫341排放至VSS电源接脚。当一负的ESD电压脉冲被施加于I/O垫341上，而VDD电源接脚接地且VSS电源接脚浮接时，一些负ESD电流会经由二极管串联369而被传导至N型触发点365，并开启N-STSCR元件364，以将ESD电流由I/O垫341排放至VDD电源接脚。
请参照图13，图13为本发明应用P-STSCR元件404与N-STSCR元件424于输入/输出ESD防护电路400的示意图。不同于图12所示的输入/输出ESD防护电路340，图13所示的输入/输出ESD防护电路400以基纳二极管(zener diode)409与基纳二极管429来取代图12的二极管串联349、369。由于基纳二极管409与基纳二极管429具有一大于I/O垫401上的正常信号电压准位的崩溃电压，所以在正常操作情形下，I/O垫401上的正常信号电压准位并不会造成基纳二极管409与基纳二极管429的崩溃，故此时P-STSCR元件404与N-STSCR元件424是处于一关闭(off)的状态。但是当ESD脉冲产生时，正或负的ESD电压会造成基纳二极管409或基纳二极管429的崩溃，并产生流至P-STSCR元件404的P型触发点405或N-STSCR元件424的N型触发点425的触发电流，以相对应的开启P-STSCR元件404与N-STSCR元件424来保护内部电路(internal circuit)443。
请参照图14，图14为本发明应用P-STSCR元件444与N-STSCR元件464于输入/输出ESD防护电路440的示意图。如图14所示，用来触发P-STSCR元件444的ESD侦测电路446，其包含一电阻449、一电容450以及一反向器(inverter，INV-1)452，其设计为由VDD电源接脚电连接一电阻449至反向器452的输入电极453，而INV-1 452的输入电极453至VSS电源接脚之间可另设有一电容450，电容450可以是一寄生(parasitic)电容或是一真实电容。
在集成电路的正常操作情形下，此时集成电路接受VSS以及VDD电源供应，INV-1 452的输入电极453因电阻449的存在而保持在VDD电压准位，因此INV-1 452的输出被保持在VSS电压准位。在正常操作情形下，INV-1452的输出提供一VSS电压施加于P-STSCR元件444的P型触发点445之上，所以P-STSCR元件444是处于关闭(off)的情况。当一正的ESD电压脉冲被施加于I/O垫441上，而VSS电源接脚接地且VDD电源接脚浮接时，INV-1 452的输入一开始时因为电容450的存在而保持为零，并且INV-1 452因为I/O垫441上的ESD能量而被偏压。因此INV-1 452的输出将会被ESD能量充电(charge up)至高电压准位，并产生一触发电流至P-STSCR元件444的P型触发点445。最后，由INV-1 452的输出所产生的触发电流将会开启P-STSCR元件444，并将ESD电流由I/O垫441经由P-STSCR元件444释放至VSS电源接脚，以保护内部电路(internal circuit)447。当一负的ESD电压脉冲被施加于I/O垫441上，而VDD电源接脚接地且VSS电源接脚浮接时，类似但相反的电路操作，则可应用于电阻469、电容470以及反向器(INV-2)472之上，以开启N-STSCR元件464。其中，在集成电路正常操作情形下，N-STSCR元件464为关闭状态。
在集成电路正常应用情形下，有一些工作在具有高度杂讯脉波干扰的环境下，如电动机控制用(motor control)IC或军用(military)IC，而其输入/输出ESD防护电路中的P-STSCR元件或N-STSCR元件可能会因这些杂讯脉波的过冲(overshooting)以及下冲(undershooting)而被触发。在正常工作情形下，若是在ESD防护电路中的P-STSCR元件或N-STSCR元件被杂讯脉波所触发，则在I/O垫上的电压准位将会被箝在LSCR元件的保持电压附近(在非磊晶晶圆中通常约为1伏特)，这将造成输入或输出讯号电压准位的错误，并导致集成电路或系统的操作错误。
为了要避免上述输入/输出ESD防护电路中的P-STSCR元件或N-STSCR元件被不预期触发的情形发生，当集成电路操作于高杂讯干扰的环境时，作为本发明中第二实施例的另一设计则被提出。请参照图15，图15为本发明中应用堆叠(stacked)P-STSCR元件504与堆叠N-STSCR元件524于ESD防护电路500的基本概念示意图。在ESD防护电路500中的堆叠P-STSCR元件504与堆叠N-STSCR元件524，其总保持电压应该要大于集成电路的VDD电压准位或I/O垫501上其正常信号的最大电压准位。而如图15所示，ESD防护电路500另包含有二ESD侦测电路506、526。
例如，在应用于3.3伏特的集成电路中，ESD防护电路500中的堆叠P-STSCR元件504与堆叠N-STSCR元件524应由4个SCR元件堆叠而成，由4个SCR元件堆叠而成的堆叠P-STSCR元件504与堆叠N-STSCR元件524其总保持电压约为4伏特，大于I/O垫501上其正常信号的最大电压准位。因为总保持电压大于VDD电压准位或I/O垫501上正常信号的最大电压准位，即使在ESD防护电路中的堆叠P-STSCR元件504与堆叠N-STSCR元件524中的一些SCR元件被杂讯脉波所触发，造成堆叠P-STSCR元件504与堆叠N-STSCR元件524的SCR元件不预期地被开启，也不会影响集成电路中输入或输出电路543的正常运作。
图16为本发明第二实施例中应用堆叠二极管508与堆叠二极管528于输入/输出ESD防护电路500的基本概念示意图。图17为本发明第二实施例中应用堆叠二极管以及堆叠STSCR于输入/输出ESD防护电路500的示意图。如图16所示，堆叠二极管508与堆叠二极管528是用来增加P-STSCR元件504与N-STSCR元件524的总保持电压。如图17所示，使用堆叠P-STSCR元件504与堆叠二极管508或堆叠N-STSCR元件524与堆叠二极管528两者的结合，其目的在于增加ESD防护电路中的P-STSCR元件504与N-STSCR元件524的总保持电压。而图15至图17中的ESD侦测电路与图9至图14所示的设计雷同。
P-STSCR元件以及N-STSCR元件也可以应用在电源线ESD箝制电路的中。请参照图18，图18为本发明第三实施例中应用堆叠二极管608以及一N-STSCR 604作为VSS与VDD电源线间的ESD箝制电路的示意图。当一相对正的ESD脉冲横跨在VDD电源线与VSS电源线之间时，ESD侦测电路606会传导一触发电流至N-STSCR元件604的N型触发点605，以触发N-STSCR元件604，经由开启的N-STSCR元件604与堆叠二极管608，可在VDD与VSS电源线间建立一极低阻抗的放电路径来排放ESD电流，因而可以有效保护内部电路(internal circuit)647。电源线ESD箝制电路中的堆叠二极管608的数量与集成电路在正常操作情形下的VDD电压准位相关。此外，在电源线ESD箝制电路中，串接于堆叠二极管608的N-STSCR元件604于开启状态下的总保持电压要大于最大的VDD电压准位，以避免发生闭锁(latch-up issue)的现象。
请参照图19，图19为本发明第三实施例应用堆叠二极管628以及一P-STSCR 624作为VDD与VSS电源线间的ESD箝制元件的示意图。当一相对正的ESD脉冲横跨在VDD与VSS电源线之间时，ESD侦测电路626会传导一触发电流至P-STSCR元件624的P型触发点625，以触发N-STSCR元件624，并将该ESD电压脉冲的电流经由开启的P-STSCR元件624与堆叠二极管628自VDD电源排放至VSS电源，以保护内部电路(internal circuit)627。同样的，串接于堆叠二极管628的P-STSCR元件624于开启状态下的总保持电压要大于最大的VDD电压准位，以避免发生闭锁(latch-upissue)的现象。
请参照图20至图23，图20为本发明第三实施例中应用堆叠P-STSCR元件644于电源线ESD箝制电路640的示意图。图21为本发明第三实施例中应用堆叠N-STSCR元件664于电源线ESD箝制电路660的示意图。图22为本发明第三实施例应用堆叠P-STSCR元件684与堆叠N-STSCR元件688于电源线箝制电路680的示意图。图23为本发明第三实施例应用堆叠P-STSCR元件704与堆叠N-STSCR元件708与二极管710的结合设计于电源线ESD箝制电路700的示意图。如图20至图23所示，ESD防护电路640、660、680、700均另包含有一ESD侦测电路677，且VDD电源线与VSS电源线之间皆电连接有一内部电路(internal circuit)669。
请参照图24至图25，图24为本发明第三实施例应用双触发硅控整流器(double-triggered silicon controlled rectifier，DT-SCR)724于电源线ESD箝制电路720的示意图。图25为本发明第三实施例应用DT_SCR元件744与二极管748于电源线ESD箝制电路740的示意图。为了要开启双触发SCR(DT_SCR)元件724，以保护内部电路(internal circuit)711，ESD侦测电路726必需产生两个触发电流分别流至DT_SCR元件724的P型触发点727与N型触发点728。至于ESD侦测电路726的电路设计将在图26至图30中说明。当然在电源线ESD箝制电路的堆叠结构中所使用的元件，亦可以为P-STSCR、N-STSCR、DT_SCR或二极管的组合。原则上，在集成电路正常操作情形下，在VDD电源线与VSS电源线间的由P-STSCR、N-STSCR、DT_SCR或二极管组合而成的堆叠结构，其总保持电压必需要大于VDD电源的最大电压准位，以避免闭锁的情形。
请参照图26至图30，图26至图30为本发明用以控制VDD电源线与VSS电源线间的堆叠结构的开启或关闭的ESD侦测电路800、820、840、860、880的示意图。在图26中，电阻802与电容804具有一约为0.1～1微秒(μs)的RC常数，因此能侦测到上升(rise)时间约为10ns的ESD脉冲，而INV-1 806的输出被电连接至P-STSCR(未显示)元件或是DT_SCR(未显示)元件的P型触发点，且INV-2808的输出被电连接至N-STSCR(未显示)元件或是DT_SCR(未显示)元件的N型触发点。
在图27中，利用一基纳二极管822来侦测ESD的发生。当一横跨VDD电源线与VSS电源线间的电压大于基纳二极管822的崩溃电压时，基纳二极管822将会崩溃并产生一电连接至P型触发点的触发电流，而INV-2 824的输出被电连接至N型触发点。在图28中，ESD侦测电路840为一种栅极耦合设计，由电容842、电阻844与晶体管846所组成，以增强流至P型触发点的触发电流，而INV-2 848的输出则是电连接至N型触发点。
在图29中，ESD侦测电路860是由二极管串联862与电阻864所组成的。当ESD脉冲产生时，流经二极管串联862的ESD电流将产生一触发电流，并且该触发电流会被电连接至P型触发点，而INV-2 866的输出被电连接至N型触发点。在图30中，于二极管串联862与INV-2 886的输入电极885之间加入一NMOS晶体管(Mn5)888，在ESD脉冲产生时，可增强流至P型触发点的触发电流，而INV-2 886的输出被电连接N型触发点。使用上述的ESD侦测电路，当发生ESD的情形时，在VDD电源线与VSS电源线间的堆叠结构中的元件会被触发，而在集成电路正常操作情形下，在VDD电源线与VSS电源线间的的堆叠结构中的元件会被关闭。
当于单一晶片被赋予更多的电路与功能时，如系统晶片(system-on-chip)，CMOS集成电路可能会有不同的VDD电源供应，此时可在堆叠结构中使用P-STSCR、N-STSCR、DT_SCR或二极管作为混合电压(mixed-voltage)之间不同的电源线间ESD箝制电路，以保护各种核心电路(corecircuit)911。请参照图31至图35，图31至图35为本发明应用在具有不同VDD电源供应的电源线间ESD箝制电路(power-rail ESD clampcircuit)900、920、940、960、980的示意图。
图31与图32分别揭示当一ESD脉冲横跨VDD电源线1与VSS电源线之间、VDD电源线2与VSS电源线之间，以及VDD电源线1与VDD电源线2之间时，电连接电源线(VDD电源线1、VDD电源线2与VSS电源线)间的ESD箝制电路中的元件将被开启以将ESD电流排放至相对接地的电源线的电路示意图。
在图31中，电源线ESD箝制电路900包含有：一ESD侦测电路726，设于VDD电源线1以及VSS电源线之间；至少一P-STSCR，其阳极与阴极分别电连接至VDD电源线1以及VSS电源线之间，该P-STSCR包含有一横向SCR以及至少一触发点；串联的二极管D1-1～D1-K，设于该P-STSCR以及VSS电源线之间；于VDD电源线1以及该VSS电源线之间设有另一ESD侦测电路726；一第三ESD侦测电路726，设于VDD电源线2以及VSS电源线之间；一P-STSCR，其阳极与阴极分别电连接至VDD电源线2以及VSS电源线，并包含有一横向SCR以及一触发点；在该P-STSCR以及该VSS电源线之间还设有串联的二极管D2-1～D2-M。
请继续看图31，在VDD电源线1以及VDD电源线2之间，至少设有一个次电源线ESD箝制电路，该次电源线ESD箝制电路包含有：至少一P-STSCR，包含有一横向SCR以及至少一触发点，且该P-STSCR的阳极与阴极分别电连接至VDD电源线1以及VDD电源线2；串联的二极管D3-1～D3N，设于P-STSCR以及VDD电源线2之间；在VDD电源线1以及VDD电源线2之间还设有串联的二极管；图31中的各触发点也是P型。
图32的电源线ESD箝制电路920与图31结构和原理相似，只是其中的各STSCR及各触发点均为N型。另外，图32与图31的VDD电源线1以及VDD电源线2之间还可另包含有复数个VDD电源线，而各该VDD电源线间均可设有一相对应的次电源线ESD箝制电路，即可达到本发明的目的。
如图33至图35所示，P-STSCR、N-STSCR、DT_SCR或二极管所组成的堆叠结构也可以应用于分离电源线(seperated power rails)之间的ESD电连接(ESD-connection)电路。其设计原则为当集成电路在正常操作情形，并被供给以正确的电源供应时，在堆叠结构中的P-STSCR、N-STSCR、DT_SCR或二极管将会被关闭，但是当集成电路发生ESD脉冲时，则开启在堆叠结构中的P-STSCR、N-STSCR、DT_SCR或二极管。欲达到这样的目的，必需使用正确的ESD侦测电路来控制在P-STSCR、N-STSCR与DT_SCR元件中的P型触发点与N型触发点。在图26至图30中已说明过适合的ESD侦测电路，其也可以用来正确的控制在分离电源线之间的ESD电连接电路中元件的开启或关闭。
综上所述，本发明中制作全晶片ESD防护电路的方法为利用一基底触发SCR元件于防护电路中，并应用于输入ESD防护电路、输出ESD防护电路以及电源线ESD箝制电路，因此可以有效提升在深次微米CMOS制程中集成电路产品的ESD耐压能力，同时又可以节省总布局面积。
相较于习知的制作ESD防护电路的方法，本发明利用具有非常低导通电压的基底触发SCR元件于防护电路中，并应用于输入ESD防护电路、输出ESD防护电路以及电源线ESD箝制电路，所以可以有效提升在深次微米CMOS制程的集成电路产品的ESD耐压能力，节省总布局面积。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims (43)

1.一种静电放电(ESD)防护电路，该ESD防护电路电连接于一输入/输出缓冲垫、一内部电路、一VSS电源接脚以及一VDD电源接脚，其特征是：该ESD防护电路包含有：
一第一ESD侦测电路，电连接于该I/O缓冲垫与该VSS电源接脚之间；
一P型基底触发硅控整流器(P-STSCR)，该P-STSCR包含有一第一横向SCR以及一P型触发点，且该P-STSCR的阳极与阴极分别电连接至该I/O缓冲垫以及该VSS电源接脚；
一第二ESD侦测电路，电连接于该I/O缓冲垫与该VDD电源接脚之间；以及
一N型基底触发硅控整流器(N-STSCR)，该N-STSCR包含有一第二横向SCR以及一N型触发点，且该N-STSCR的阴极与阳极分别电连接于该I/O缓冲垫以及该VDD电源接脚。
2.如权利要求1所述的ESD防护电路，其特征是：该P-STSCR另包含有：
一P型基底；
一N井设于该P型基底中；
一第一N+扩散区域以及一第一P+扩散区域，设于该P型基底，用来当作该P-STSCR的阴极；以及
一第二N+扩散区域以及一第二P+扩散区域，设于该N井内，用来当作该P-STSCR的阳极，且该第二P+扩散区域、该N井、该P型基底以及该第一N+扩散区域构成该第一横向SCR。
3.如权利要求2所述的ESD防护电路，其特征是：当一正ESD电压脉冲被施加于该输入/输出缓冲垫时，会使该第一ESD侦测电路产生一第一触发电流至该P-STSCR的该P型触发点而触发该P-STSCR的该第一横向SCR，以使该第一横向SCR进入一闭锁状态，并迅速开启该P-STSCR，以将该正ESD电压脉冲的电流排放至该VSS电源接脚。
4.如权利要求1所述的ESD防护电路，其特征是：该N-STSCR另包含有：
一P型基底上；
一N井设于该P型基底中；
一第一N+扩散区域及一第一P+扩散区域，设于该P型基底内，用来当作该N-STSCR的阴极；以及
一第二N+扩散区域及一第二P+扩散区域，设于该N井内，用来当作该N-STSCR的阳极，且该第二P+扩散区域、该N井、该P型基底以及该第一N+扩散区域构成该第二横向SCR。
5.如权利要求4所述的ESD防护电路，其特征是：当一负ESD电压脉冲被施加于该输入/输出缓冲垫时，会使该第二ESD侦测电路产生一第二触发电流至该N-STSCR的该N型触发点而触发该N-STSCR的该第二横向SCR，以使该第二横向SCR进入一闭锁状态，并迅速开启该N-STSCR，以将该负ESD电压脉冲的电流排放至该VDD电源接脚。
6.如权利要求1所述的ESD防护电路，其特征是：该第一ESD侦测电路包含有一第一电阻、一第一电容、基纳二极管、一组二极管串联或一NMOS。
7.如权利要求6所述的ESD防护电路，其特征是：该NMOS用来增大该第一触发电流以加速触发该P-STSCR。
8.如权利要求1所述的ESD防护电路，其特征是：该第二ESD侦测电路包含有一第二电阻、一第二电容、基纳二极管、一组二极管串联或一PMOS。
9.如权利要求8所述的ESD防护电路，其特征是：该PMOS用来增大该第二触发电流以加速触发该N-STSCR。
10.如权利要求1所述的ESD防护电路，其特征是：该第一ESD侦测电路包含有一第三电阻、一第三电容以及一第一反向器，该第一反向器的输入电极经由该第二电阻与该第二电容而分别与该VDD电源接脚以及该VSS电源接脚相电连接，且该第一反向器的输出电极被电连接至该P-STSCR的该P型触发点。
11.如权利要求10所述的ESD防护电路，其特征是：当一正ESD电压脉冲被施加于该输入/输出缓冲垫时，该第一反向器会被该正ESD电压脉冲充电，以使该第一反向器的该输出电极产生一第三触发电流至该P-STSCR的该P型触发点而触发该P-STSCR的该第一横向SCR，以使该第一横向SCR进入一闭锁状态，并迅速开启该P-STSCR，以将该正ESD电压脉冲的电流释放至该VSS电源接脚。
12.如权利要求1所述的ESD防护电路，其特征是：该第二ESD侦测电路包含有一第四电阻、一第四电容以及一第二反向器，该第二反向器的输入电极经由该第四电阻与该第四电容而分别与该VSS电源接脚以及该VDD电源接脚相电连接，且该第二反向器的输出电极被电连接至该N-STSCR的该N型触发点。
13.如权利要求12所述的ESD防护电路，其特征是：当一负ESD电压脉冲被施加于该输入/输出缓冲垫时，该第二反向器的该输出电极将会被该负ESD电压脉冲充电，并由该N-STSCR的该N型触发点产生一第四触发电流而触发该N-STSCR的该第二横向SCR，以使该第二横向SCR进入一闭锁状态，并时迅速开启该N-STSCR，以将该负ESD电压脉冲的电流释放至该VDD电源接脚。
14.一种静电放电(ESD)防护电路，该ESD防护电路电连接于一输入/输出缓冲垫、一内部电路、一VSS电源接脚以及一VDD电源接脚，其特征是：该ESD防护电路包含有：
一第一ESD侦测电路，电连接于该I/O缓冲垫与该VSS电源接脚之间；
一第一堆叠整流器，电连接于该VSS电源接脚与该I/O缓冲垫之间，该第一堆叠整流器由复数个P型基底触发硅控整流器(P-STSCR)串联而成，且该每一个P-STSCR均包含有一第一横向SCR(lateral SCR)以及一P型触发点；
一第二ESD侦测电路，电连接于该I/O缓冲垫与该VDD电源接脚之间；以及
一第二堆叠整流器，电连接于该VDD电源接脚与该I/O缓冲垫之间，该第二堆叠整流器由复数个N型基底触发硅控整流器(N-STSCR)串联而成，且该每一个N-STSCR均包含有一第二横向SCR以及一N型触发点；
其中该第一堆叠整流器的总保持电压大于任何传递至该I/O缓冲垫上的正常信号的最大电压准位，而该第二堆叠整流器的总保持电压小于任何传递至该I/O缓冲垫上的正常信号的最低电压准位，以避免该ESD防护电路被杂讯意外导通而干扰电路的正常信号。
15.如权利要求14所述的ESD防护电路，其特征是：各该P-STSCR均另包含有：
一P型基底；
一N井设于该P型基底中；
一第一N+扩散区域以及一第一P+扩散区域，设于该P型基底内，用来当作该P-STSCR的阴极；以及
一第二N+扩散区域以及一第二P+扩散区域，设于该N井内，用来当作该P-STSCR的阳极，且该第二P+扩散区域、该N井、该P型基底以及该第一N+扩散区域构成该第一横向SCR。
16.如权利要求1 4所述的ESD防护电路，其特征是：该第一堆叠整流器另包含有复数个二极管与各该P-STSCR相串联。
17.如权利要求14所述的ESD防护电路，其特征是：各该N-STSCR均另包含有：
一P型基底；
一N井设于该P型基底中；
一第一N+扩散区域以及一第一P+扩散区域，设于该P型基底内，用来当作该N-STSCR的阴极；以及
一第二N+扩散区域以及一第二P+扩散区域，设于该N井内，用来当作该N-STSCR的阳极，且该第二P+扩散区域、该N井、该P型基底以及该第一N+扩散区域构成该第一横向SCR。
18.如权利要求14所述的ESD防护电路，其特征是：该第二堆叠整流器另包含有复数个二极管与各该N-STSCR相串联。
19.一种电源线间ESD箝制电路，该电源线ESD箝制电路电连接于一VSS电源线以及一VDD电源线，其特征是：该电源线ESD箝制电路包含有：
一ESD侦测电路，设于该VSS电源线以及该VDD电源线之间；以及
至少一基底触发硅控整流器(STSCR)，该STSCR包含有一横向SCR以及至少一触发点，且该STSCR的阳极与阴极分别电连接至该VDD电源线以及该VSS电源线。
20.如权利要求19所述的电源线ESD箝制电路，其特征是：该基底触发硅控整流器(STSCR)为一P型基底触发硅控整流器(P-STSCR)，且该触发点为一P型触发点。
21.如权利要求20所述的电源线ESD箝制电路，其特征是：当一相对正的ESD电压脉冲横跨该VDD电源线与该VSS电源线之间时，该ESD侦测电路会产生一触发电流至该P-STSCR的该P型触发点而触发该P-STSCR的该横向SCR，以使该横向SCR进入一闭锁状态，并迅速开启该P-STSCR，以排放ESD电流。
22.如权利要求19所述的电源线ESD箝制电路，其特征是：该基底触发硅控整流器(STSCR)为一N型基底触发硅控整流器(N-STSCR)，且该触发点为一N型触发点。
23.如权利要求22所述的电源线ESD箝制电路，其特征是：当一相对正的ESD电压脉冲横跨该VDD电源线与该VSS电源线之间时，该ESD侦测电路会产生一触发电流而触发该N-STSCR的该横向SCR，以使该横向SCR进入一闭锁状态，并迅速开启该N-STSCR，以排放ESD电流。
24.如权利要求19所述的电源线ESD箝制电路，其特征是：另包含有复数个二极管与该STSCR相串联。
25.如权利要求19所述的电源线ESD箝制电路，其特征是：该基底触发硅控整流器(STSCR)为一双触发硅控整流器(DT-SCR)，且该DT-SCR包含有一P型触发点以及一N型触发点。
26.如权利要求25所述的电源线ESD箝制电路，其特征是：该ESD侦测电路包含有：
一电阻，电连接至该VDD电源线；
一电容，电连接至该VSS电源线；以及
一第一反向器以及一第二反向器，均分别电连接至该VDD电源线以及该VSS电源线；
其中当一ESD电压脉冲横跨该VDD电源线与该VSS电源线之间时，该电阻以及该电容将耦合一第一电压于该第一反向器的输入点，以于该第一反向器的输出点输出一第二电压至该DT-SCR的该P型触发点以及该第二反向器的输入点，并使该第二反向器的输出点输出一第三电压至该DT-SCR的该N型触发点。
27.如权利要求25所述的电源线ESD箝制电路，其特征是：该ESD侦测电路包含有：
一第一电子元件，电连接至该VDD电源线；
一第二电子元件，电连接至该VSS电源线；以及
一反向器，电连接至该VDD电源线以及该VSS电源线；
其中当一ESD电压脉冲横跨该VDD电源线与该VSS电源线之间时，该第一电子元件以及该第二电子元件将耦合一第一电压至该DT-SCR的该P型触发点以及该反向器的输入点，并使该反向器的输出点输出一第二电压至该DT-SCR的该N型触发点。
28.如权利要求27所述的电源线ESD箝制电路，其特征是：该第一电子元件为一基纳二极管，且该第二电子元件为一电阻。
29.如权利要求27所述的电源线ESD箝制电路，其特征是：该第一电子元件由复数个串联的二极管所构成，且该第二电子元件为一电阻。
30.如权利要求25所述的电源线ESD箝制电路，其特征是：该ESD侦测电路包含有：
一第一电子元件，电连接至该VDD电源线；
一第二电子元件，电连接至该VSS电源线；
一反向器，电连接至该VDD电源线以及该VSS电源线；以及
一NMOS，电连接至该VDD电源线；
其中当一ESD电压脉冲横跨该VDD电源线以及该VSS电源线之间时，该第一电子元件以及该第二电子元件将耦合一第一电压至来开启该NMOS，以使该NMOS得以对该DT-SCR的该P型触发点以及该反向器的输入点施加一第二电压，并使该反向器的输出点输出一第三电压至该DT-SCR的该N型触发点。
31.如权利要求30所述的电源线ESD箝制电路，其特征是：该第一电子元件为一电容，且该第二电子元件为一电阻。
32.如权利要求30所述的电源线ESD箝制电路，其特征是：该第一电子元件由复数个串联的二极管所构成，且该第二电子元件为一电阻。
33.如权利要求19所述的电源线ESD箝制电路，其特征是：该VDD电源线以及该VSS电源线之间另电连接有一内部电路。
34.一种应用于混合电压之间的电源线ESD箝制电路，该电源线ESD箝制电路电连接于一VSS电源线、一第一VDD电源线以及一第二VDD电源线，其特征是：该电源线ESD箝制电路包含有：
一第一ESD侦测电路，设于该第一VDD电源线以及该VSS电源线之间；
至少一第一基底触发硅控整流器(STSCR)，该第一STSCR包含有一第一横向SCR以及至少一第一触发点，且该第一STSCR的阳极与阴极分别电连接至该第一VDD电源线以及该VSS电源线；
一第一串联的二极管，设于该第一STSCR以及该VSS电源线之间；
一第二ESD侦测电路，设于该第一VDD电源线以及该VSS电源线之间；
至少一次电源线ESD箝制电路，设于该第一VDD电源线以及该第二VDD电源线之间，该次电源线ESD箝制电路包含有：
          至少一第二STSCR，该第二STSCR包含有一第二横向SCR
      以及至少一第二触发点，且该第二STSCR的阳极与阴极分别
      电连接至该第一VDD电源线以及该第二VDD电源线；
          一第二串联的二极管，设于该第二STSCR以及该第二VDD
      电源线之间；以及
          一第三串联的二极管，设于该第一VDD电源线以及该第
      二VDD电源线之间；
一第三ESD侦测电路，设于该第二VDD电源线以及该VSS电源线之间；
至少一第三STSCR，该第三STSCR包含有一第三横向SCR以及至少一第三触发点，且该第三STSCR的阳极与阴极分别电连接至该第二VDD电源线以及该VSS电源线；以及
一第四串联的二极管，设于该第三STSCR以及该VSS电源线之间。
35.如权利要求34所述的电源线ESD箝制电路，其特征是：各该基底触发硅控整流器(STSCR)为一P型基底触发硅控整流器(P-STSCR)，且各该触发点为一P型触发点。
36.如权利要求34所述的电源线ESD箝制电路，其特征是：各该基底触发硅控整流器(STSCR)为一N型基底触发硅控整流器(N-STSCR)，且各该触发点为一N型触发点。
37.如权利要求34所述的电源线ESD箝制电路，其特征是：该第一VDD电源线以及该第二VDD电源线之间另包含有复数个VDD电源线，且各该VDD电源线间均设有一相对应的次电源线ESD箝制电路。
38.一种应用于分离电源线之间的ESD电连接电路，该分离电源线由一第一VSS电源线、一第一VDD电源线、一第二VSS电源线以及一第二VDD电源线所构成，该第一VDD电源线与该第一VSS电源线之间设有一第一核心电路，而该第二VDD电源线与该第二VSS电源线之间设有一第二核心电路，其特征是：该ESD电连接电路包含有：
一第一ESD侦测电路，设于该第一VDD电源线以及该第一VSS电源线之间；
一第二ESD侦测电路，设于第二VDD电源线以及该第二VSS电源线之间；
一第一ESD防护电路，设于该第一VDD电源线以及该第二VDD电源线之间，该第一ESI防护电路包含有：
             一第一串联STSCR组，该第一串联STSCR组至少包含
         有一个或一个以上的STSCR，且每一STSCR均包含有一横向
         SCR以及至少一触发点，且该第一串联STSCR组的阳极、阴
         极与各该触发点分别电连接至该第一VDD电源线、该第二VDD
         电源线以及该第一ESD侦测电路；以及
             一第二串联STSCR组，该第二串联STSCR组至少包含
         有一个或一个以上的STSCR，且每一STSCR均包含有一横向
         SCR以及至少一触发点，且该第二串联STSCR组的阳极、阴
         极与各该触发点分别电连接至该第二VDD电源线、该第一VDD
         电源线以及该第二ESD侦测电路；
一第二ESD防护电路，设于该第一VSS电源线以及该第二VSS电源线之间，该第二ESD防护电路包含有：
             一第三串联STSCR组，该第三串联STSCR组至少包含
         有一个或一个以上的STSCR，且每一STSCR均包含有一横向
         SCR以及至少一触发点，且该第三串联STSCR组的阳极、阴
         极与各该触发点分别电连接至该第二VSS电源线、该第一VSS
         电源线以及该第二ESD侦测电路；以及
             一第四串联STSCR组，该第四串联STSCR组至少包含
         有一个或一个以上的STSCR，且每一STSCR均包含有一横向
         SCR以及至少一触发点，且该第四串联STSCR组的阳极、阴
         极与各该触发点分别电连接至该第一VSS电源线、该第二VSS
         电源线以及该第一ESD侦测电路。
39.如权利要求38所述的ESD电连接电路，其特征是：各该STSCR为一P-STSCR，且各该触发点为一P型触发点。
40.如权利要求38所述的ESD电连接电路，其特征是：各该STSCR为一N-STSCR，且各该触发点为一N型触发点。
41.如权利要求38所述的ESD电连接电路，其特征是：设于该第一ESD防护电路中的各该STSCR均为一N-STSCR，且各该触发点为一N型触发点。
42.如权利要求38所述的ESD电连接电路，其特征是：设于该第二ESD防护电路中的各该STSCR均为一P-STSCR，且各该触发点为一P型触发点。
43.如权利要求38所述的ESD电连接电路，其特征是：各该串联STSCR组均另包含有至少一二极管。
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