CN100409439C - 静电放电保护电路及具有此电路的半导体电路 - Google Patents

Abstract

一种静电放电保护电路，适用于具有第一电压源与第二电压源的集成电路中，包括第一半导体硅控整流器、第二半导体硅控整流器、以及寄生二极管。第一半导体硅控整流器的第一控制栅极与电压源相接。而上述的第二半导体硅控整流器的第二控制栅极也与上述的电压源相接。

Description

静电放电保护电路及具有此电路的半导体电路

技术领域

本发明是有关于一种保护电路，且特别是有关于一种静电放电的保护电路。

背景技术

现今的集成电路因为制程与技术的创新，使得运作时所需的电压越来越低，也因此更加的省电。但由于供给集成电路的电压并非理想的固定标准值，偶尔会突然有不正常并且电压值过大的静电电压杂讯产生，若不防制此现象，杂讯过大导致运作中的集成电路烧毁的比比皆是。因此，必须要防制突如其来的静电电压杂讯使其不对内部的集成电路造成伤害，就是保护电路的职责。

请参阅图1所示，所示为静电放电的保护电路架构的方块图。如图1所示，此静电放电的保护电路架构具有两个静电放电保护箝位电路130与135、静电放电保护电路140以及145。其中，所要保护的电路即为集成电路105、集成电路110、以及位于集成电路105与集成电路110中间作为数据传递的界面电路120。而静电放电保护电路140与静电放电保护电路145是为相同作用的电路。

集成电路105连接至第一电压源Vdd1以及第一接地端GND1，集成电路110连接至第二电压源Vdd2以及第二接地端GND2，而界面电路120与第一电压源Vdd1、第一接地端GND1、第二电压源Vdd2、以及第二接地端GND2均有电性相连。

因此，若第一电压源Vdd1发生静电电压杂讯时，静电放电箝位电路130以及静电放电连结电路140理论上会立即导通，让静电电压杂讯所产生的杂讯电流经由静电放电箝位电路130与静电放电连结电路140而流向GND1以及Vdd2，并不让杂讯电流流过集成电路105与界面电路120导致烧毁。相反地，若第二电压源Vdd2发生静电电压杂讯时，静电放电箝位电路135以及静电放电连结电路140会立即导通，让静电电压杂讯所产生的杂讯电流经由静电放电箝位电路130与静电放电连结电路140而流向GND2以及Vdd1，并不让杂讯电流流过集成电路110与界面电路120导致烧毁。

于现有习知技术中，静电放电连结电路140以及145多以二极管(diode)或是半导体硅控整流器(silicon controlled rectifier，简称SCR)制成，特点即为二极管或是半导体硅控整流器的保持电压低，因此产生的功率也较低，其中，半导体硅控整流器可分为横向半导体硅控整流器(lateralSCR，简称LSCR)、低电压触发半导体硅控整流器(low voltage trigger SCR，简称LVTSCR)等种类。

请参阅图2所示。图2为图1中现有习知的静电放电连结电路140、145的电路方块图与结构图。此处使用的半导体硅控整流器是为横向半导体硅控整流器，由于横向半导体硅控整流器内的结构类似一个PMOS(positive-channel metal oxide semiconductor)晶体管加上一个N+极区，此处将其称为P型半导体硅控整流器(P-type SCR，简称PSCR)，或是类似一个NMOS(negative-channel metal oxide semiconductor)晶体管再加上一个P+极区，此处将其称为N型半导体硅控整流器(N-type SCR，简称PSCR)，因此为了便于观看图2，特于图2的左图加上等效PMOS的图示，于图2的右图加上等效NMOS图示，以便于理解其原理。而图2的左右两图的功能是为相同的。

图2的左图是由两个PSCR 141a与143a所组成，其中PSCR 141a中的PMOS的控制栅极与Vdd1相接，PSCR 143a中的PMOS的控制栅极与Vdd2相接，其余连结关系请参阅图2所示。因此，当Vdd1产生较大的正静电电压杂讯时，于此瞬时时间内，PSCR 143a的阳极(即其内PMOS的source端)与PMOS的控制栅极的电压差会大于此PMOS的临界电压(threshold voltage)而产生电流通路，使得Vdd1与Vdd2经由PSCR 143a而导通，通常此临界电压为0.4～2伏特，为了简化说明，以下的临界电压均为1伏特。

同样地，当Vdd2产生较大的正静电电压杂讯时，于此瞬时时间内，PSCR141a的阳极(即其内PMOS的source端)与PMOS的控制栅极的电压差会大于此PMOS的临界电压(约1伏特)而产生电流通路，使得Vdd1与Vdd2经由PSCR 141a而导通，让静电电压杂讯产生的杂讯电流不至于伤害到内部电路。

图2右图的静电放电连结电路140是由两个NSCR 141b与143b所组成，其中NSCR 141b中的NMOS的控制栅极与Vss2相接，NSCR 143b中的NMOS的控制栅极与Vss1相接，其余连结关系请参阅图2。此处的Vss1与Vss2与Vdd1及Vdd2相同，由于说明方便而更改其名称。因此，当Vss1产生较大的正静电电压杂讯时，于此瞬时时间内，NSCR 143b内的NMOS的控制栅极与NSCR 141b的阴极(即NMOS的source端)的电压差会大于此NMOS的临界电压(也是大约1伏特)而产生电流通路，使得Vss1与Vss2经由NSCR 143b而导通，让静电电压杂讯产生的杂讯电流不至于伤害到内部电路。而NSCR141b的运作原理与NSCR 143b相同，在此不再赘述。

如上所述，现有习知的具静电放电的保护电路架构内的静电放电连结电路，由于当第一电压源Vdd1与第二电压源Vdd2相差大于1伏特时，上述的静电放电连结电路即会导通，使得集成电路105与110不能接收从外界输入的正确数据。因此，第一电压源Vdd1与第二电压源Vdd2的差距必定小于1伏特才能使用此电路，或者必须串联多个静电放电连结电路才能让第一电压源Vdd1与第二电压源Vdd2有大于1伏特的差异，使得此处的限制导致电路设计上的困难度增加，并且若要串联静电放电连结电路，就必须多耗费成本。

另外，由图2下方的结构图可看出，由于PSCR 141a的控制栅极与Vdd1相接，PSCR 143a的控制栅极与Vdd2相接，使得在结构图上PSCR 141a与PSCR 143a的N井区必须各自分离，而不能放置于同一N井区，NSCR 141b与NSCR 143b也是相同的情况，导致电路布线的面积会增大，也会增加成本。

发明内容

本发明的目的就是在提供一种静电放电的保护电路，可于设计电路时不需在意第一电压源与第二电压源的差异，即可使用本发明。

本发明的再一目的是提供一种静电放电的保护电路，能够确实减少电路的布线面积而降低成本。

本发明的另一目的是提供一种静电放电的保护电路结构，可于设计电路时不需在意第一电压源与第二电压源的差异，即可使用本发明，并且能够确实减少电路的布线面积而降低成本。

本发明提出一种静电放电保护电路，适用于具有第一电压源与第二电压源的一集成电路中，包括第一半导体硅控整流器、第二半导体硅控整流器以及寄生二极管。第一半导体硅控整流器包括第一金属氧化物半导体晶体管，其中第一半导体硅控整流器的阴极与第一电压源相接，第一半导体硅控整流器的阳极与第二电压源相接。第二半导体硅控整流器包括第二金属氧化物半导体晶体管，其中第二半导体硅控整流器的阳极与第一电压源相接，第二半导体硅控整流器的阴极与第二电压源相接，其中第一与该第二金属氧化物半导体晶体管的栅极连接到第一电压源与第二电压源的其中之一。寄生二极管的阴极与第一电压源相接，寄生二极管的阳极与第二电压源相接。

依据本发明一实施例，若第一与第二电压源为系统的相对高的电压源(Vdd)，且第一与该第二金属氧化物半导体晶体管为P型并且栅极连接到第一电压源。静电放电保护电路更可包括信号延迟单元，电性耦接至第一电压源与P型的第二金属氧化物半导体晶体管的栅极之间。

依据本发明一实施例，若第一与第二电压源为系统的相对低的电压源(Vss)，且第一与第二金属氧化物半导体晶体管为N型并且栅极连接到第二电压源。此时，可更包括信号延迟单元，电性耦接至第二电压源与N型的第一金属氧化物半导体晶体管的栅极之间。

前述信号延迟单元是为电阻组成的电路、电阻与电容组成的电路、或传输栅。

此外，本发明更提出一种静电放电保护电路，适用于具有第一电压源与第二电压源的集成电路中，包括第一半导体硅控整流器、第二半导体硅控整流器与寄生二极管。第一半导体硅控整流器包括第一金属氧化物半导体晶体管，其中第一半导体硅控整流器的阴极与第一电压源相接，第一半导体硅控整流器的阳极与第二电压源相接。第二半导体硅控整流器包括第二金属氧化物半导体晶体管，其中第二半导体硅控整流器的阳极与第一电压源相接，第二半导体硅控整流器的阴极与第二电压源相接，其中第一与第二金属氧化物半导体晶体管的栅极，经由信号延迟单元连接到第一电压源与第二电压源的其中之一。寄生二极管，其中阴极与该第一电压源相接，寄生二极管的阳极与第二电压源相接。

依据本发明一实施例，若第一与第二电压源为系统相对高的电压源，且第一与第二金属氧化物半导体晶体管为P型并且栅极经由信号延迟单元连接到第一电压源。若第一与第二电压源为系统的相对低的电压源，且第一与第二金属氧化物半导体晶体管为N型并且栅极经由信号延迟单元连接到第二电压源。

前述的信号延迟单元是为电阻组成的电路、电阻与电容组成的电路、或传输栅。

根据本发明一实施例，又提供一种静电放电保护半导体电路，适用于具有第一电压源与第二电压源的集成电路中。静电放电保护半导体电路包括：基底；井区，位于基底中；第一第一型(例如N型)掺杂区与第二第一型掺杂区，位于基底中且在井区外，其中第二第一型掺杂区耦接至第二电压源；第一与第二第二型(例如P型)掺杂区，分别邻近第一与第二第一型掺杂区，且位在基底与井区中；第三与第四第二型掺杂区，分别邻近第一与第二第二型掺杂区，且位于井区中，其中第三第二型掺杂区耦接至第二电压源；第一栅极结构，位于基底上且在第一与第三第二型掺杂区之间，其中第一第一型掺杂区与第一栅极结构耦接到第一电压源；第三第一型掺杂区，位于井区中且位于第三与第四第二型掺杂区之间；以及第二栅极结构，位于基底上且在第二与第四第二型掺杂区之间，其中第三第一型掺杂区、第四第二型掺杂区与第二栅极结构耦接到第一电压源。在上述结构中，第三第二型掺杂区与第三第一型掺杂区构成寄生二极管。该第一第一型掺杂区、该基底、该井区与该第三第二型掺杂区构成第一半导体硅控整流器；另外，该第四第二型掺杂区、该井区、该基底与该第二第一型掺杂区构成第二半导体硅控整流器。

根据本发明一实施例，又提供一种静电放电保护半导体电路，适用于具有第一电压源与第二电压源的集成电路中。静电放电保护半导体电路包括：基底；井区，位于基底中；第一第一型掺杂区与第二第一型掺杂区，位于基底中且在井区外，其中第一第一型掺杂区耦接至第一电压源且第二第一型掺杂区耦接至第二电压源；第三与第四第一型掺杂区，分别邻近第一与第二第一型掺杂区，且位在基底与井区中；第一栅极结构，位于该基底上且在该第一与该第三第一型掺杂区之间，其中该第一栅极结构耦接到该第二电压源；第二栅极结构，位于基底上且在第二与第四第一型掺杂区之间，其中第二栅极结构耦接到第二电压源；第一与一第二第二型掺杂区，分别与第三与第四第一型掺杂区相邻，且位于井区中，其中第一第二型掺杂区耦接至第二电压源且第二第二型掺杂区耦接至第一电压源；以及第五第一型掺杂区，位于井区中且位于第一与第二第二型掺杂区之间，其中第五第一型掺杂区耦接至第一电压源。在前述结构中，第一第二型掺杂区与第五第一型掺杂区构成寄生二极管。该第一第一型掺杂区、该基底、该井区与该第一第二型掺杂区构成第一半导体硅控整流器；另外，该第二第二型掺杂区、该井区、该基底与该第二第一型掺杂区构成第二半导体硅控整流器。

本发明因将两个半导体硅控整流器内的金属氧化物半导体晶体管的控制栅极均连结至同一个电压源上，因此这两个半导体硅控整流器的导通与否均是由上述的电压源所控制，如此一来，便不需要将多个半导体硅控整流器串联，即可让第一电压源与第二电压源的电压差距较大。并且，因金属氧化物半导体晶体管的控制栅极均连结至同一个电压源，所以于电路布线时可将N井区作在一起，使得电路布线的面积因而缩小，而降低生产的成本。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1所示为静电放电的保护电路架构的方块图。

图2所示为图1中现有习知的静电放电连结电路140的电路方块图与结构图。

图3是依照本发明所所示的一较佳实施例的静电放电的保护电路内的静电放电连结电路的电路方块图与结构图。

图4是依照本发明所所示的另一较佳实施例的静电放电的保护电路内的静电放电连结电路的电路方块图。

图5所示为依照本发明所所示的另一较佳实施例的静电放电连结电路中的信号延迟单元450a的电路图。

图6所示为依照本发明所所示的另一较佳实施例的静电放电连结电路中的信号延迟单元450b的电路图。

图7是依照本发明所所示的再一较佳实施例的静电放电的保护电路内的静电放电连结电路的电路方块图。

105、110：集成电路

120：界面电路

130、135：静电放电箝位电路

140、145：静电放电连结电路

141a、143a、341a、343a：P型半导体硅控整流器(P-type SCR)

141b、143b、341b、343b：N型半导体硅控整流器(N-type SCR)

344a、344b：寄生二极管

450a、450b、550a、550b：信号延迟单元

具体实施方式

本发明即是将现有习知技术的静电放电连结电路内的两个半导体硅控整流器的控制栅极连结于同一电压源中，如此一来这两个半导体硅控整流器的导通与否仅与已连结的电压源有关，因此第一电压源与第二电压源的电压差可较大。另外，由于这两个半导体硅控整流器的控制栅极均接于同电压源中，因此可作在同一个N井区内，更加减少电路布线的面积，以节省成本。

图3是依照本发明所所示的一较佳实施例的静电放电保护电路内的静电放电保护电路的电路方块图与结构图。请同时参考图1与图3，图3中的静电放电保护电路340即对应图1的静电放电保护电路140。为了便于观看图3，特于图3的左图加上等效PMOS的图示，于图3的右图加上等效NMOS的图示，以便于理解其原理。而图3左右两图的运作原理是相同的，因此于以下的实施例中，仅讨论图左半部利用P型半导体硅控整流器(P-typeSCR，简称PSCR)所设计的静电放电保护电路340，图右半部利用N型半导体硅控整流器(N-type SCR，简称NSCR)所设计的静电放电保护电路340则参考PSCR的操作原理。

图3的左半部中，电路为架构在基底，例如P型基底。基底中具有一个井区，例如N型掺杂的井区。如图所示，在基底与井区中分别形成数个掺杂区，以形成本发明的静电放电保护电路340。第一第一型(例如N型)掺杂区与第二第一型掺杂区，位于基底中且在井区外，其中第二第一型掺杂区耦接至第二电压源Vdd2。第一与第二第二型(例如P型)掺杂区，分别邻近第一与第二第一型掺杂区，且位在基底与井区中。第三与第四第二型掺杂区，分别邻近第一与第二第二型掺杂区，且位于井区中，其中第三第二型掺杂区耦接至第二电压源Vdd2。第一栅极结构G1，位于基底上且在第一与第三第二型掺杂区之间，其中第一第一型掺杂区与第一栅极结构G1耦接到第一电压源Vdd1。第三第一型掺杂区位于井区中且位于第三与第四第二型掺杂区之间。以及第二栅极结构G2位于基底上且在第二与第四第二型掺杂区之间，其中第三第一型掺杂区、第四第二型掺杂区与第二栅极结构G2耦接到第一电压源Vdd1。在上述结构中，第三第二型掺杂区与第三第一型掺杂区构成寄生二极管(虚线所示)。第一第一型掺杂区、基底、井区与第三第二型掺杂区构成第一半导体硅控整流器(例如P型SCR，PSCR)341a。另外，第四第二型掺杂区、井区、基底与第二第一型掺杂区构成第二半导体硅控整流器343a。

静电放电保护电路340内有两个PSCR 341a、343a，PSCR 341a的阴极接至第一电压源Vdd1，而阳极接至第二电压源Vdd2，PSCR 341a中的PMOS的控制栅极连结至Vdd1。PSCR 343a的阳极接至第一电压源Vdd1，而阴极接至第二电压源Vdd2，PSCR 343a中的PMOS的控制栅极也是连结至Vdd1。

因此，PSCR 341a、343a的导通与否均是依据第一电压源Vdd1来决定。若第一电压源Vdd1发生大于PSCR 343a内的PMOS的崩溃电压(breakdownvoltage)的正静电电压杂讯，则于此瞬时时刻，此PSCR 343a会由于PMOS崩溃后产生的电流，而让PSCR 343a导通，使得静电电压杂讯所产生的杂讯电流通过静电放电保护电路140到达第二电压源Vdd2，以完成本发明的目的。于本实施例中，PSCR与NSCR的临界电压均以1伏特为例。

若第二电压源Vdd2发生极大的正静电电压杂讯时，则于此瞬时时刻，位于此两个PSCR 341a、343a中间的寄生二极管344a会由于第二电压源Vdd2极大于第一电压源Vdd1而导通，使得PSCR 341a中连结Vdd2的p+级区、N井区、以及P型基底(p-type substrate)变成一个类似PNP接面的双载子接面晶体管(Bipolar junction transistor，简称BJT)将电流导入P型基底而让PSCR 341a导通；此外，若Vdd2相对于Vdd1的电压差大于PSCR 341a内的PMOS的临界电压，也会使PSCR 341a导通；最后，使得此静电电压杂讯产生的杂讯电流得以从静电放电保护电路340到达第一电压源Vdd1，以达成本发明的目的。

另外，如图3左下方的结构图所示，由于PSCR 341a以及343a内的PMOS的控制栅极均连结至第一电压源Vdd1，因此可将两个N井区放置在同一N井区内，如此一来大幅减少了电路布线时的面积。当中所所示的虚线二极管便是寄生二极管344a的位置。

图3右下方所示出另一个实施型态，其结构与PSCR型类似，其详细结构便不多冗述。同理，图3右下方的结构图也是由于NSCR 341b与343b的控制栅极均连结至第二电压源Vss2，因此可将两个N井区放置在同一N井区内。当中所所示的虚线二极管便是寄生二极管344b的位置。

图4是依照本发明所所示的另一较佳实施例的静电放电的保护电路内的静电放电连结电路的电路方块图。图4与图3上半部分的电路方块图大致相同，仅于PSCR 343a的控制栅极到第一电压源Vdd1间多了一个信号延迟单元(soft-pull-upcircuit unit，SPU)450a。

此信号延迟单元450a与450b是为相同装置，主要是用来传递并延迟由第一电压源Vdd1当中所发生的静电电压杂讯。此静电电压杂讯会被延迟大约数百奈秒(nanoseconds)至数微秒(microseconds)之间，以致于让PSCR343a中的PMOS的控制栅极的电压在静电电压杂讯发生时，维持在低电压状态以维持第一电压源Vdd1与第二电压源Vdd2于导通状态。NSCR 343b中的NMOS的控制栅极也是相同原理，于静电电压杂讯发生时，维持在高电压状态，其余过程在此不赘述。

因为此静电电压杂讯发生的时间长短仅只有数百奈秒，因此此信号延迟单元450a与450b的作用即是一旦发生静电电压杂讯，便导通第一电压源Vdd1与第二电压源Vdd2一段时间，让静电电压杂讯通过，使得此静电放电保护电路能够快速的消去静电电压杂讯。

图5为依照本发明所所示的另一较佳实施例的静电放电连结电路中的信号延迟单元450a的电路图。图6为依照本发明所所示的另一较佳实施例的静电放电连结电路中的信号延迟单元450b的电路图。请同时参阅图5与图6，由于所要延迟的时间很短，因此电路(a)仅需一个电阻即可延迟信号。电路(b)则是使用电阻-电容电路(RC circuit)，可依据电容的大小来调整延迟时间的长短。电路(c)则是利用传输栅作为信号延迟单元，利用传输栅内的电阻与其寄生电容，来使得静电电压杂讯得以延迟，以达到上述的传递与维持静电电压杂讯的目的。

图7是依照本发明所所示的再一较佳实施例的静电放电的保护电路内的静电放电连结电路的电路方块图。图7左半部与图3上左半部分的电路方块图大致相同，仅于PSCR 343a的控制栅极到第一电压源Vdd1间，以及PSCR 341a的控制栅极到第一电压源Vdd1间，均接至信号延迟单元550a。由于两个半导体硅控整流器PSCR 341a、343a内的控制栅极均由第一电压源Vdd1来作驱动，因于此实施例中，当第一电压源Vdd1具有正静电电压杂讯时，则信号延迟单元会将此静电电压杂讯延迟送至此两个半导体硅控整流器PSCR 341a与343a的控制栅极并维持控制栅极于低电压一段时间，因而导通PSCR 341a、343a以持续将第一电压源Vdd1与Vdd2导通。图7的信号延迟单元550a与图4的信号延迟单元450a是为相同的。

图7的右半部与左半部类似，仅于NSCR 343b的控制栅极到第二电压源Vss2间，以及NSCR 341b的控制栅极到第二电压源Vss2间，均接至信号延迟单元550b。图7的信号延迟单元550b与图4的信号延迟单元450b是为相同。

另外，依据第一电压源Vdd1与第二电压源Vdd2之间的电压差，静电放电保护电路内也可将多个PCSR相串连(未所示)设置在第一电压源Vdd1与第二电压源Vdd2，在此并不赘述其原理。依据电压源Vss1与电压源Vss2之间的电压差，静电放电保护电路内也可将多个NCSR相串连(未所示)设置在电压源Vss1与电压源Vssd2。

综上所述，本发明由于将两个半导体硅控整流器内的金属氧化物半导体晶体管的控制栅极均连结至同一个电压源上，因此这两个半导体硅控整流器的导通与否均是由上述的电压源所控制，如此一来，便不需要将多个半导体硅控整流器串联，即可让第一电压源与第二电压源的电压差距较大。并且，因金属氧化物半导体晶体管的控制栅极均连结至同一个电压源，所以于电路布线时可将N井区作在一起，使得电路布线的面积因此缩小，而降低生产的成本。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (36)

1. 一种静电放电保护电路，适用于具有一第一电压源与一第二电压源的一集成电路中，其特征在于其包括：

一第一半导体硅控整流器，该第一半导体硅控整流器包括一第一金属氧化物半导体晶体管，其中该第一半导体硅控整流器的阴极与该第一电压源相接，该第一半导体硅控整流器的阳极与该第二电压源相接；

一第二半导体硅控整流器，该第二半导体硅控整流器包括一第二金属氧化物半导体晶体管，其中该第二半导体硅控整流器的阳极与该第一电压源相接，该第二半导体硅控整流器的阴极与该第二电压源相接，其中该第一与该第二金属氧化物半导体晶体管的栅极同时连接到该第一电压源与该第二电压源的其中之一；以及

一寄生二极管，其中该寄生二极管的阴极与该第一电压源相接，该寄生二极管的阳极与该第二电压源相接。

2. 根据权利要求1所述的静电放电的保护电路，其特征在于其中所述的第一与第二电压源为系统的相对高的电压源，且该第一与该第二金属氧化物半导体晶体管为P型并且栅极连接到该第一电压源。

3. 根据权利要求1所述的静电放电的保护电路，其特征在于其中所述的第一与第二电压源为系统的相对低的电压源，且该第一与该第二金属氧化物半导体晶体管为N型并且栅极连接到该第二电压源。

4. 根据权利要求2所述的静电放电的保护电路，其特征在于其更包括一信号延迟单元，电性耦接至该第一电压源与P型的该第二金属氧化物半导体晶体管的栅极之间。

5. 根据权利要求3所述的静电放电的保护电路，其特征在于其更包括一信号延迟单元，电性耦接至该第二电压源与N型的该第二金属氧化物半导体晶体管的栅极之间。

6. 根据权利要求4或5所述的静电放电的保护电路，其特征在于其中所述的信号延迟单元是为电阻组成的电路。

7. 根据权利要求4或5所述的静电放电的保护电路，其特征在于其中所述的信号延迟单元是为电阻与电容组成的电路。

8. 根据权利要求4或5所述的静电放电的保护电路，其特征在于其中所述的信号延迟单元是为一传输栅。

9. 一种静电放电保护电路，适用于具有一第一电压源与一第二电压源的一集成电路中，包括：

一第一半导体硅控整流器，该第一半导体硅控整流器包括一第一金属氧化物半导体晶体管，其中该第一半导体硅控整流器的阴极与该第一电压源相接，该第一半导体硅控整流器的阳极与该第二电压源相接；

一第二半导体硅控整流器，该第二半导体硅控整流器包括一第二金属氧化物半导体晶体管，其中该第二半导体硅控整流器的阳极与该第一电压源相接，该第二半导体硅控整流器的阴极与该第二电压源相接，其中该第一与该第二金属氧化物半导体晶体管的栅极，经由一信号延迟单元连接到该第一电压源与该第二电压源的其中之一；以及

一寄生二极管，其中该寄生二极管的阴极与该第一电压源相接，该寄生二极管的阳极与该第二电压源相接。

10. 根据权利要求9所述的静电放电的保护电路，其特征在于其中所述的第一与第二电压源为系统的相对高的电压源，且该第一与该第二金属氧化物半导体晶体管为P型并且栅极经由该信号延迟单元连接到该第一电压源。

11. 根据权利要求9所述的静电放电的保护电路，其特征在于其中所述的第一与第二电压源为系统的相对低的电压源，且该第一与该第二金属氧化物半导体晶体管为N型并且栅极经由该信号延迟单元连接到该第二电压源。

12. 根据权利要求9所述的静电放电的保护电路，其特征在于其中所述的信号延迟单元是为电阻组成的电路。

13. 根据权利要求9所述的静电放电的保护电路，其特征在于其中所述的信号延迟单元是为电阻与电容组成的电路。

14. 根据权利要求9所述的静电放电的保护电路，其特征在于其中所述的信号延迟单元是为一传输栅。

15. 一种具有静电放电保护电路的半导体电路，包括：

一第一集成电路，电性耦接于一第一高电压源与一第一低电压源；

一第二集成电路，电性耦接于一第二高电压源与一第二低电压源；

一第一静电放电保护电路，耦接于该第一与该第二高电压源之间，更包括：

一P型第一半导体硅控整流器，包括一P型第一金属氧化物半导体晶体管，其中该P型第一半导体硅控整流器的阴极与该第一高电压源相接，该P型第一半导体硅控整流器的阳极与该第二高电压源相接，

一P型第二半导体硅控整流器，包括一P型第二金属氧化物半导体晶体管，其中该P型第二半导体硅控整流器的阳极与该第一高电压源相接，该P型第二半导体硅控整流器的阴极与该第二高电压源相接，其中该P型第一与该P型第二金属氧化物半导体晶体管的栅极连接到该第一高电压源，及

一寄生二极管，其中该寄生二极管的阴极与该第一高电压源相接，该寄生二极管的阳极与该第二高电压源相接；以及

一第二静电放电保护电路，耦接于该第一与该第二低电压源之间，更包括：

一N型第一半导体硅控整流器，包括一N型第一金属氧化物半导体晶体管，其中该N型第一半导体硅控整流器的阴极与该第一低电压源相接，该N型第一半导体硅控整流器的阳极与该第二低电压源相接，

一N型第二半导体硅控整流器，包括一N型第二金属氧化物半导体晶体管，其中该N型第二半导体硅控整流器的阳极与该第一低电压源相接，该N型第二半导体硅控整流器的阴极与该第二低电压源相接，其中该N型第一与该N型第二金属氧化物半导体晶体管的栅极连接到该第二低电压源，及

一寄生二极管，其中该寄生二极管的阴极与该第一低电压源相接，该寄生二极管的阳极与该第二低电压源相接。

16. 根据权利要求15所述的具有静电放电保护电路的半导体电路，其特征在于其更包括一第一信号延迟单元，电性耦接至该第一高电压源与该P型第二金属氧化物半导体晶体管的栅极之间。

17. 根据权利要求15所述的具有静电放电保护电路的半导体电路，其特征在于其更包括一第二信号延迟单元，电性耦接至该第二低电压源与该N型第二金属氧化物半导体晶体管的栅极之间。

18. 根据权利要求16或17所述的具有静电放电保护电路的半导体电路，其特征在于其中所述的信号延迟单元是为电阻组成的电路。

19. 根据权利要求16或17所述的具有静电放电保护电路的半导体电路，其特征在于其中所述的信号延迟单元是为电阻与电容组成的电路。

20. 根据权利要求16或17所述的具有静电放电保护电路的半导体电路，其特征在于其中所述的信号延迟单元是为一传输栅。

21. 根据权利要求15所述的具有静电放电保护电路的半导体电路，其特征在于其更包括：

一第一静电放电箝位电路，电性耦接于该第一高电压源与该第一低电压源之间；以及

一第二静电放电箝位电路，电性耦接于该第二高电压源与该第二低电压源之间。

22. 根据权利要求15所述的具有静电放电保护电路的半导体电路，其特征在于其更包括：

一界面电路，电性耦接至该第一集成电路与该第二集成电路之间，并且耦接于该第一与该第二高电压源及该第一与该第二低电压源之间。

23. 一种具有静电放电保护电路的半导体电路，其特征在于其包括：

一第一集成电路，电性耦接于一第一高电压源与一第一低电压源；

一第二集成电路，电性耦接于一第二高电压源与一第二低电压源；

一第一静电放电保护电路，耦接于该第一与该第二高电压源之间，更包括：

一P型第一半导体硅控整流器，包括一P型第一金属氧化物半导体晶体管，其中该P型第一半导体硅控整流器的阴极与该第一高电压源相接，该P型第一半导体硅控整流器的阳极与该第二高电压源相接，

一P型第二半导体硅控整流器，包括一P型第二金属氧化物半导体晶体管，其中该P型第二半导体硅控整流器的阳极与该第一高电压源相接，该P型第二半导体硅控整流器的阴极与该第二高电压源相接，其中该P型第一与该P型第二金属氧化物半导体晶体管的栅极经由一第一信号延迟单元连接到该第一高电压源，及

一寄生二极管，其中该寄生二极管的阴极与该第一高电压源相接，该寄生二极管的阳极与该第二高电压源相接；以及

一第二静电放电保护电路，耦接于该第一与该第二低电压源之间，更包括：

一N型第一半导体硅控整流器，包括一N型第一金属氧化物半导体晶体管，其中该N型第一半导体硅控整流器的阴极与该第一低电压源相接，该N型第一半导体硅控整流器的阳极与该第二低电压源相接，

一N型第二半导体硅控整流器，包括一N型第二金属氧化物半导体晶体管，其中该N型第二半导体硅控整流器的阳极与该第一低电压源相接，该N型第二半导体硅控整流器的阴极与该第二低电压源相接，其中该N型第一与该N型第二金属氧化物半导体晶体管的栅极经由一第二信号延迟单元连接到该第二低电压源，及

一寄生二极管，其中该寄生二极管的阴极与该第一低电压源相接，该寄生二极管的阳极与该第二低电压源相接。

24. 根据权利要求23所述的具有静电放电保护电路的半导体电路，其特征在于其中所述的第一与第二信号延迟单元是为电阻组成的电路。

25. 根据权利要求23所述的具有静电放电保护电路的半导体电路，其特征在于其中所述的第一与第二信号延迟单元是为电阻与电容组成的电路。

26. 根据权利要求23所述的具有静电放电保护电路的半导体电路，其特征在于其中所述的信号延迟单元是为一传输栅。

27. 根据权利要求23所述的具有静电放电保护电路的半导体电路，其特征在于其更包括：

一第一静电放电箝位电路，电性耦接于该第一高电压源与该第一低电压源之间；以及

一第二静电放电箝位电路，电性耦接于该第二高电压源与该第二低电压源之间。

28. 根据权利要求23所述的具有静电放电保护电路的半导体电路，其特征在于其更包括：

一界面电路，电性耦接至该第一集成电路与该第二集成电路之间，并且耦接于该第一与该第二高电压源及该第一与该第二低电压源之间。

29. 一种静电放电保护半导体电路，适用于具有一第一电压源与一第二电压源的一集成电路中，该静电放电保护半导体电路包括：

一基底；

一井区，位于该基底中；

一第一第一型掺杂区与一第二第一型掺杂区，位于该基底中且在该井区外，其中该第二第一型掺杂区耦接至该第二电压源；

一第一与一第二第二型掺杂区，分别邻近该第一与该第二第一型掺杂区，且位在该基底与该井区中；

一第三与一第四第二型掺杂区，分别邻近该第一与该第二第二型掺杂区，且位于该井区中，其中该第三第二型掺杂区耦接至该第二电压源；

一第一栅极结构，位于该基底上且在该第一与该第三第二型掺杂区之间，其中该第一第一型掺杂区与该第一栅极结构耦接到该第一电压源；

一第三第一型掺杂区，位于该井区中且位于该第三与该第四第二型掺杂区之间；以及

一第二栅极结构，位于该基底上且在该第二与该第四第二型掺杂区之间，其中该第三第一型掺杂区、该第四第二型掺杂区与该第二栅极结构耦接到该第一电压源，

其中该第三第二型掺杂区与该第三第一型掺杂区构成一寄生二极管，该第一第一型掺杂区、该基底、该井区与该第三第二型掺杂区构成第一半导体硅控整流器，该第四第二型掺杂区、该井区、该基底与该第二第一型掺杂区构成第二半导体硅控整流器。

30. 根据权利要求29所述的静电放电保护半导体电路，其特征在于其中所述的第一型掺杂区为N型掺杂区，第二型掺杂区为P型掺杂区。

31. 根据权利要求29所述的静电放电保护半导体电路，其特征在于其中所述的基底为P形基底，且该井区为N型井。

32. 根据权利要求29所述的静电放电保护半导体电路，其特征在于其中所述的第一与第二电压源的电压不相等，且为该静电放电保护半导体电路的相对高电压源。

33. 一种静电放电保护半导体电路，适用于具有一第一电压源与一第二电压源的一集成电路中，其特征在于其中所述的静电放电保护半导体电路包括：

一基底；

一井区，位于该基底中；

一第一第一型掺杂区与一第二第一型掺杂区，位于该基底中且在该井区外，其中该第一第一型掺杂区耦接至该第一电压源且该第二第一型掺杂区耦接至该第二电压源；

一第三与一第四第一型掺杂区，分别邻近该第一与该第二第一型掺杂区，且位在该基底与该井区中；

一第一栅极结构，位于该基底上且在该第一与该第三第一型掺杂区之间，其中该第一栅极结构耦接到该第二电压源；

一第二栅极结构，位于该基底上且在该第二与该第四第一型掺杂区之间，其中该第二栅极结构耦接到该第二电压源，

一第一与一第二第二型掺杂区，分别与该第三与该第四第一型掺杂区相邻，且位于该井区中，其中该第一第二型掺杂区耦接至该第二电压源且该第二第二型掺杂区耦接至该第一电压源；以及

一第五第一型掺杂区，位于该井区中且位于该第一与该第二第二型掺杂区之间，其中该第五第一型掺杂区耦接至第一电压源，

其中该第一第二型掺杂区与该第五第一型掺杂区构成一寄生二极管，该第一第一型掺杂区、该基底、该井区与该第一第二型掺杂区构成第一半导体硅控整流器，该第二第二型掺杂区、该井区、该基底与该第二第一型掺杂区构成第二半导体硅控整流器。

34. 根据权利要求33所述的静电放电保护半导体电路，其特征在于其中所述的第一型掺杂区为N型掺杂区，第二型掺杂区为P型掺杂区。

35. 根据权利要求33所述的静电放电保护半导体电路，其特征在于其中所述的基底为P型基底，且该井区为N型井。

36. 根据权利要求33所述的静电放电保护半导体电路，其特征在于其中所述的第一与第二电压源的电压不相等，且为该静电放电保护半导体电路的相对低电压源。

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