JP4162364B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4162364B2 JP4162364B2 JP2000191760A JP2000191760A JP4162364B2 JP 4162364 B2 JP4162364 B2 JP 4162364B2 JP 2000191760 A JP2000191760 A JP 2000191760A JP 2000191760 A JP2000191760 A JP 2000191760A JP 4162364 B2 JP4162364 B2 JP 4162364B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- ddr
- dram
- data
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Landscapes
- Dram (AREA)
Description
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にダブル・データ・レート(DDR)型のダイナミック・ランダム・アクセス・メモリ(DRAM)(DDR-DRAM)を2個1つのパッケージ内に有し、2つのDDR-DRAMのデータ入出力線に共通に接続した半導体記憶装置に関する。
【0002】
【従来の技術】
近年、DRAMなどに代表される半導体記憶装置(メモリデバイス)は、データの大容量化と共に、データ転送速度の向上が求められている。そこで、高速のデータ転送を可能にするシンクロナス(DRAM)などの新しいDRAMの方式が各種提案されている。SDRAMは、内部での動作を外部クロックに同期してパイプライン方式で行い、データの入出力も外部クロックに同期して行う。そのため、SDRAMに外部クロックを供給する必要がある。クロックは1周期内に「高(H)」と「低(L)」の間で変化するのに対して、クロック以外の信号はクロックの1周期毎に「高(H)」と「低(L)」の間で変化するので、変化周期は実質的にクロックの2倍であり、クロックの伝送が大きな問題になる。
【0003】
従来のSDRAMは、クロックの立ち上がりに同期してデータの転送を行っており、データの転送周期はクロックの周期と同じであった。これに対して、クロックの立ち上がりエッジと立ち下がりエッジの両方に同期してデータ転送を行うことにより、同じクロック周期であれば従来の方式に比べて2倍の速度でデータを転送できるダブル・データ・レート(DDR)型のDRAM(DDR-DRAM)が提案されている。
【0004】
図1は、DDR−DRAMの基本構成を示すブロック構成図である。内部クロック発生回路11は、外部から入力される相補クロックCLK、/CLK、及びクロックイネーブル信号CKEから内部クロックICLKや出力クロックOCLK及びアドレス信号や制御信号を取り込む入力タイミング信号などを発生する。コマンドデコーダ12は、入力タイミング信号に同期して制御信号/CS、/RAS、/CAS、/WE、及びAPなどを受け、それらをデコードしてデコード結果を制御信号ラッチ15−A,B,C,D、モードレジスタ16、データ入出力部14に供給する。アドレスバッファ13は、アドレス信号A0−A11、及びバンク選択信号BA0、BA1を受け、制御信号ラッチ15−A,B,C,D、モードレジスタ16、及びコラムアドレスカウンタ17−A,B,C,Dに供給すると共に、DRAMコア18−A,B,C,Dにロウアドレスを供給する。データ入出力部14は、書込モード時には、データ入出力タイミング信号DQSに同期してデータDQ0−nを受け、DRAMコア18−A,B,C,Dに供給し、読出モード時には、DRAMコア18−A,B,C,Dから読み出した読出データをデータDQ0−nとして出力タイミング信号に同期して出力する。出力タイミング信号は、データ入出力タイミング信号DQSとして出力される。
【0005】
制御信号ラッチ15−A,B,C,Dのうちアドレスバッファ13からのバンク選択信号に対応する回路が、コマンドデコーダ12からの制御信号をラッチして、DRAMコア18−A,B,C,Dのうち対応する部分にRAS,CAS,WEを出力する。モードレジスタ16は、コマンドデコーダ12からの制御信号及びアドレスバッファ13からの信号に応じて指示されたモードに対応してコラムアドレスカウンタ17−A,B,C,Dに対応するコラムアドレスが設定されるように制御する。コラムアドレスカウンタ17−A,B,C,Dは、設定されたコラムアドレスから設定されたアドレス数分のコラムアドレスを順次DRAMコア18−A,B,C,Dに出力する。図示のDRAMコア18−A,B,C,Dは4バンク構成であり、活性化されたバンクが、制御信号RAS,CAS,WE、ロウアドレス、コラムアドレスに応じて、書込動作時にはI/Oに供給される書込データを指示されたアドレスのメモリセルに書込み、読出動作時には指示されたアドレスのメモリセルから読み出した読出データをI/Oに供給する。DDR−DRAMのようなSDRAMでは、複数のバンクに交互にアクセスするので、例えば、200MHzでデータを読み出す場合でも、各バンクからのデータの読み出しは100MHzで行われ、出力部のみが200MHzでデータを出力する。
【0006】
DDR−DRAMについては広く知られているので、ここではこれ以上の説明は省略する。また、以下の説明では、主として読出データの出力動作について説明するが、データの書込み動作も同様である。
図2は、従来のDDR−DRAMにおけるデータ読み出し時の動作を示すタイムチャートである。図示のように、外部クロックとして実線で示すCLKとその相補信号である破線で示す/CLKを受け、リード(読み出し)コマンドを受けると、CLKの立ち上がりエッジに同期して1番目のデータQ1を出力し、その半周期後/CLKの立ち上がりエッジ、すなわちCLKの立ち下がりエッジに同期して2番目のデータQ2を出力する。従って、外部クロックCLKの1周期の間に2つのデータQ1,Q2が読み出される。従来は、外部クロックCLKの立ち上がりエッジにのみ同期して外部クロックCLKの1周期の間に1つのデータを出力するだけであったので、外部クロックの周期が同じであれば、DDR−DRAMは従来のSDRAMに比べて2倍のデータが読み出せる。
【0007】
DDR−DRAMにおけるデータの書込動作の場合には、書込データが外部クロックCLKの立ち上がりエッジと立ち下がりエッジに同期して変化するので、書込データが安定する、例えば立ち上がりエッジと立ち下がりエッジからクロックの1/4周期ずれ時点でラッチする。
【0008】
【発明が解決しようとする課題】
上記のように、DDR−DRAMであれば、同じクロック周期であれば従来の2倍の速度でデータ転送が可能であるが、データ転送速度をより一層高速にするにはクロックの速度や内部動作をより一層高速にする必要がある。例えば、400MHzの周波数でデータ転送を行う場合には、DDR方式を使用しても、200MHzのクロックを使用し、DRAMの内部も各バンクは200MHzで動作する必要がある。メモリデバイスの高速化は、これまでデザインルールの縮小や配線の低抵抗化、回路段数の削減などで実現してきたが、すでに電子速度などの物理的な限界が見え始めており、デザインルールの縮小や配線の低抵抗化など従来の技術の改良ではこれ以上の高速化が難しくなっている。
【0009】
本発明は、このような状況を打破するためになされた発明であり、DDR−DRAMのクロック速度や内部動作速度は同じで、データ転送速度のみを高速化できる半導体記憶装置の実現を目的とする。
【0010】
【課題を解決するための手段】
上記目的を実現するため、本発明の半導体記憶装置は、1つのパッケージ内に2個のDDR−DRAMを設け、データ入出力線に共通に接続し、1つの半導体記憶装置とする。その上で、半導体記憶装置に、外部クロックから、この外部クロックと同一周波数で同一位相の第1クロックと、外部クロックと同一周波数で1/4位相のずれた第2クロックを発生するクロック発生回路を設け、第1クロックと第2クロックを2個のDDR−DRAMにクロックとして供給する。これにより、2個のDDR−DRAMは1/4位相ずれて動作する。ここで、各DDR−DRAMからのデータの出力がクロックの1/2周期行われると2つのDDR−DRAMからのデータの出力が重なるという問題が生じる。そこで、第1のDDR−DRAMのデータ出力部は、第1クロックの立ち上がりエッジと立ち下がりエッジから所定の位相後から1/4位相分の期間それぞれデータを出力し、それ以外の期間はデータ出力回路をハイ・インピーダンス状態にし、第2のメモリデバイスのデータ出力部は、第2クロックの立ち上がりエッジと立ち下がりエッジから所定の位相後から1/4位相分の期間それぞれデータを出力し、それ以外の期間はデータ出力回路をハイ・インピーダンス状態にする。これにより読み出し時のデータの衝突が回避できる。なお、データの書込みはデータ入出力線上のデータをラッチするだけなので、従来のDDR−DRAMの構成がそのまま使用できる。
【0011】
なお、第1と第2のDDR−DRAMを同一シリコン基板上に形成し、それぞれ独立して動作可能なDDR−DRAMとして加工可能であるようにすることが望ましい。一般に半導体装置ではデバイスの面積が大きいほど不良の発生確率が高くなる。そのため、第1と第2のDDR−DRAMがそれぞれ従来と同じ大きさであれば、その分不良の発生確率が増加して歩留りが低下する。第1と第2のDDR−DRAMが独立して動作可能なDDR−DRAMとして加工可能であれば、一方に不良が生じた場合でも他方は従来の半分の容量のDDR−DRAMとして使用可能である。これにより、実質的な歩留りを大幅に改善できる。
【0012】
半導体装置のデータ入出力線はシリコン基板上に形成された同一配線であるが、第1と第2のDDR−DRAMのデータ入出力線は、独立して加工する場合には独立して使用できることが必要であり、半導体装置のデータ入出力線と第1と第2のDDR−DRAMのデータ入出力線は、ボンディングワイヤを介して接続する。
【0013】
クロック発生回路は、DLL回路で実現できる。
また、第1と第2のDDR−DRAMのデータ出力回路を制御する信号は、第1及び第2クロックを使用すれば容易に生成できるので、第1と第2のDDR−DRAMには、それぞれ第1と第2クロックの両方を供給する。
【0014】
【発明の実施の形態】
図3は、本発明の第1実施例の半導体記憶装置(メモリデバイス)のチップ上の構成及びブロック構成を示す図である。
図示のように、半導体ウエハ1上には多数のチップ(ダイ)2が形成され、チップの完成後電気的な試験を行い、ダイサで切断した後良品のみが組み立てられる。各チップ2は、破線5で第1の部分3と第2の部分4に分けられる。第1の部分3には、第1のDDR−DRAM33と、クロックバッファ32と、クロックバッファ32へ入力される外部クロックCLKと/CLKの入力パッド31と、第1のDDR−DRAM33の2組のデータ出力バッド35と36と、クロックバッファ32から第1のDDR−DRAM33へ供給される第1クロックCLKAと/CLKAの信号線に接続されるパッド37とが設けられている。他にも、制御信号やアドレス信号が入力されるパッドを有するが図示は省略している。
【0015】
また、第2の部分4には、第2のDDR−DRAM43と、位相制御回路42と、位相制御回路42へ入力されるクロック用パッド47と、第2のDDR−DRAM43の2組のデータ出力バッド45と46と、位相制御回路42から第2のDDR−DRAM43へ供給される第2クロックCLKBと/CLKBの信号線に接続されるパッド48とが設けられている。他にも、制御信号やアドレス信号が入力されるパッドを有するが図示は省略している。
【0016】
破線5の部分で切断して第1のDDR−DRAM33と第2のDDR−DRAM43を別々のチップとして組み立てる場合には、クロックバッファ32と位相制御回路42には電源を供給しないようにして、パッド37と48にそれぞれ外部クロックを供給し、制御信号やアドレス信号が入力されるパッドには、それぞれ対応する信号を供給するようにする。データ出力バッド35と36の一方及び45と46の一方をデータ出力パッドとして使用する。これにより、第1のDDR−DRAM33と第2のDDR−DRAM43は別々のチップとして使用できる。
【0017】
チップ2を1個のチップとして組み立てる場合には、パッド36と46の対応するパッドをそれぞれ接続し、更にパッド37と47の対応するパッドをそれぞれ接続する。パッド31には、外部クロックCLKと/CLKが供給されるようにし、パッド48は接続しない。出力データのパッドとしては、35と45の一方を使用する。また、第1及び第2の部分3と4の制御信号やアドレス信号が入力されるパッドには、それぞれ対応する信号を供給するようにする。
【0018】
クロックバッファ32は、パッド31から供給される外部クロックCLKと/CLKを受けて第1クロックCLKAと/CLKAを発生し、第1のDDR−DRAM33とパッド37に供給する。位相制御回路42は、パッド37と47から供給される第1クロックCLKAと/CLKAから1/4位相(90°)遅れた第2クロックCLKBと/CLKBを発生し、第2のDDR−DRAM43に供給する。これにより、第1のDDR−DRAM33と第2のDDR−DRAM43は、第1クロックCLKAと第2クロックCLKBに同期して、すなわちクロックの1/4位相ずれてそれぞれ内部動作を行う。位相制御回路42は、例えば、第1クロックCLKAと/CLKAを分周して任意の位相遅れの信号を取り出せる回路や、第1クロックCLKAと/CLKAをそれぞれ遅延させる遅延量が調整可能な遅延(ディレイ)素子で構成され、CLKAと/CLKAを1/4位相(90°)遅らせるように遅延量を設定する。
【0019】
図4は第1のDDR−DRAM33と第2のDDR−DRAM43の内部にそれぞれ設けられるデータ出力部34と44の構成を示すブロック図であり、図5は出力ディスエーブル信号発生回路71の構成を示す図であり、図6は出力ディスエーブル信号発生回路71で使用されるディレイ回路74の構成例を示す図であり、図7は出力制御回路72及び出力トランジスタ73の構成を示す図である。
【0020】
図4に示すように、データ出力部は、出力ディスエーブル信号発生回路71と出力制御回路72と出力トランジスタ73で構成される。従来のDDR−DRAMにおいては、出力信号outezを出力制御回路に供給して出力を制御していた。本実施例は、出力信号outezから出力ディスエーブル信号outdzを発生する出力ディスエーブル信号発生回路71を新たに設け、出力制御回路72の一部を出力ディスエーブル信号outdzで制御する点のみが従来と異なり、他は従来のDDR−DRAMの出力部と同じ構成を有する。
【0021】
図5に示すように、出力ディスエーブル信号発生回路71は、出力信号outezを所定量遅延させるディレイ回路74と、出力ディスエーブル信号outdzのパルス幅を設定するインバータ列75と、NANDゲート76と、インバータ77とを有する。ディレイ回路74は、図6に示すように、インバータ78と抵抗79と容量80とインバータ81とで構成される遅延要素を直列に接続したもので、入力INを各段で遅延し、何段目から出力OUTを取り出すかで遅延量が選択できるようになっている。図5の出力ディスエーブル信号発生回路71により、出力信号outezの立ち上がりエッジから所定量遅延した時点で立ち上がり、所定の幅のパルスを有する出力ディスエーブル信号outdzが生成される。
【0022】
出力制御回路72と出力トランジスタ73は、図7のような構成を有する。この回路は従来のDDR−DRAMの出力部と類似の構成を有し、出力ディスエーブル信号outdzが印加されるトランジスタが付加されている点のみが異なる。出力ディスエーブル信号outdzを印加することにより、Pチャンネルの出力トランジスタのゲートに印加される信号Poutが「高(H)」になり、このPチャンネルの出力トランジスタはオフ状態になる。また、Nチャンネルの出力トランジスタのゲートに印加される信号Noutが「低(L)」になり、このNチャンネルの出力トランジスタもオフ状態になる。従って出力はハイ・インピーダンス状態になる。
【0023】
図8は、本実施例の半導体記憶装置の動作を示すタイムチャートである。図4に示すように、CLKAと/CLKAは相補クロックであり、CLKBと/CLKBはCLKAと/CLKAをそれぞれ1/4位相(90°)遅延させた信号である。これにより、第1のDDR−DRAM33と第2のDDR−DRAM43は、第1クロックCLKAと第2クロックCLKBに同期して、すなわちクロックの1/4位相ずれてそれぞれ内部動作を行う。第1のDDR−DRAM33と第2のDDR−DRAM43は、リード・コマンドなどの制御信号を、第1クロックCLKAと第2クロックCLKBの立ち上がりエッジでそれぞれ取り込むので、制御信号は2つのクロックの立ち上がりエッジにかかるようにする。ロウ・アドレス信号は、アクティブ動作の時にアドレス信号が印加されるパッドから入力され、コラムアドレスはその後の動作時に入力される。
【0024】
読み出し動作を例として説明すると、リード・コマンドを受けて、アドレス信号で指定したアドレスのメモリセルにアクセスして記憶されているデータを読み出し、内部データバスアンプで増幅し、出力制御回路72の部分に供給される。第1のDDR−DRAM33の出力信号outezは、CLKAの立ち上がりエッジと立ち下がりエッジで立ち上がる2つのパルスa,bである。これは従来と同じである。また、第2のDDR−DRAM43の出力信号outezは、CLKBの立ち上がりエッジと立ち下がりエッジで立ち上がる2つのパルスe,fである。これも従来と同じである。
【0025】
第1のDDR−DRAM33の出力ディスエーブル信号発生回路は、パルスa,bを所定量遅延させた2つのパルスc,dを発生し、出力ディスエーブル信号outdzとして出力する。パルスc,dは、CLKBの立ち上がりエッジ及び立ち下がりエッジの前に立ち上がるパルスである。同様に、第2のDDR−DRAM43の出力ディスエーブル信号発生回路は、パルスe,fを所定量遅延させた2つのパルスg,hを発生し、出力ディスエーブル信号outdzとして出力する。パルスg,hは、CLKAの立ち上がりエッジ及び立ち下がりエッジの前に立ち上がるパルスである。
【0026】
第1のDDR−DRAM33は、パルスaに応じてデータQ1を出力し、パルスcに応じてCLKBが立ち上がる時には出力をハイ・インピーダンス状態にする。第2のDDR−DRAM43は、パルスeに応じてデータQ2を出力し、パルスgに応じてCLKAが立ち下がる時には出力をハイ・インピーダンス状態にする。次に、第1のDDR−DRAM33は、パルスbに応じてデータQ3を出力し、パルスdに応じてCLKBが立ち下がる時には出力をハイ・インピーダンス状態にする。第2のDDR−DRAM43は、パルスfに応じてデータQ4を出力し、パルスhに応じてCLKAが立ち上がる時には出力をハイ・インピーダンス状態にする。このようにして、第1のDDR−DRAM33と第2のDDR−DRAM43の4つの出力データが、クロックの1周期の間に衝突すること無しに出力される。従って、クロックを100MHzとすると、データレートは400MHzになる。この場合、各DDR−DRAMは200MHzのデータレートでデータを出力し、内部動作は100MHzで行うことになる。従って、従来の同等のデータレートの200MHz動作のDDR−DRAMに比べて、内部回路での遅延時間の許容範囲を大きくでき、内部タイミングマージンなども大きくできる。
【0027】
なお、書込み動作については、従来と同様に、第1のDDR−DRAM33と第2のDDR−DRAM43は、それぞれCLKAとCLKBの両方のエッジに対して所定の位相で1/2周期毎にラッチパルスを発生する。CLKAとCLKBは1/4周期ずれているので、1/4周期毎に交互にラッチパルスが発生される。共通のデータ線上には、1/4周期毎に書込みデータが供給されるので、このラッチパルスで交互に書込みデータをラッチしてメモリセルに書き込む。従って、従来と同様の動作を行えばよい。
【0028】
図9は、本発明の第2実施例のメモリデバイスのブロック構成図である。第1実施例と異なるのは、クロックバッファ32と位相制御回路42の代わりにシフトクロック発生回路91を設け、外部クロックと同一周期でそれぞれ1/4位相(90°)ずれた4つのクロックCLKA,/CLKA,CLKB,/CLKBを発生させ、第1のDDR−DRAM33と第2のDDR−DRAM43に4つのクロックを供給する点と、第1のDDR−DRAM33と第2のDDR−DRAM43の出力部34、44は、4つのクロックから出力信号outezと出力ディスエーブル信号outdzを生成する点である。なお、クロックを供給するパッドと、データ出力パッドも第1実施例とは異なる。
【0029】
第1と第2の部分3と4を分けて第1のDDR−DRAM33と第2のDDR−DRAM43を別々のチップとして組み立てる場合には、シフトクロック発生回路91には電源を供給しないようにして、パッド92のうちCLKAと/CLKAの信号線に接続されるパッドに外部クロックを供給し、パッド93のうちCLKBと/CLKBの信号線に接続されるパッドに外部クロックを供給する。また、データ出力バッド94と96を使用する。これにより、第1のDDR−DRAM33と第2のDDR−DRAM43は別々のチップとして使用できる。
【0030】
チップ2を1個のチップとして組み立てる場合には、パッド92と93の対応するパッドをそれぞれ接続し、更にパッド94と95及び96と97の対応するパッドをそれぞれ接続する。パッド31には、外部クロックCLKと/CLKが供給されるようにする。また、第1及び第2の部分3と4の制御信号やアドレス信号が入力されるパッドには、それぞれ対応する信号を供給するようにする。
【0031】
図10は、シフトクロック発生回路91の構成を示す図であり、図11は1個の可変ディレイ回路とディレイ制御回路の構成を示す図である。図10に示すように、シフトクロック発生回路91は、直列に接続された4個の可変ディレイ回路51〜54と、位相比較回路55とディレイ制御回路56とを有する。図11に示すように、可変ディレイ回路は入力信号INが入力されるインバータ61と出力信号OUTを出力するインバータ62の間に抵抗とトランジスタの複数の組がグランド線との間に接続されており、オンにするトランジスタの個数を変化させることにより信号線の容量が変化して、入力信号INに対する出力信号OUTの遅延量が変化する。ディレイ制御回路56は、可変ディレイ回路の各トランジスタのゲートに印加される信号のうち、ある位置から左側の信号を「H」にそれより右側の信号を「L」し、制御信号sre,sro,sle,sloの状態に応じて、切り換わる位置を変化させる。従って、可変ディレイ回路の遅延量が変化する。
【0032】
図10に戻って、1段目の可変ディレイ回路51に外部クロックCLKが入力され、位相比較回路55は4段目の可変ディレイ回路54の出力とCLKの位相を比較し、比較結果をディレイ制御回路56に出力する。ディレイ制御回路56は、位相が一致する時には各可変ディレイ回路の遅延量を維持し、一致しない時には一致するように各可変ディレイ回路の遅延量を変化させる。4個の可変ディレイ回路51〜54は等価であるので、位相が一致した時には、各可変ディレイ回路は外部クロックCLKを1/4位相ずつ遅延させることになる。従って、1段目の可変ディレイ回路51からはCLKを1/4位相遅延させたCLKBが、2段目の可変ディレイ回路52からはCLKを1/2位相遅延させた/CLKAが、3段目の可変ディレイ回路53からはCLKを3/4位相遅延させた/CLKBが、4段目の可変ディレイ回路54からはCLKと同位相のCLKAが出力される。
【0033】
以上のようにして、シフトクロック発生回路91は、外部クロックと同一周期でそれぞれ1/4位相(90°)ずれた4つのクロックCLKA,/CLKA,CLKB,/CLKBを発生させ、これらを第1のDDR−DRAM33と第2のDDR−DRAM43に供給する。第1のDDR−DRAM33と第2のDDR−DRAM43の出力部34、44は、4つのクロックから出力信号outezと出力ディスエーブル信号outdzを生成する。
【0034】
【発明の効果】
以上説明したように、本発明によれば、DDR−DRAMのクロック速度や内部動作速度は同じで、データ転送速度のみを高速化できる半導体記憶装置が、製造における歩留りを実質的に低下させることなしに実現できる。
【図面の簡単な説明】
【図1】DDR−DRAMのブロック構成図である。
【図2】従来のDDR−DRAMの動作を示すタイムチャートである。
【図3】本発明の第1実施例のメモリデバイスのウエハ上の構成及びブロック構成を示す図である。
【図4】実施例のメモリデバイスの各DDR−DRAMの出力部の構成を示すブロック図である。
【図5】出力ディスエーブル信号発生回路を示す図である。
【図6】出力ディスエーブル信号発生回路で使用するディレイ回路の例を示す図である。
【図7】実施例のメモリデバイスの各DDR−DRAMの出力制御回路及び出力トランジスタの構成を示す図である。
【図8】実施例における動作を示すタイムチャートである。
【図9】本発明の第2実施例のメモリデバイスのブロック構成を示す図である。
【図10】第2実施例のメモリデバイスのシフトクロック発生回路の構成を示す図である。
【図11】シフトクロック発生回路における可変ディレイ回路とディレイ制御回路の構成を示す図である。
【符号の説明】
2…チップ
3…第1の部分
4…第2の部分
32…クロックバッファ
33…第1のDDR−DRAM
42…位相制御回路
43…第2のDDR−DRAM
Claims (3)
- クロックの立ち上がりエッジと立ち下がりエッジに対して所定の位相でデータを出力する第1と第2のDDR−DRAMを1つのパッケージ内に有する半導体記憶装置であって、
前記第1と第2のDDR−DRAMは、同一シリコン基板上に形成され、
前記第1と第2のDDR−DRAMのデータ入出力線は、それぞれ2個以上のボンディングパッドを有し、前記第1と第2のDDR−DRAMのデータ入出力線の対応するボンディングパッドがボンディングワイヤを介して接続され、
外部クロックから、該外部クロックと同一周波数で同一位相の第1クロックと、前記外部クロックと同一周波数で1/4位相ずれた第2クロックを発生し、前記第1クロックを前記第1のDDR−DRAMにクロックとして供給し、前記第2クロックを前記第2のDDR−DRAMにクロックとして供給するクロック発生回路を備え、
前記第1のDDR−DRAMは、前記第1クロックの立ち上がりエッジと立ち下がりエッジから前記所定の位相後から前記外部クロックの約1/4位相分の期間それぞれデータを出力し、それ以外の期間はデータ出力回路をハイ・インピーダンス状態にするデータ出力部を備え、
前記第2のDDR−DRAMは、前記第2クロックの立ち上がりエッジと立ち下がりエッジから前記所定の位相後から前記外部クロックの約1/4位相分の期間それぞれデータを出力し、それ以外の期間はデータ出力回路をハイ・インピーダンス状態にするデータ出力部を備えることを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって、
前記クロック発生回路は、遅延量が可変である4個の同一の可変ディレイ回路を4段直列に接続したディレイ回路と、前記外部クロックを前記ディレイ回路で遅延した遅延クロックと前記外部クロックの位相を比較する位相比較回路と、該位相比較回路の比較結果に応じて、前記遅延クロックと前記外部クロックが同一位相になるように各可変ディレイ回路の遅延量を制御するディレイ制御回路とを備える半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって、
前記クロック発生回路は、前記第2クロックを前記第1のDDR−DRAMにも、前記第1クロックを前記第2のDDR−DRAMにも供給し、
前記第1のDDR−DRAMの前記データ出力部は、前記第1及び第2クロックからデータ出力制御信号を生成し、
前記第2のDDR−DRAMの前記データ出力部は、前記第1及び第2クロックからデータ出力制御信号を生成する半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000191760A JP4162364B2 (ja) | 2000-06-26 | 2000-06-26 | 半導体記憶装置 |
US10/316,121 US6618320B2 (en) | 2000-06-26 | 2002-12-11 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000191760A JP4162364B2 (ja) | 2000-06-26 | 2000-06-26 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002015567A JP2002015567A (ja) | 2002-01-18 |
JP4162364B2 true JP4162364B2 (ja) | 2008-10-08 |
Family
ID=18691008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000191760A Expired - Fee Related JP4162364B2 (ja) | 2000-06-26 | 2000-06-26 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6618320B2 (ja) |
JP (1) | JP4162364B2 (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003059298A (ja) * | 2001-08-09 | 2003-02-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
US20030076636A1 (en) * | 2001-10-23 | 2003-04-24 | Ming-Dou Ker | On-chip ESD protection circuit with a substrate-triggered SCR device |
JP2004287691A (ja) * | 2003-03-20 | 2004-10-14 | Renesas Technology Corp | 半導体集積回路 |
DE10329395A1 (de) * | 2003-06-30 | 2005-02-10 | Infineon Technologies Ag | Verfahren zur Datenübertragung |
US7023719B1 (en) | 2003-10-23 | 2006-04-04 | Lsi Logic Corporation | Memory module having mirrored placement of DRAM integrated circuits upon a four-layer printed circuit board |
US8250295B2 (en) | 2004-01-05 | 2012-08-21 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
US7289386B2 (en) | 2004-03-05 | 2007-10-30 | Netlist, Inc. | Memory module decoder |
US7916574B1 (en) | 2004-03-05 | 2011-03-29 | Netlist, Inc. | Circuit providing load isolation and memory domain translation for memory module |
US7532537B2 (en) * | 2004-03-05 | 2009-05-12 | Netlist, Inc. | Memory module with a circuit providing load isolation and memory domain translation |
US7249230B2 (en) * | 2004-06-23 | 2007-07-24 | Intel Corporation | Queue structure with validity vector and order array |
KR100663362B1 (ko) | 2005-05-24 | 2007-01-02 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
US20060277355A1 (en) * | 2005-06-01 | 2006-12-07 | Mark Ellsberry | Capacity-expanding memory device |
JP2007066026A (ja) * | 2005-08-31 | 2007-03-15 | Renesas Technology Corp | 半導体装置とその試験方法及び製造方法 |
JP4627286B2 (ja) * | 2006-09-05 | 2011-02-09 | エルピーダメモリ株式会社 | 半導体記憶装置及び半導体装置 |
US7859940B2 (en) * | 2007-07-09 | 2010-12-28 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuits including clock delay control circuits for non-volatile memories |
US8516185B2 (en) | 2009-07-16 | 2013-08-20 | Netlist, Inc. | System and method utilizing distributed byte-wise buffers on a memory module |
US8417870B2 (en) | 2009-07-16 | 2013-04-09 | Netlist, Inc. | System and method of increasing addressable memory space on a memory board |
US8154901B1 (en) | 2008-04-14 | 2012-04-10 | Netlist, Inc. | Circuit providing load isolation and noise reduction |
US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
US8539196B2 (en) * | 2010-01-29 | 2013-09-17 | Mosys, Inc. | Hierarchical organization of large memory blocks |
KR101190683B1 (ko) * | 2010-10-29 | 2012-10-12 | 에스케이하이닉스 주식회사 | 반도체 장치, 그의 신호 지연 방법, 적층 반도체 메모리 장치 및 그의 신호 생성 방법 |
JP2013089001A (ja) | 2011-10-18 | 2013-05-13 | Elpida Memory Inc | 半導体装置 |
KR20160038034A (ko) | 2013-07-27 | 2016-04-06 | 넷리스트 인코포레이티드 | 로컬 동기화를 갖는 메모리 모듈 |
US9502086B1 (en) * | 2015-11-23 | 2016-11-22 | Keysight Technologies, Inc. | Method and system for analyzing double data rate (DDR) random access memory (RAM) signals and displaying DDR RAM transactions |
KR20190087893A (ko) | 2018-01-17 | 2019-07-25 | 삼성전자주식회사 | 클럭을 공유하는 반도체 패키지 및 전자 시스템 |
CN113360430B (zh) * | 2021-06-22 | 2022-09-09 | 中国科学技术大学 | 动态随机存取存储器系统通信架构 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100268429B1 (ko) | 1997-03-18 | 2000-11-01 | 윤종용 | 동기형반도체메모리장치의데이터의입력회로및데이터입력방법 |
US6185149B1 (en) | 1998-06-30 | 2001-02-06 | Fujitsu Limited | Semiconductor integrated circuit memory |
JP4198271B2 (ja) | 1998-06-30 | 2008-12-17 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
JP2000163965A (ja) | 1998-11-27 | 2000-06-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
JP2001257018A (ja) * | 2000-03-13 | 2001-09-21 | Nec Corp | 回路モジュール |
US6532525B1 (en) * | 2000-09-29 | 2003-03-11 | Ati Technologies, Inc. | Method and apparatus for accessing memory |
US6424198B1 (en) * | 2001-08-09 | 2002-07-23 | International Business Machines Corporation | Memory clock generation with configurable phase advance and delay capability |
-
2000
- 2000-06-26 JP JP2000191760A patent/JP4162364B2/ja not_active Expired - Fee Related
-
2002
- 2002-12-11 US US10/316,121 patent/US6618320B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20030117885A1 (en) | 2003-06-26 |
JP2002015567A (ja) | 2002-01-18 |
US6618320B2 (en) | 2003-09-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4162364B2 (ja) | 半導体記憶装置 | |
US5537354A (en) | Semiconductor memory device and method of forming the same | |
US6759884B2 (en) | Semiconductor integrated circuit, method of controlling the same, and variable delay circuit | |
US7636273B2 (en) | Integrated circuit memory devices that support selective mode register set commands | |
US6427197B1 (en) | Semiconductor memory device operating in synchronization with a clock signal for high-speed data write and data read operations | |
US6212126B1 (en) | Semiconductor device including clock generation circuit capable of generating internal clock stably | |
JP4632114B2 (ja) | 半導体集積回路装置 | |
US6260128B1 (en) | Semiconductor memory device which operates in synchronism with a clock signal | |
US10839876B1 (en) | Apparatuses and methods for clock leveling in semiconductor memories | |
US6205082B1 (en) | LSI device with memory and logics mounted thereon | |
WO2019164663A1 (en) | Apparatuses and methods for duty cycle distortion correction of clocks | |
US20190066741A1 (en) | Apparatuses and methods for providing active and inactive clock signals | |
US9142276B2 (en) | Semiconductor device including latency counter | |
GB2368166A (en) | Semiconductor memory device for providing address access time and data access time at high speed | |
JP2009140322A (ja) | タイミング制御回路および半導体記憶装置 | |
JPH07326190A (ja) | 半導体記憶装置 | |
US8553489B2 (en) | Semiconductor device having point-shift type FIFO circuit | |
KR100499844B1 (ko) | 정렬데이타저장장치및본딩패드를구비한dram구조 | |
JP2000082287A (ja) | 半導体記憶装置 | |
US7492661B2 (en) | Command generating circuit and semiconductor memory device having the same | |
JP3569417B2 (ja) | 半導体メモリ | |
US20010047464A1 (en) | Synchronous semiconductor memory device having a burst mode for improving efficiency of using the data bus | |
US10614870B2 (en) | Low power method and system for signal slew rate control | |
JP4353324B2 (ja) | 半導体装置 | |
US6344763B1 (en) | Semiconductor integrated circuit device that can suppress generation of signal skew between data input/output terminals |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061106 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070717 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070918 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080401 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080529 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080624 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080722 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130801 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |