JP2002015567A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 ＤＤＲ−ＤＲＡＭのクロック速度や内部動作
速度は同じで、データ転送速度のみを高速化できる半導
体記憶装置の実現。 【解決手段】 クロックの立ち上がりエッジと立ち下が
りエッジに対して所定の位相でデータを出力する第１と
第２のDDR-DRAM33,43 を１つのパッケージ２内に有し、
データ入出力線が共通に接続される半導体記憶装置であ
って、外部クロックCLK から、同一位相の第１クロック
CLKAと、１／４位相ずれた第２クロックCLKBを発生する
クロック発生回路32,42 を備え、第１のDDR-DRAMは、CL
KAのエッジから1/4 位相分の期間それぞれデータを出力
し、それ以外の期間はデータ出力回路をハイ・インピー
ダンス状態にし、第２のDDR-DRAMは、CLKBのエッジから
1/4位相分の期間それぞれデータを出力し、それ以外の
期間はデータ出力回路をハイ・インピーダンス状態にす
る。
速度は同じで、データ転送速度のみを高速化できる半導
体記憶装置の実現。 【解決手段】 クロックの立ち上がりエッジと立ち下が
りエッジに対して所定の位相でデータを出力する第１と
第２のDDR-DRAM33,43 を１つのパッケージ２内に有し、
データ入出力線が共通に接続される半導体記憶装置であ
って、外部クロックCLK から、同一位相の第１クロック
CLKAと、１／４位相ずれた第２クロックCLKBを発生する
クロック発生回路32,42 を備え、第１のDDR-DRAMは、CL
KAのエッジから1/4 位相分の期間それぞれデータを出力
し、それ以外の期間はデータ出力回路をハイ・インピー
ダンス状態にし、第２のDDR-DRAMは、CLKBのエッジから
1/4位相分の期間それぞれデータを出力し、それ以外の
期間はデータ出力回路をハイ・インピーダンス状態にす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にダブル・データ・レート（ＤＤＲ）型のダイ
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）(D
DR-DRAM)を２個１つのパッケージ内に有し、２つのDDR-
DRAMのデータ入出力線に共通に接続した半導体記憶装置
に関する。
関し、特にダブル・データ・レート（ＤＤＲ）型のダイ
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）(D
DR-DRAM)を２個１つのパッケージ内に有し、２つのDDR-
DRAMのデータ入出力線に共通に接続した半導体記憶装置
に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭなどに代表される半導体
記憶装置（メモリデバイス）は、データの大容量化と共
に、データ転送速度の向上が求められている。そこで、
高速のデータ転送を可能にするシンクロナス（ＤＲＡ
Ｍ）などの新しいＤＲＡＭの方式が各種提案されてい
る。ＳＤＲＡＭは、内部での動作を外部クロックに同期
してパイプライン方式で行い、データの入出力も外部ク
ロックに同期して行う。そのため、ＳＤＲＡＭに外部ク
ロックを供給する必要がある。クロックは１周期内に
「高（Ｈ）」と「低（Ｌ）」の間で変化するのに対し
て、クロック以外の信号はクロックの１周期毎に「高
（Ｈ）」と「低（Ｌ）」の間で変化するので、変化周期
は実質的にクロックの２倍であり、クロックの伝送が大
きな問題になる。
記憶装置（メモリデバイス）は、データの大容量化と共
に、データ転送速度の向上が求められている。そこで、
高速のデータ転送を可能にするシンクロナス（ＤＲＡ
Ｍ）などの新しいＤＲＡＭの方式が各種提案されてい
る。ＳＤＲＡＭは、内部での動作を外部クロックに同期
してパイプライン方式で行い、データの入出力も外部ク
ロックに同期して行う。そのため、ＳＤＲＡＭに外部ク
ロックを供給する必要がある。クロックは１周期内に
「高（Ｈ）」と「低（Ｌ）」の間で変化するのに対し
て、クロック以外の信号はクロックの１周期毎に「高
（Ｈ）」と「低（Ｌ）」の間で変化するので、変化周期
は実質的にクロックの２倍であり、クロックの伝送が大
きな問題になる。
【０００３】従来のＳＤＲＡＭは、クロックの立ち上が
りに同期してデータの転送を行っており、データの転送
周期はクロックの周期と同じであった。これに対して、
クロックの立ち上がりエッジと立ち下がりエッジの両方
に同期してデータ転送を行うことにより、同じクロック
周期であれば従来の方式に比べて２倍の速度でデータを
転送できるダブル・データ・レート（ＤＤＲ）型のＤＲ
ＡＭ(DDR-DRAM)が提案されている。
りに同期してデータの転送を行っており、データの転送
周期はクロックの周期と同じであった。これに対して、
クロックの立ち上がりエッジと立ち下がりエッジの両方
に同期してデータ転送を行うことにより、同じクロック
周期であれば従来の方式に比べて２倍の速度でデータを
転送できるダブル・データ・レート（ＤＤＲ）型のＤＲ
ＡＭ(DDR-DRAM)が提案されている。
【０００４】図１は、ＤＤＲ−ＤＲＡＭの基本構成を示
すブロック構成図である。内部クロック発生回路１１
は、外部から入力される相補クロックＣＬＫ、／ＣＬ
Ｋ、及びクロックイネーブル信号ＣＫＥから内部クロッ
クＩＣＬＫや出力クロックＯＣＬＫ及びアドレス信号や
制御信号を取り込む入力タイミング信号などを発生す
る。コマンドデコーダ１２は、入力タイミング信号に同
期して制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、
及びＡＰなどを受け、それらをデコードしてデコード結
果を制御信号ラッチ１５−Ａ，Ｂ，Ｃ，Ｄ、モードレジ
スタ１６、データ入出力部１４に供給する。アドレスバ
ッファ１３は、アドレス信号Ａ０−Ａ１１、及びバンク
選択信号ＢＡ０、ＢＡ１を受け、制御信号ラッチ１５−
Ａ，Ｂ，Ｃ，Ｄ、モードレジスタ１６、及びコラムアド
レスカウンタ１７−Ａ，Ｂ，Ｃ，Ｄに供給すると共に、
ＤＲＡＭコア１８−Ａ，Ｂ，Ｃ，Ｄにロウアドレスを供
給する。データ入出力部１４は、書込モード時には、デ
ータ入出力タイミング信号ＤＱＳに同期してデータＤＱ
０−ｎを受け、ＤＲＡＭコア１８−Ａ，Ｂ，Ｃ，Ｄに供
給し、読出モード時には、ＤＲＡＭコア１８−Ａ，Ｂ，
Ｃ，Ｄから読み出した読出データをデータＤＱ０−ｎと
して出力タイミング信号に同期して出力する。出力タイ
ミング信号は、データ入出力タイミング信号ＤＱＳとし
て出力される。
すブロック構成図である。内部クロック発生回路１１
は、外部から入力される相補クロックＣＬＫ、／ＣＬ
Ｋ、及びクロックイネーブル信号ＣＫＥから内部クロッ
クＩＣＬＫや出力クロックＯＣＬＫ及びアドレス信号や
制御信号を取り込む入力タイミング信号などを発生す
る。コマンドデコーダ１２は、入力タイミング信号に同
期して制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、
及びＡＰなどを受け、それらをデコードしてデコード結
果を制御信号ラッチ１５−Ａ，Ｂ，Ｃ，Ｄ、モードレジ
スタ１６、データ入出力部１４に供給する。アドレスバ
ッファ１３は、アドレス信号Ａ０−Ａ１１、及びバンク
選択信号ＢＡ０、ＢＡ１を受け、制御信号ラッチ１５−
Ａ，Ｂ，Ｃ，Ｄ、モードレジスタ１６、及びコラムアド
レスカウンタ１７−Ａ，Ｂ，Ｃ，Ｄに供給すると共に、
ＤＲＡＭコア１８−Ａ，Ｂ，Ｃ，Ｄにロウアドレスを供
給する。データ入出力部１４は、書込モード時には、デ
ータ入出力タイミング信号ＤＱＳに同期してデータＤＱ
０−ｎを受け、ＤＲＡＭコア１８−Ａ，Ｂ，Ｃ，Ｄに供
給し、読出モード時には、ＤＲＡＭコア１８−Ａ，Ｂ，
Ｃ，Ｄから読み出した読出データをデータＤＱ０−ｎと
して出力タイミング信号に同期して出力する。出力タイ
ミング信号は、データ入出力タイミング信号ＤＱＳとし
て出力される。
【０００５】制御信号ラッチ１５−Ａ，Ｂ，Ｃ，Ｄのう
ちアドレスバッファ１３からのバンク選択信号に対応す
る回路が、コマンドデコーダ１２からの制御信号をラッ
チして、ＤＲＡＭコア１８−Ａ，Ｂ，Ｃ，Ｄのうち対応
する部分にＲＡＳ，ＣＡＳ，ＷＥを出力する。モードレ
ジスタ１６は、コマンドデコーダ１２からの制御信号及
びアドレスバッファ１３からの信号に応じて指示された
モードに対応してコラムアドレスカウンタ１７−Ａ，
Ｂ，Ｃ，Ｄに対応するコラムアドレスが設定されるよう
に制御する。コラムアドレスカウンタ１７−Ａ，Ｂ，
Ｃ，Ｄは、設定されたコラムアドレスから設定されたア
ドレス数分のコラムアドレスを順次ＤＲＡＭコア１８−
Ａ，Ｂ，Ｃ，Ｄに出力する。図示のＤＲＡＭコア１８−
Ａ，Ｂ，Ｃ，Ｄは４バンク構成であり、活性化されたバ
ンクが、制御信号ＲＡＳ，ＣＡＳ，ＷＥ、ロウアドレ
ス、コラムアドレスに応じて、書込動作時にはＩ／Ｏに
供給される書込データを指示されたアドレスのメモリセ
ルに書込み、読出動作時には指示されたアドレスのメモ
リセルから読み出した読出データをＩ／Ｏに供給する。
ＤＤＲ−ＤＲＡＭのようなＳＤＲＡＭでは、複数のバン
クに交互にアクセスするので、例えば、２００ＭＨｚで
データを読み出す場合でも、各バンクからのデータの読
み出しは１００ＭＨｚで行われ、出力部のみが２００Ｍ
Ｈｚでデータを出力する。
ちアドレスバッファ１３からのバンク選択信号に対応す
る回路が、コマンドデコーダ１２からの制御信号をラッ
チして、ＤＲＡＭコア１８−Ａ，Ｂ，Ｃ，Ｄのうち対応
する部分にＲＡＳ，ＣＡＳ，ＷＥを出力する。モードレ
ジスタ１６は、コマンドデコーダ１２からの制御信号及
びアドレスバッファ１３からの信号に応じて指示された
モードに対応してコラムアドレスカウンタ１７−Ａ，
Ｂ，Ｃ，Ｄに対応するコラムアドレスが設定されるよう
に制御する。コラムアドレスカウンタ１７−Ａ，Ｂ，
Ｃ，Ｄは、設定されたコラムアドレスから設定されたア
ドレス数分のコラムアドレスを順次ＤＲＡＭコア１８−
Ａ，Ｂ，Ｃ，Ｄに出力する。図示のＤＲＡＭコア１８−
Ａ，Ｂ，Ｃ，Ｄは４バンク構成であり、活性化されたバ
ンクが、制御信号ＲＡＳ，ＣＡＳ，ＷＥ、ロウアドレ
ス、コラムアドレスに応じて、書込動作時にはＩ／Ｏに
供給される書込データを指示されたアドレスのメモリセ
ルに書込み、読出動作時には指示されたアドレスのメモ
リセルから読み出した読出データをＩ／Ｏに供給する。
ＤＤＲ−ＤＲＡＭのようなＳＤＲＡＭでは、複数のバン
クに交互にアクセスするので、例えば、２００ＭＨｚで
データを読み出す場合でも、各バンクからのデータの読
み出しは１００ＭＨｚで行われ、出力部のみが２００Ｍ
Ｈｚでデータを出力する。
【０００６】ＤＤＲ−ＤＲＡＭについては広く知られて
いるので、ここではこれ以上の説明は省略する。また、
以下の説明では、主として読出データの出力動作につい
て説明するが、データの書込み動作も同様である。図２
は、従来のＤＤＲ−ＤＲＡＭにおけるデータ読み出し時
の動作を示すタイムチャートである。図示のように、外
部クロックとして実線で示すＣＬＫとその相補信号であ
る破線で示す／ＣＬＫを受け、リード（読み出し）コマ
ンドを受けると、ＣＬＫの立ち上がりエッジに同期して
１番目のデータＱ１を出力し、その半周期後／ＣＬＫの
立ち上がりエッジ、すなわちＣＬＫの立ち下がりエッジ
に同期して２番目のデータＱ２を出力する。従って、外
部クロックＣＬＫの１周期の間に２つのデータＱ１，Ｑ
２が読み出される。従来は、外部クロックＣＬＫの立ち
上がりエッジにのみ同期して外部クロックＣＬＫの１周
期の間に１つのデータを出力するだけであったので、外
部クロックの周期が同じであれば、ＤＤＲ−ＤＲＡＭは
従来のＳＤＲＡＭに比べて２倍のデータが読み出せる。
いるので、ここではこれ以上の説明は省略する。また、
以下の説明では、主として読出データの出力動作につい
て説明するが、データの書込み動作も同様である。図２
は、従来のＤＤＲ−ＤＲＡＭにおけるデータ読み出し時
の動作を示すタイムチャートである。図示のように、外
部クロックとして実線で示すＣＬＫとその相補信号であ
る破線で示す／ＣＬＫを受け、リード（読み出し）コマ
ンドを受けると、ＣＬＫの立ち上がりエッジに同期して
１番目のデータＱ１を出力し、その半周期後／ＣＬＫの
立ち上がりエッジ、すなわちＣＬＫの立ち下がりエッジ
に同期して２番目のデータＱ２を出力する。従って、外
部クロックＣＬＫの１周期の間に２つのデータＱ１，Ｑ
２が読み出される。従来は、外部クロックＣＬＫの立ち
上がりエッジにのみ同期して外部クロックＣＬＫの１周
期の間に１つのデータを出力するだけであったので、外
部クロックの周期が同じであれば、ＤＤＲ−ＤＲＡＭは
従来のＳＤＲＡＭに比べて２倍のデータが読み出せる。
【０００７】ＤＤＲ−ＤＲＡＭにおけるデータの書込動
作の場合には、書込データが外部クロックＣＬＫの立ち
上がりエッジと立ち下がりエッジに同期して変化するの
で、書込データが安定する、例えば立ち上がりエッジと
立ち下がりエッジからクロックの１／４周期ずれ時点で
ラッチする。
作の場合には、書込データが外部クロックＣＬＫの立ち
上がりエッジと立ち下がりエッジに同期して変化するの
で、書込データが安定する、例えば立ち上がりエッジと
立ち下がりエッジからクロックの１／４周期ずれ時点で
ラッチする。
【０００８】
【発明が解決しようとする課題】上記のように、ＤＤＲ
−ＤＲＡＭであれば、同じクロック周期であれば従来の
２倍の速度でデータ転送が可能であるが、データ転送速
度をより一層高速にするにはクロックの速度や内部動作
をより一層高速にする必要がある。例えば、４００ＭＨ
ｚの周波数でデータ転送を行う場合には、ＤＤＲ方式を
使用しても、２００ＭＨｚのクロックを使用し、ＤＲＡ
Ｍの内部も各バンクは２００ＭＨｚで動作する必要があ
る。メモリデバイスの高速化は、これまでデザインルー
ルの縮小や配線の低抵抗化、回路段数の削減などで実現
してきたが、すでに電子速度などの物理的な限界が見え
始めており、デザインルールの縮小や配線の低抵抗化な
ど従来の技術の改良ではこれ以上の高速化が難しくなっ
ている。
−ＤＲＡＭであれば、同じクロック周期であれば従来の
２倍の速度でデータ転送が可能であるが、データ転送速
度をより一層高速にするにはクロックの速度や内部動作
をより一層高速にする必要がある。例えば、４００ＭＨ
ｚの周波数でデータ転送を行う場合には、ＤＤＲ方式を
使用しても、２００ＭＨｚのクロックを使用し、ＤＲＡ
Ｍの内部も各バンクは２００ＭＨｚで動作する必要があ
る。メモリデバイスの高速化は、これまでデザインルー
ルの縮小や配線の低抵抗化、回路段数の削減などで実現
してきたが、すでに電子速度などの物理的な限界が見え
始めており、デザインルールの縮小や配線の低抵抗化な
ど従来の技術の改良ではこれ以上の高速化が難しくなっ
ている。
【０００９】本発明は、このような状況を打破するため
になされた発明であり、ＤＤＲ−ＤＲＡＭのクロック速
度や内部動作速度は同じで、データ転送速度のみを高速
化できる半導体記憶装置の実現を目的とする。
になされた発明であり、ＤＤＲ−ＤＲＡＭのクロック速
度や内部動作速度は同じで、データ転送速度のみを高速
化できる半導体記憶装置の実現を目的とする。
【００１０】
【課題を解決するための手段】上記目的を実現するた
め、本発明の半導体記憶装置は、１つのパッケージ内に
２個のＤＤＲ−ＤＲＡＭを設け、データ入出力線に共通
に接続し、１つの半導体記憶装置とする。その上で、半
導体記憶装置に、外部クロックから、この外部クロック
と同一周波数で同一位相の第１クロックと、外部クロッ
クと同一周波数で１／４位相のずれた第２クロックを発
生するクロック発生回路を設け、第１クロックと第２ク
ロックを２個のＤＤＲ−ＤＲＡＭにクロックとして供給
する。これにより、２個のＤＤＲ−ＤＲＡＭは１／４位
相ずれて動作する。ここで、各ＤＤＲ−ＤＲＡＭからの
データの出力がクロックの１／２周期行われると２つの
ＤＤＲ−ＤＲＡＭからのデータの出力が重なるという問
題が生じる。そこで、第１のＤＤＲ−ＤＲＡＭのデータ
出力部は、第１クロックの立ち上がりエッジと立ち下が
りエッジから所定の位相後から１／４位相分の期間それ
ぞれデータを出力し、それ以外の期間はデータ出力回路
をハイ・インピーダンス状態にし、第２のメモリデバイ
スのデータ出力部は、第２クロックの立ち上がりエッジ
と立ち下がりエッジから所定の位相後から１／４位相分
の期間それぞれデータを出力し、それ以外の期間はデー
タ出力回路をハイ・インピーダンス状態にする。これに
より読み出し時のデータの衝突が回避できる。なお、デ
ータの書込みはデータ入出力線上のデータをラッチする
だけなので、従来のＤＤＲ−ＤＲＡＭの構成がそのまま
使用できる。
め、本発明の半導体記憶装置は、１つのパッケージ内に
２個のＤＤＲ−ＤＲＡＭを設け、データ入出力線に共通
に接続し、１つの半導体記憶装置とする。その上で、半
導体記憶装置に、外部クロックから、この外部クロック
と同一周波数で同一位相の第１クロックと、外部クロッ
クと同一周波数で１／４位相のずれた第２クロックを発
生するクロック発生回路を設け、第１クロックと第２ク
ロックを２個のＤＤＲ−ＤＲＡＭにクロックとして供給
する。これにより、２個のＤＤＲ−ＤＲＡＭは１／４位
相ずれて動作する。ここで、各ＤＤＲ−ＤＲＡＭからの
データの出力がクロックの１／２周期行われると２つの
ＤＤＲ−ＤＲＡＭからのデータの出力が重なるという問
題が生じる。そこで、第１のＤＤＲ−ＤＲＡＭのデータ
出力部は、第１クロックの立ち上がりエッジと立ち下が
りエッジから所定の位相後から１／４位相分の期間それ
ぞれデータを出力し、それ以外の期間はデータ出力回路
をハイ・インピーダンス状態にし、第２のメモリデバイ
スのデータ出力部は、第２クロックの立ち上がりエッジ
と立ち下がりエッジから所定の位相後から１／４位相分
の期間それぞれデータを出力し、それ以外の期間はデー
タ出力回路をハイ・インピーダンス状態にする。これに
より読み出し時のデータの衝突が回避できる。なお、デ
ータの書込みはデータ入出力線上のデータをラッチする
だけなので、従来のＤＤＲ−ＤＲＡＭの構成がそのまま
使用できる。
【００１１】なお、第１と第２のＤＤＲ−ＤＲＡＭを同
一シリコン基板上に形成し、それぞれ独立して動作可能
なＤＤＲ−ＤＲＡＭとして加工可能であるようにするこ
とが望ましい。一般に半導体装置ではデバイスの面積が
大きいほど不良の発生確率が高くなる。そのため、第１
と第２のＤＤＲ−ＤＲＡＭがそれぞれ従来と同じ大きさ
であれば、その分不良の発生確率が増加して歩留りが低
下する。第１と第２のＤＤＲ−ＤＲＡＭが独立して動作
可能なＤＤＲ−ＤＲＡＭとして加工可能であれば、一方
に不良が生じた場合でも他方は従来の半分の容量のＤＤ
Ｒ−ＤＲＡＭとして使用可能である。これにより、実質
的な歩留りを大幅に改善できる。
一シリコン基板上に形成し、それぞれ独立して動作可能
なＤＤＲ−ＤＲＡＭとして加工可能であるようにするこ
とが望ましい。一般に半導体装置ではデバイスの面積が
大きいほど不良の発生確率が高くなる。そのため、第１
と第２のＤＤＲ−ＤＲＡＭがそれぞれ従来と同じ大きさ
であれば、その分不良の発生確率が増加して歩留りが低
下する。第１と第２のＤＤＲ−ＤＲＡＭが独立して動作
可能なＤＤＲ−ＤＲＡＭとして加工可能であれば、一方
に不良が生じた場合でも他方は従来の半分の容量のＤＤ
Ｒ−ＤＲＡＭとして使用可能である。これにより、実質
的な歩留りを大幅に改善できる。
【００１２】半導体装置のデータ入出力線はシリコン基
板上に形成された同一配線であるが、第１と第２のＤＤ
Ｒ−ＤＲＡＭのデータ入出力線は、独立して加工する場
合には独立して使用できることが必要であり、半導体装
置のデータ入出力線と第１と第２のＤＤＲ−ＤＲＡＭの
データ入出力線は、ボンディングワイヤを介して接続す
る。
板上に形成された同一配線であるが、第１と第２のＤＤ
Ｒ−ＤＲＡＭのデータ入出力線は、独立して加工する場
合には独立して使用できることが必要であり、半導体装
置のデータ入出力線と第１と第２のＤＤＲ−ＤＲＡＭの
データ入出力線は、ボンディングワイヤを介して接続す
る。
【００１３】クロック発生回路は、ＤＬＬ回路で実現で
きる。また、第１と第２のＤＤＲ−ＤＲＡＭのデータ出
力回路を制御する信号は、第１及び第２クロックを使用
すれば容易に生成できるので、第１と第２のＤＤＲ−Ｄ
ＲＡＭには、それぞれ第１と第２クロックの両方を供給
する。
きる。また、第１と第２のＤＤＲ−ＤＲＡＭのデータ出
力回路を制御する信号は、第１及び第２クロックを使用
すれば容易に生成できるので、第１と第２のＤＤＲ−Ｄ
ＲＡＭには、それぞれ第１と第２クロックの両方を供給
する。
【００１４】
【発明の実施の形態】図３は、本発明の第１実施例の半
導体記憶装置（メモリデバイス）のチップ上の構成及び
ブロック構成を示す図である。図示のように、半導体ウ
エハ１上には多数のチップ（ダイ）２が形成され、チッ
プの完成後電気的な試験を行い、ダイサで切断した後良
品のみが組み立てられる。各チップ２は、破線５で第１
の部分３と第２の部分４に分けられる。第１の部分３に
は、第１のＤＤＲ−ＤＲＡＭ３３と、クロックバッファ
３２と、クロックバッファ３２へ入力される外部クロッ
クＣＬＫと／ＣＬＫの入力パッド３１と、第１のＤＤＲ
−ＤＲＡＭ３３の２組のデータ出力バッド３５と３６
と、クロックバッファ３２から第１のＤＤＲ−ＤＲＡＭ
３３へ供給される第１クロックＣＬＫＡと／ＣＬＫＡの
信号線に接続されるパッド３７とが設けられている。他
にも、制御信号やアドレス信号が入力されるパッドを有
するが図示は省略している。
導体記憶装置（メモリデバイス）のチップ上の構成及び
ブロック構成を示す図である。図示のように、半導体ウ
エハ１上には多数のチップ（ダイ）２が形成され、チッ
プの完成後電気的な試験を行い、ダイサで切断した後良
品のみが組み立てられる。各チップ２は、破線５で第１
の部分３と第２の部分４に分けられる。第１の部分３に
は、第１のＤＤＲ−ＤＲＡＭ３３と、クロックバッファ
３２と、クロックバッファ３２へ入力される外部クロッ
クＣＬＫと／ＣＬＫの入力パッド３１と、第１のＤＤＲ
−ＤＲＡＭ３３の２組のデータ出力バッド３５と３６
と、クロックバッファ３２から第１のＤＤＲ−ＤＲＡＭ
３３へ供給される第１クロックＣＬＫＡと／ＣＬＫＡの
信号線に接続されるパッド３７とが設けられている。他
にも、制御信号やアドレス信号が入力されるパッドを有
するが図示は省略している。
【００１５】また、第２の部分４には、第２のＤＤＲ−
ＤＲＡＭ４３と、位相制御回路４２と、位相制御回路４
２へ入力されるクロック用パッド４７と、第２のＤＤＲ
−ＤＲＡＭ４３の２組のデータ出力バッド４５と４６
と、位相制御回路４２から第２のＤＤＲ−ＤＲＡＭ４３
へ供給される第２クロックＣＬＫＢと／ＣＬＫＢの信号
線に接続されるパッド４８とが設けられている。他に
も、制御信号やアドレス信号が入力されるパッドを有す
るが図示は省略している。
ＤＲＡＭ４３と、位相制御回路４２と、位相制御回路４
２へ入力されるクロック用パッド４７と、第２のＤＤＲ
−ＤＲＡＭ４３の２組のデータ出力バッド４５と４６
と、位相制御回路４２から第２のＤＤＲ−ＤＲＡＭ４３
へ供給される第２クロックＣＬＫＢと／ＣＬＫＢの信号
線に接続されるパッド４８とが設けられている。他に
も、制御信号やアドレス信号が入力されるパッドを有す
るが図示は省略している。
【００１６】破線５の部分で切断して第１のＤＤＲ−Ｄ
ＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３を別々のチッ
プとして組み立てる場合には、クロックバッファ３２と
位相制御回路４２には電源を供給しないようにして、パ
ッド３７と４８にそれぞれ外部クロックを供給し、制御
信号やアドレス信号が入力されるパッドには、それぞれ
対応する信号を供給するようにする。データ出力バッド
３５と３６の一方及び４５と４６の一方をデータ出力パ
ッドとして使用する。これにより、第１のＤＤＲ−ＤＲ
ＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３は別々のチップ
として使用できる。
ＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３を別々のチッ
プとして組み立てる場合には、クロックバッファ３２と
位相制御回路４２には電源を供給しないようにして、パ
ッド３７と４８にそれぞれ外部クロックを供給し、制御
信号やアドレス信号が入力されるパッドには、それぞれ
対応する信号を供給するようにする。データ出力バッド
３５と３６の一方及び４５と４６の一方をデータ出力パ
ッドとして使用する。これにより、第１のＤＤＲ−ＤＲ
ＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３は別々のチップ
として使用できる。
【００１７】チップ２を１個のチップとして組み立てる
場合には、パッド３７と４７の対応するパッドをそれぞ
れ接続し、更にパッド３７と４７の対応するパッドをそ
れぞれ接続する。パッド３１には、外部クロックＣＬＫ
と／ＣＬＫが供給されるようにし、パッド４８は接続し
ない。出力データのパッドとしては、３５と４５の一方
を使用する。また、第１及び第２の部分３と４の制御信
号やアドレス信号が入力されるパッドには、それぞれ対
応する信号を供給するようにする。
場合には、パッド３７と４７の対応するパッドをそれぞ
れ接続し、更にパッド３７と４７の対応するパッドをそ
れぞれ接続する。パッド３１には、外部クロックＣＬＫ
と／ＣＬＫが供給されるようにし、パッド４８は接続し
ない。出力データのパッドとしては、３５と４５の一方
を使用する。また、第１及び第２の部分３と４の制御信
号やアドレス信号が入力されるパッドには、それぞれ対
応する信号を供給するようにする。
【００１８】クロックバッファ３２は、パッド３１から
供給される外部クロックＣＬＫと／ＣＬＫを受けて第１
クロックＣＬＫＡと／ＣＬＫＡを発生し、第１のＤＤＲ
−ＤＲＡＭ３３とパッド３７に供給する。位相制御回路
４２は、パッド３７と４７から供給される第１クロック
ＣＬＫＡと／ＣＬＫＡから１／４位相（９０°）遅れた
第２クロックＣＬＫＢと／ＣＬＫＢを発生し、第２のＤ
ＤＲ−ＤＲＡＭ４３に供給する。これにより、第１のＤ
ＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３は、
第１クロックＣＬＫＡと第２クロックＣＬＫＢに同期し
て、すなわちクロックの１／４位相ずれてそれぞれ内部
動作を行う。位相制御回路４２は、例えば、第１クロッ
クＣＬＫＡと／ＣＬＫＡを分周して任意の位相遅れの信
号を取り出せる回路や、第１クロックＣＬＫＡと／ＣＬ
ＫＡをそれぞれ遅延させる遅延量が調整可能な遅延（デ
ィレイ）素子で構成され、ＣＬＫＡと／ＣＬＫＡを１／
４位相（９０°）遅らせるように遅延量を設定する。
供給される外部クロックＣＬＫと／ＣＬＫを受けて第１
クロックＣＬＫＡと／ＣＬＫＡを発生し、第１のＤＤＲ
−ＤＲＡＭ３３とパッド３７に供給する。位相制御回路
４２は、パッド３７と４７から供給される第１クロック
ＣＬＫＡと／ＣＬＫＡから１／４位相（９０°）遅れた
第２クロックＣＬＫＢと／ＣＬＫＢを発生し、第２のＤ
ＤＲ−ＤＲＡＭ４３に供給する。これにより、第１のＤ
ＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３は、
第１クロックＣＬＫＡと第２クロックＣＬＫＢに同期し
て、すなわちクロックの１／４位相ずれてそれぞれ内部
動作を行う。位相制御回路４２は、例えば、第１クロッ
クＣＬＫＡと／ＣＬＫＡを分周して任意の位相遅れの信
号を取り出せる回路や、第１クロックＣＬＫＡと／ＣＬ
ＫＡをそれぞれ遅延させる遅延量が調整可能な遅延（デ
ィレイ）素子で構成され、ＣＬＫＡと／ＣＬＫＡを１／
４位相（９０°）遅らせるように遅延量を設定する。
【００１９】図４は第１のＤＤＲ−ＤＲＡＭ３３と第２
のＤＤＲ−ＤＲＡＭ４３の内部にそれぞれ設けられるデ
ータ出力部３４と４４の構成を示すブロック図であり、
図５は出力ディスエーブル信号発生回路７１の構成を示
す図であり、図６は出力ディスエーブル信号発生回路７
１で使用されるディレイ回路７４の構成例を示す図であ
り、図７は出力制御回路７２及び出力トランジスタ７３
の構成を示す図である。
のＤＤＲ−ＤＲＡＭ４３の内部にそれぞれ設けられるデ
ータ出力部３４と４４の構成を示すブロック図であり、
図５は出力ディスエーブル信号発生回路７１の構成を示
す図であり、図６は出力ディスエーブル信号発生回路７
１で使用されるディレイ回路７４の構成例を示す図であ
り、図７は出力制御回路７２及び出力トランジスタ７３
の構成を示す図である。
【００２０】図５に示すように、データ出力部は、出力
ディスエーブル信号発生回路７１と出力制御回路７２と
出力トランジスタ７３で構成される。従来のＤＤＲ−Ｄ
ＲＡＭにおいては、出力信号ｏｕｔｅｚを出力制御回路
に供給して出力を制御していた。本実施例は、出力信号
ｏｕｔｅｚから出力ディスエーブル信号ｏｕｔｄｚを発
生する出力ディスエーブル信号発生回路７１を新たに設
け、出力制御回路７２の一部を出力ディスエーブル信号
ｏｕｔｄｚで制御する点のみが従来と異なり、他は従来
のＤＤＲ−ＤＲＡＭの出力部と同じ構成を有する。
ディスエーブル信号発生回路７１と出力制御回路７２と
出力トランジスタ７３で構成される。従来のＤＤＲ−Ｄ
ＲＡＭにおいては、出力信号ｏｕｔｅｚを出力制御回路
に供給して出力を制御していた。本実施例は、出力信号
ｏｕｔｅｚから出力ディスエーブル信号ｏｕｔｄｚを発
生する出力ディスエーブル信号発生回路７１を新たに設
け、出力制御回路７２の一部を出力ディスエーブル信号
ｏｕｔｄｚで制御する点のみが従来と異なり、他は従来
のＤＤＲ−ＤＲＡＭの出力部と同じ構成を有する。
【００２１】図５に示すように、出力ディスエーブル信
号発生回路７１は、出力信号ｏｕｔｅｚを所定量遅延さ
せるディレイ回路７４と、出力ディスエーブル信号ｏｕ
ｔｄｚのパルス幅を設定するインバータ列７５と、ＮＡ
ＮＤゲート７６と、インバータ７７とを有する。ディレ
イ回路７４は、図６に示すように、インバータ７８と抵
抗７９と容量８０とインバータ８１とで構成される遅延
要素を直列に接続したもので、入力ＩＮを各段で遅延
し、何段目から出力ＯＵＴを取り出すかで遅延量が選択
できるようになっている。図５の出力ディスエーブル信
号発生回路７１により、出力信号ｏｕｔｅｚの立ち上が
りエッジから所定量遅延した時点で立ち上がり、所定の
幅のパルスを有する出力ディスエーブル信号ｏｕｔｄｚ
が生成される。
号発生回路７１は、出力信号ｏｕｔｅｚを所定量遅延さ
せるディレイ回路７４と、出力ディスエーブル信号ｏｕ
ｔｄｚのパルス幅を設定するインバータ列７５と、ＮＡ
ＮＤゲート７６と、インバータ７７とを有する。ディレ
イ回路７４は、図６に示すように、インバータ７８と抵
抗７９と容量８０とインバータ８１とで構成される遅延
要素を直列に接続したもので、入力ＩＮを各段で遅延
し、何段目から出力ＯＵＴを取り出すかで遅延量が選択
できるようになっている。図５の出力ディスエーブル信
号発生回路７１により、出力信号ｏｕｔｅｚの立ち上が
りエッジから所定量遅延した時点で立ち上がり、所定の
幅のパルスを有する出力ディスエーブル信号ｏｕｔｄｚ
が生成される。
【００２２】出力制御回路７２と出力トランジスタ７３
は、図７のような構成を有する。この回路は従来のＤＤ
Ｒ−ＤＲＡＭの出力部と類似の構成を有し、出力ディス
エーブル信号ｏｕｔｄｚが印加されるトランジスタが付
加されている点のみが異なる。出力ディスエーブル信号
ｏｕｔｄｚを印加することにより、Ｐチャンネルの出力
トランジスタのゲートに印加される信号Ｐｏｕｔが「高
（Ｈ）」になり、このＰチャンネルの出力トランジスタ
はオフ状態になる。また、Ｎチャンネルの出力トランジ
スタのゲートに印加される信号Ｎｏｕｔが「低（Ｌ）」
になり、このＮチャンネルの出力トランジスタもオフ状
態になる。従って出力はハイ・インピーダンス状態にな
る。
は、図７のような構成を有する。この回路は従来のＤＤ
Ｒ−ＤＲＡＭの出力部と類似の構成を有し、出力ディス
エーブル信号ｏｕｔｄｚが印加されるトランジスタが付
加されている点のみが異なる。出力ディスエーブル信号
ｏｕｔｄｚを印加することにより、Ｐチャンネルの出力
トランジスタのゲートに印加される信号Ｐｏｕｔが「高
（Ｈ）」になり、このＰチャンネルの出力トランジスタ
はオフ状態になる。また、Ｎチャンネルの出力トランジ
スタのゲートに印加される信号Ｎｏｕｔが「低（Ｌ）」
になり、このＮチャンネルの出力トランジスタもオフ状
態になる。従って出力はハイ・インピーダンス状態にな
る。
【００２３】図８は、本実施例の半導体記憶装置の動作
を示すタイムチャートである。図４に示すように、ＣＬ
ＫＡと／ＣＬＫＡは相補クロックであり、ＣＬＫＢと／
ＣＬＫＢはＣＬＫＡと／ＣＬＫＡをそれぞれ１／４位相
（９０°）遅延させた信号である。これにより、第１の
ＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３
は、第１クロックＣＬＫＡと第２クロックＣＬＫＢに同
期して、すなわちクロックの１／４位相ずれてそれぞれ
内部動作を行う。第１のＤＤＲ−ＤＲＡＭ３３と第２の
ＤＤＲ−ＤＲＡＭ４３は、リード・コマンドなどの制御
信号を、第１クロックＣＬＫＡと第２クロックＣＬＫＢ
の立ち上がりエッジでそれぞれ取り込むので、制御信号
は２つのクロックの立ち上がりエッジにかかるようにす
る。ロウ・アドレス信号は、アクティブ動作の時にアド
レス信号が印加されるパッドから入力され、コラムアド
レスはその後の動作時に入力される。
を示すタイムチャートである。図４に示すように、ＣＬ
ＫＡと／ＣＬＫＡは相補クロックであり、ＣＬＫＢと／
ＣＬＫＢはＣＬＫＡと／ＣＬＫＡをそれぞれ１／４位相
（９０°）遅延させた信号である。これにより、第１の
ＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３
は、第１クロックＣＬＫＡと第２クロックＣＬＫＢに同
期して、すなわちクロックの１／４位相ずれてそれぞれ
内部動作を行う。第１のＤＤＲ−ＤＲＡＭ３３と第２の
ＤＤＲ−ＤＲＡＭ４３は、リード・コマンドなどの制御
信号を、第１クロックＣＬＫＡと第２クロックＣＬＫＢ
の立ち上がりエッジでそれぞれ取り込むので、制御信号
は２つのクロックの立ち上がりエッジにかかるようにす
る。ロウ・アドレス信号は、アクティブ動作の時にアド
レス信号が印加されるパッドから入力され、コラムアド
レスはその後の動作時に入力される。
【００２４】読み出し動作を例として説明すると、リー
ド・コマンドを受けて、アドレス信号で指定したアドレ
スのメモリセルにアクセスして記憶されているデータを
読み出し、内部データバスアンプで増幅し、出力制御回
路７２の部分に供給される。第１のＤＤＲ−ＤＲＡＭ３
３の出力信号ｏｕｔｅｚは、ＣＬＫＡの立ち上がりエッ
ジと立ち下がりエッジで立ち上がる２つのパルスａ，ｂ
である。これは従来と同じである。また、第２のＤＤＲ
−ＤＲＡＭ４３の出力信号ｏｕｔｅｚは、ＣＬＫＢの立
ち上がりエッジと立ち下がりエッジで立ち上がる２つの
パルスｅ，ｆである。これも従来と同じである。
ド・コマンドを受けて、アドレス信号で指定したアドレ
スのメモリセルにアクセスして記憶されているデータを
読み出し、内部データバスアンプで増幅し、出力制御回
路７２の部分に供給される。第１のＤＤＲ−ＤＲＡＭ３
３の出力信号ｏｕｔｅｚは、ＣＬＫＡの立ち上がりエッ
ジと立ち下がりエッジで立ち上がる２つのパルスａ，ｂ
である。これは従来と同じである。また、第２のＤＤＲ
−ＤＲＡＭ４３の出力信号ｏｕｔｅｚは、ＣＬＫＢの立
ち上がりエッジと立ち下がりエッジで立ち上がる２つの
パルスｅ，ｆである。これも従来と同じである。
【００２５】第１のＤＤＲ−ＤＲＡＭ３３の出力ディス
エーブル信号発生回路は、パルスａ，ｂを所定量遅延さ
せた２つのパルスｃ，ｄを発生し、出力ディスエーブル
信号ｏｕｔｄｚとして出力する。パルスｃ，ｄは、ＣＬ
ＫＢの立ち上がりエッジ及び立ち下がりエッジの前に立
ち上がるパルスである。同様に、第２のＤＤＲ−ＤＲＡ
Ｍ４３の出力ディスエーブル信号発生回路は、パルス
ｅ，ｆを所定量遅延させた２つのパルスｇ，ｈを発生
し、出力ディスエーブル信号ｏｕｔｄｚとして出力す
る。パルスｇ，ｈは、ＣＬＫＡの立ち上がりエッジ及び
立ち下がりエッジの前に立ち上がるパルスである。
エーブル信号発生回路は、パルスａ，ｂを所定量遅延さ
せた２つのパルスｃ，ｄを発生し、出力ディスエーブル
信号ｏｕｔｄｚとして出力する。パルスｃ，ｄは、ＣＬ
ＫＢの立ち上がりエッジ及び立ち下がりエッジの前に立
ち上がるパルスである。同様に、第２のＤＤＲ−ＤＲＡ
Ｍ４３の出力ディスエーブル信号発生回路は、パルス
ｅ，ｆを所定量遅延させた２つのパルスｇ，ｈを発生
し、出力ディスエーブル信号ｏｕｔｄｚとして出力す
る。パルスｇ，ｈは、ＣＬＫＡの立ち上がりエッジ及び
立ち下がりエッジの前に立ち上がるパルスである。
【００２６】第１のＤＤＲ−ＤＲＡＭ３３は、パルスａ
に応じてデータＱ１を出力し、パルスｃに応じてＣＬＫ
Ｂが立ち上がる時には出力をハイ・インピーダンス状態
にする。第２のＤＤＲ−ＤＲＡＭ４３は、パルスｅに応
じてデータＱ２を出力し、パルスｇに応じてＣＬＫＡが
立ち下がる時には出力をハイ・インピーダンス状態にす
る。次に、第１のＤＤＲ−ＤＲＡＭ３３は、パルスｂに
応じてデータＱ３を出力し、パルスｄに応じてＣＬＫＢ
が立ち下がる時には出力をハイ・インピーダンス状態に
する。第２のＤＤＲ−ＤＲＡＭ４３は、パルスｆに応じ
てデータＱ４を出力し、パルスｈに応じてＣＬＫＡが立
ち上がる時には出力をハイ・インピーダンス状態にす
る。このようにして、第１のＤＤＲ−ＤＲＡＭ３３と第
２のＤＤＲ−ＤＲＡＭ４３の４つの出力データが、クロ
ックの１周期の間に衝突すること無しに出力される。従
って、クロックを１００ＭＨｚとすると、データレート
は４００ＭＨｚになる。この場合、各ＤＤＲ−ＤＲＡＭ
は２００ＭＨｚのデータレートでデータを出力し、内部
動作は１００ＭＨｚで行うことになる。従って、従来の
同等のデータレートの２００ＭＨｚ動作のＤＤＲ−ＤＲ
ＡＭに比べて、内部回路での遅延時間の許容範囲を大き
くでき、内部タイミングマージンなども大きくできる。
に応じてデータＱ１を出力し、パルスｃに応じてＣＬＫ
Ｂが立ち上がる時には出力をハイ・インピーダンス状態
にする。第２のＤＤＲ−ＤＲＡＭ４３は、パルスｅに応
じてデータＱ２を出力し、パルスｇに応じてＣＬＫＡが
立ち下がる時には出力をハイ・インピーダンス状態にす
る。次に、第１のＤＤＲ−ＤＲＡＭ３３は、パルスｂに
応じてデータＱ３を出力し、パルスｄに応じてＣＬＫＢ
が立ち下がる時には出力をハイ・インピーダンス状態に
する。第２のＤＤＲ−ＤＲＡＭ４３は、パルスｆに応じ
てデータＱ４を出力し、パルスｈに応じてＣＬＫＡが立
ち上がる時には出力をハイ・インピーダンス状態にす
る。このようにして、第１のＤＤＲ−ＤＲＡＭ３３と第
２のＤＤＲ−ＤＲＡＭ４３の４つの出力データが、クロ
ックの１周期の間に衝突すること無しに出力される。従
って、クロックを１００ＭＨｚとすると、データレート
は４００ＭＨｚになる。この場合、各ＤＤＲ−ＤＲＡＭ
は２００ＭＨｚのデータレートでデータを出力し、内部
動作は１００ＭＨｚで行うことになる。従って、従来の
同等のデータレートの２００ＭＨｚ動作のＤＤＲ−ＤＲ
ＡＭに比べて、内部回路での遅延時間の許容範囲を大き
くでき、内部タイミングマージンなども大きくできる。
【００２７】なお、書込み動作については、従来と同様
に、第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲ
ＡＭ４３は、それぞれＣＬＫＡとＣＬＫＢの両方のエッ
ジに対して所定の位相で１／２周期毎にラッチパルスを
発生する。ＣＬＫＡとＣＬＫＢは１／４周期ずれている
ので、１／４周期毎に交互にラッチパルスが発生され
る。共通のデータ線上には、１／４周期毎に書込みデー
タが供給されるので、このラッチパルスで交互に書込み
データをラッチしてメモリセルに書き込む。従って、従
来と同様の動作を行えばよい。
に、第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲ
ＡＭ４３は、それぞれＣＬＫＡとＣＬＫＢの両方のエッ
ジに対して所定の位相で１／２周期毎にラッチパルスを
発生する。ＣＬＫＡとＣＬＫＢは１／４周期ずれている
ので、１／４周期毎に交互にラッチパルスが発生され
る。共通のデータ線上には、１／４周期毎に書込みデー
タが供給されるので、このラッチパルスで交互に書込み
データをラッチしてメモリセルに書き込む。従って、従
来と同様の動作を行えばよい。
【００２８】図９は、本発明の第２実施例のメモリデバ
イスのブロック構成図である。第１実施例と異なるの
は、クロックバッファ３２と位相制御回路４２の代わり
にシフトクロック発生回路９１を設け、外部クロックと
同一周期でそれぞれ１／４位相（９０°）ずれた４つの
クロックＣＬＫＡ，／ＣＬＫＡ，ＣＬＫＢ，／ＣＬＫＢ
を発生させ、第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤ
Ｒ−ＤＲＡＭ４３に４つのクロックを供給する点と、第
１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４
３の出力部３４、４４は、４つのクロックから出力信号
ｏｕｔｅｚと出力ディスエーブル信号ｏｕｔｄｚを生成
する点である。なお、クロックを供給するパッドと、デ
ータ出力パッドも第１実施例とは異なる。
イスのブロック構成図である。第１実施例と異なるの
は、クロックバッファ３２と位相制御回路４２の代わり
にシフトクロック発生回路９１を設け、外部クロックと
同一周期でそれぞれ１／４位相（９０°）ずれた４つの
クロックＣＬＫＡ，／ＣＬＫＡ，ＣＬＫＢ，／ＣＬＫＢ
を発生させ、第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤ
Ｒ−ＤＲＡＭ４３に４つのクロックを供給する点と、第
１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４
３の出力部３４、４４は、４つのクロックから出力信号
ｏｕｔｅｚと出力ディスエーブル信号ｏｕｔｄｚを生成
する点である。なお、クロックを供給するパッドと、デ
ータ出力パッドも第１実施例とは異なる。
【００２９】第１と第２の部分３と４を分けて第１のＤ
ＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３を別
々のチップとして組み立てる場合には、シフトクロック
発生回路９１には電源を供給しないようにして、パッド
９２のうちＣＬＫＡと／ＣＬＫＡの信号線に接続される
パッドに外部クロックを供給し、パッド９３のうちＣＬ
ＫＢと／ＣＬＫＢの信号線に接続されるパッドに外部ク
ロックを供給する。また、データ出力バッド９４と９６
を使用する。これにより、第１のＤＤＲ−ＤＲＡＭ３３
と第２のＤＤＲ−ＤＲＡＭ４３は別々のチップとして使
用できる。
ＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３を別
々のチップとして組み立てる場合には、シフトクロック
発生回路９１には電源を供給しないようにして、パッド
９２のうちＣＬＫＡと／ＣＬＫＡの信号線に接続される
パッドに外部クロックを供給し、パッド９３のうちＣＬ
ＫＢと／ＣＬＫＢの信号線に接続されるパッドに外部ク
ロックを供給する。また、データ出力バッド９４と９６
を使用する。これにより、第１のＤＤＲ−ＤＲＡＭ３３
と第２のＤＤＲ−ＤＲＡＭ４３は別々のチップとして使
用できる。
【００３０】チップ２を１個のチップとして組み立てる
場合には、パッド９２と９３の対応するパッドをそれぞ
れ接続し、更にパッド９４と９５及び９６と９７の対応
するパッドをそれぞれ接続する。パッド３１には、外部
クロックＣＬＫと／ＣＬＫが供給されるようにする。ま
た、第１及び第２の部分３と４の制御信号やアドレス信
号が入力されるパッドには、それぞれ対応する信号を供
給するようにする。
場合には、パッド９２と９３の対応するパッドをそれぞ
れ接続し、更にパッド９４と９５及び９６と９７の対応
するパッドをそれぞれ接続する。パッド３１には、外部
クロックＣＬＫと／ＣＬＫが供給されるようにする。ま
た、第１及び第２の部分３と４の制御信号やアドレス信
号が入力されるパッドには、それぞれ対応する信号を供
給するようにする。
【００３１】図１０は、シフトクロック発生回路９１の
構成を示す図であり、図１１は１個の可変ディレイ回路
とディレイ制御回路の構成を示す図である。図１０に示
すように、シフトクロック発生回路９１は、直列に接続
された４個の可変ディレイ回路５１〜５４と、位相比較
回路５５とディレイ制御回路５６とを有する。図１１に
示すように、可変ディレイ回路は入力信号ＩＮが入力さ
れるインバータ６１と出力信号ＯＵＴを出力するインバ
ータ６２の間に抵抗とトランジスタの複数の組がグラン
ド線との間に接続されており、オンにするトランジスタ
の個数を変化させることにより信号線の容量が変化し
て、入力信号ＩＮに対する出力信号ＯＵＴの遅延量が変
化する。ディレイ制御回路５６は、可変ディレイ回路の
各トランジスタのゲートに印加される信号のうち、ある
位置から左側の信号を「Ｈ」にそれより右側の信号を
「Ｌ」し、制御信号ｓｒｅ，ｓｒｏ，ｓｌｅ，ｓｌｏの
状態に応じて、切り換わる位置を変化させる。従って、
可変ディレイ回路の遅延量が変化する。
構成を示す図であり、図１１は１個の可変ディレイ回路
とディレイ制御回路の構成を示す図である。図１０に示
すように、シフトクロック発生回路９１は、直列に接続
された４個の可変ディレイ回路５１〜５４と、位相比較
回路５５とディレイ制御回路５６とを有する。図１１に
示すように、可変ディレイ回路は入力信号ＩＮが入力さ
れるインバータ６１と出力信号ＯＵＴを出力するインバ
ータ６２の間に抵抗とトランジスタの複数の組がグラン
ド線との間に接続されており、オンにするトランジスタ
の個数を変化させることにより信号線の容量が変化し
て、入力信号ＩＮに対する出力信号ＯＵＴの遅延量が変
化する。ディレイ制御回路５６は、可変ディレイ回路の
各トランジスタのゲートに印加される信号のうち、ある
位置から左側の信号を「Ｈ」にそれより右側の信号を
「Ｌ」し、制御信号ｓｒｅ，ｓｒｏ，ｓｌｅ，ｓｌｏの
状態に応じて、切り換わる位置を変化させる。従って、
可変ディレイ回路の遅延量が変化する。
【００３２】図１０に戻って、１段目の可変ディレイ回
路５１に外部クロックＣＬＫが入力され、位相比較回路
５５は４段目の可変ディレイ回路５４の出力とＣＬＫの
位相を比較し、比較結果をディレイ制御回路５６に出力
する。ディレイ制御回路５６は、位相が一致する時には
各可変ディレイ回路の遅延量を維持し、一致しない時に
は一致するように各可変ディレイ回路の遅延量を変化さ
せる。４個の可変ディレイ回路５１〜５４は等価である
ので、位相が一致した時には、各可変ディレイ回路は外
部クロックＣＬＫを１／４位相ずつ遅延させることにな
る。従って、１段目の可変ディレイ回路５１からはＣＬ
Ｋを１／４位相遅延させたＣＬＫＢが、２段目の可変デ
ィレイ回路５２からはＣＬＫを１／２位相遅延させた／
ＣＬＫＡが、３段目の可変ディレイ回路５３からはＣＬ
Ｋを３／４位相遅延させた／ＣＬＫＢが、４段目の可変
ディレイ回路５４からはＣＬＫと同位相のＣＬＫＡが出
力される。
路５１に外部クロックＣＬＫが入力され、位相比較回路
５５は４段目の可変ディレイ回路５４の出力とＣＬＫの
位相を比較し、比較結果をディレイ制御回路５６に出力
する。ディレイ制御回路５６は、位相が一致する時には
各可変ディレイ回路の遅延量を維持し、一致しない時に
は一致するように各可変ディレイ回路の遅延量を変化さ
せる。４個の可変ディレイ回路５１〜５４は等価である
ので、位相が一致した時には、各可変ディレイ回路は外
部クロックＣＬＫを１／４位相ずつ遅延させることにな
る。従って、１段目の可変ディレイ回路５１からはＣＬ
Ｋを１／４位相遅延させたＣＬＫＢが、２段目の可変デ
ィレイ回路５２からはＣＬＫを１／２位相遅延させた／
ＣＬＫＡが、３段目の可変ディレイ回路５３からはＣＬ
Ｋを３／４位相遅延させた／ＣＬＫＢが、４段目の可変
ディレイ回路５４からはＣＬＫと同位相のＣＬＫＡが出
力される。
【００３３】以上のようにして、シフトクロック発生回
路９１は、外部クロックと同一周期でそれぞれ１／４位
相（９０°）ずれた４つのクロックＣＬＫＡ，／ＣＬＫ
Ａ，ＣＬＫＢ，／ＣＬＫＢを発生させ、これらを第１の
ＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３に
供給する。第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ
−ＤＲＡＭ４３の出力部３４、４４は、４つのクロック
から出力信号ｏｕｔｅｚと出力ディスエーブル信号ｏｕ
ｔｄｚを生成する。
路９１は、外部クロックと同一周期でそれぞれ１／４位
相（９０°）ずれた４つのクロックＣＬＫＡ，／ＣＬＫ
Ａ，ＣＬＫＢ，／ＣＬＫＢを発生させ、これらを第１の
ＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３に
供給する。第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ
−ＤＲＡＭ４３の出力部３４、４４は、４つのクロック
から出力信号ｏｕｔｅｚと出力ディスエーブル信号ｏｕ
ｔｄｚを生成する。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
ＤＤＲ−ＤＲＡＭのクロック速度や内部動作速度は同じ
で、データ転送速度のみを高速化できる半導体記憶装置
が、製造における歩留りを実質的に低下させることなし
に実現できる。
ＤＤＲ−ＤＲＡＭのクロック速度や内部動作速度は同じ
で、データ転送速度のみを高速化できる半導体記憶装置
が、製造における歩留りを実質的に低下させることなし
に実現できる。
【図１】ＤＤＲ−ＤＲＡＭのブロック構成図である。
【図２】従来のＤＤＲ−ＤＲＡＭの動作を示すタイムチ
ャートである。
ャートである。
【図３】本発明の第１実施例のメモリデバイスのウエハ
上の構成及びブロック構成を示す図である。
上の構成及びブロック構成を示す図である。
【図４】実施例のメモリデバイスの各ＤＤＲ−ＤＲＡＭ
の出力部の構成を示すブロック図である。
の出力部の構成を示すブロック図である。
【図５】出力ディスエーブル信号発生回路を示す図であ
る。
る。
【図６】出力ディスエーブル信号発生回路で使用するデ
ィレイ回路の例を示す図である。
ィレイ回路の例を示す図である。
【図７】実施例のメモリデバイスの各ＤＤＲ−ＤＲＡＭ
の出力制御回路及び出力トランジスタの構成を示す図で
ある。
の出力制御回路及び出力トランジスタの構成を示す図で
ある。
【図８】実施例における動作を示すタイムチャートであ
る。
る。
【図９】本発明の第２実施例のメモリデバイスのブロッ
ク構成を示す図である。
ク構成を示す図である。
【図１０】第２実施例のメモリデバイスのシフトクロッ
ク発生回路の構成を示す図である。
ク発生回路の構成を示す図である。
【図１１】シフトクロック発生回路における可変ディレ
イ回路とディレイ制御回路の構成を示す図である。
イ回路とディレイ制御回路の構成を示す図である。
２…チップ ３…第１の部分 ４…第２の部分 ３２…クロックバッファ ３３…第１のＤＤＲ−ＤＲＡＭ ４２…位相制御回路 ４３…第２のＤＤＲ−ＤＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松宮 正人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA15 BA21 BA23 BA29 CA07 CA16 5B079 CC02 CC08 CC14 DD06 DD13 DD17
Claims (5)
- 【請求項１】 クロックの立ち上がりエッジと立ち下が
りエッジに対して所定の位相でデータを出力する第１と
第２のＤＤＲ−ＤＲＡＭを１つのパッケージ内に有し、
前記第１と第２のＤＤＲ−ＤＲＡＭのデータ入出力線が
共通に接続される半導体記憶装置であって、 外部クロックから、該外部クロックと同一周波数で同一
位相の第１クロックと、前記外部クロックと同一周波数
で１／４位相ずれた第２クロックを発生し、前記第１ク
ロックを前記第１のＤＤＲ−ＤＲＡＭにクロックとして
供給し、前記第２クロックを前記第２のＤＤＲ−ＤＲＡ
Ｍにクロックとして供給するクロック発生回路を備え、 前記第１のＤＤＲ−ＤＲＡＭは、前記第１クロックの立
ち上がりエッジと立ち下がりエッジから前記所定の位相
後から前記外部クロックの１／４位相分の期間それぞれ
データを出力し、それ以外の期間はデータ出力回路をハ
イ・インピーダンス状態にするデータ出力部を備え、 前記第２のＤＤＲ−ＤＲＡＭは、前記第２クロックの立
ち上がりエッジと立ち下がりエッジから前記所定の位相
後から前記外部クロックの１／４位相分の期間それぞれ
データを出力し、それ以外の期間はデータ出力回路をハ
イ・インピーダンス状態にするデータ出力部を備えるこ
とを特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置であっ
て、 前記第１と第２のＤＤＲ−ＤＲＡＭは、同一シリコン基
板上に形成され、それぞれ独立して動作可能なメモリデ
バイスに加工可能である半導体記憶装置。 - 【請求項３】 請求項３に記載の半導体記憶装置であっ
て、 当該半導体装置のデータ入出力線は前記シリコン基板上
に形成された同一配線であり、 該同一配線は、前記第１と第２のＤＤＲ−ＤＲＡＭのデ
ータ入出力線とボンディングワイヤを介して接続されて
いる半導体記憶装置。 - 【請求項４】 請求項１に記載の半導体記憶装置であっ
て、 前記クロック発生回路は、遅延量が可変である４個の同
一の可変ディレイ回路を４段直列に接続したディレイ回
路と、前記外部クロックを前記ディレイ回路で遅延した
遅延クロックと前記外部クロックの位相を比較する位相
比較回路と、該位相比較回路の比較結果に応じて、前記
遅延クロックと前記外部クロックが同一位相になるよう
に各可変ディレイ回路の遅延量を制御するディレイ制御
回路とを備える半導体記憶装置。 - 【請求項５】 請求項１に記載の半導体記憶装置であっ
て、 前記クロック発生回路は、前記第２クロックを前記第１
のＤＤＲ−ＤＲＡＭに、前記第１クロックを前記第２の
ＤＤＲ−ＤＲＡＭに供給し、 前記第１のＤＤＲ−ＤＲＡＭの前記データ出力部は、前
記第１及び第２クロックからデータ出力制御信号を生成
し、 前記第２のＤＤＲ−ＤＲＡＭの前記データ出力部は、前
記第１及び第２クロックからデータ出力制御信号を生成
する半導体記憶装置。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030014568A (ko) * | 2001-08-09 | 2003-02-19 | 미쓰비시덴키 가부시키가이샤 | 클럭 동기형 반도체 기억장치 |
| JP2008065884A (ja) * | 2006-09-05 | 2008-03-21 | Elpida Memory Inc | 半導体記憶装置及び半導体装置 |
| US7546497B2 (en) | 2005-05-24 | 2009-06-09 | Samsung Electronics Co., Ltd | Semiconductor memory device and data write and read method thereof |
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Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030076636A1 (en) * | 2001-10-23 | 2003-04-24 | Ming-Dou Ker | On-chip ESD protection circuit with a substrate-triggered SCR device |
| JP2004287691A (ja) * | 2003-03-20 | 2004-10-14 | Renesas Technology Corp | 半導体集積回路 |
| DE10329395A1 (de) * | 2003-06-30 | 2005-02-10 | Infineon Technologies Ag | Verfahren zur Datenübertragung |
| US7023719B1 (en) | 2003-10-23 | 2006-04-04 | Lsi Logic Corporation | Memory module having mirrored placement of DRAM integrated circuits upon a four-layer printed circuit board |
| US8250295B2 (en) * | 2004-01-05 | 2012-08-21 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
| US7916574B1 (en) | 2004-03-05 | 2011-03-29 | Netlist, Inc. | Circuit providing load isolation and memory domain translation for memory module |
| US7289386B2 (en) * | 2004-03-05 | 2007-10-30 | Netlist, Inc. | Memory module decoder |
| US7532537B2 (en) * | 2004-03-05 | 2009-05-12 | Netlist, Inc. | Memory module with a circuit providing load isolation and memory domain translation |
| US7249230B2 (en) * | 2004-06-23 | 2007-07-24 | Intel Corporation | Queue structure with validity vector and order array |
| US20060277355A1 (en) * | 2005-06-01 | 2006-12-07 | Mark Ellsberry | Capacity-expanding memory device |
| JP2007066026A (ja) * | 2005-08-31 | 2007-03-15 | Renesas Technology Corp | 半導体装置とその試験方法及び製造方法 |
| US7859940B2 (en) * | 2007-07-09 | 2010-12-28 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuits including clock delay control circuits for non-volatile memories |
| US8516185B2 (en) | 2009-07-16 | 2013-08-20 | Netlist, Inc. | System and method utilizing distributed byte-wise buffers on a memory module |
| US8417870B2 (en) | 2009-07-16 | 2013-04-09 | Netlist, Inc. | System and method of increasing addressable memory space on a memory board |
| US8154901B1 (en) | 2008-04-14 | 2012-04-10 | Netlist, Inc. | Circuit providing load isolation and noise reduction |
| US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| US8539196B2 (en) * | 2010-01-29 | 2013-09-17 | Mosys, Inc. | Hierarchical organization of large memory blocks |
| KR101190683B1 (ko) * | 2010-10-29 | 2012-10-12 | 에스케이하이닉스 주식회사 | 반도체 장치, 그의 신호 지연 방법, 적층 반도체 메모리 장치 및 그의 신호 생성 방법 |
| KR20160038034A (ko) | 2013-07-27 | 2016-04-06 | 넷리스트 인코포레이티드 | 로컬 동기화를 갖는 메모리 모듈 |
| US9502086B1 (en) * | 2015-11-23 | 2016-11-22 | Keysight Technologies, Inc. | Method and system for analyzing double data rate (DDR) random access memory (RAM) signals and displaying DDR RAM transactions |
| KR20190087893A (ko) | 2018-01-17 | 2019-07-25 | 삼성전자주식회사 | 클럭을 공유하는 반도체 패키지 및 전자 시스템 |
| CN113360430B (zh) * | 2021-06-22 | 2022-09-09 | 中国科学技术大学 | 动态随机存取存储器系统通信架构 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268429B1 (ko) | 1997-03-18 | 2000-11-01 | 윤종용 | 동기형반도체메모리장치의데이터의입력회로및데이터입력방법 |
| US6185149B1 (en) | 1998-06-30 | 2001-02-06 | Fujitsu Limited | Semiconductor integrated circuit memory |
| JP4198271B2 (ja) | 1998-06-30 | 2008-12-17 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2000163965A (ja) | 1998-11-27 | 2000-06-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP2001257018A (ja) * | 2000-03-13 | 2001-09-21 | Nec Corp | 回路モジュール |
| US6532525B1 (en) * | 2000-09-29 | 2003-03-11 | Ati Technologies, Inc. | Method and apparatus for accessing memory |
| US6424198B1 (en) * | 2001-08-09 | 2002-07-23 | International Business Machines Corporation | Memory clock generation with configurable phase advance and delay capability |
-
2000
- 2000-06-26 JP JP2000191760A patent/JP4162364B2/ja not_active Expired - Fee Related
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2002
- 2002-12-11 US US10/316,121 patent/US6618320B2/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030014568A (ko) * | 2001-08-09 | 2003-02-19 | 미쓰비시덴키 가부시키가이샤 | 클럭 동기형 반도체 기억장치 |
| US7546497B2 (en) | 2005-05-24 | 2009-06-09 | Samsung Electronics Co., Ltd | Semiconductor memory device and data write and read method thereof |
| JP2008065884A (ja) * | 2006-09-05 | 2008-03-21 | Elpida Memory Inc | 半導体記憶装置及び半導体装置 |
| US7623398B2 (en) | 2006-09-05 | 2009-11-24 | Elpida Memory, Inc | Semiconductor memory device and semiconductor device |
| JP4627286B2 (ja) * | 2006-09-05 | 2011-02-09 | エルピーダメモリ株式会社 | 半導体記憶装置及び半導体装置 |
| US8760901B2 (en) | 2011-10-18 | 2014-06-24 | Elpida Memory, Inc. | Semiconductor device having a control chip stacked with a controlled chip |
| US8988919B2 (en) | 2011-10-18 | 2015-03-24 | Ps4 Luxco S.A.R.L. | Semiconductor device having a control chip stacked with a controlled chip |
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