JP2014207036A - 半導体装置 - Google Patents

Abstract

【課題】半導体メモリにおいて遅延時間を最大限確保することにより、消費電力を抑制する。
【解決手段】半導体装置１０は、メモリセルと、メモリセルから読み出されたデータを増幅するリードアンプと、増幅されたデータを外部出力する入出力回路と、複数の動作モードのいずれかを指定するモード情報を保持するモード保持回路と、リードアンプを制御するタイミング制御回路を備える。タイミング制御回路は、動作モードに応じて、リードアンプによりデータを増幅するタイミングを変化させる。
【選択図】図３

Description

本発明は半導体装置に関し、特に、データを増幅するタイミングを調整可能な半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置において、メモリセルのデータはセンスアンプにより増幅され、更に、データアンプ（リードアンプ）で増幅された後、出力バッファを介して外部に出力される。このように、多段の増幅回路により順次増幅した上でデータは読み出される。

増幅回路に含まれるトランジスタがオンしてから信号線の電位レベルが所定レベルに達するまでにはある程度の時間（以下、単に「動作時間」とよぶ）を要する。そこで、半導体装置は、各種の遅延回路によって制御信号のタイミングを調整することにより、動作時間を確保している（特許文献１，２参照）。

特開２００３−２７３７１２号公報 特開２０１２−０４４２８０号公報

しかし、充分な動作時間を確保するのが難しいときには、前段の増幅回路による増幅が不十分な状態で後段の増幅回路が増幅を開始せざるを得ない。このときには、後段の増幅回路に貫通電流が流れやすい。

本発明に係る半導体装置は、メモリセルと、メモリセルから読み出されたデータを増幅するリードアンプと、増幅されたデータを外部出力するデータ出力回路と、複数の動作モードのいずれかを指定するモード情報を保持するモード保持回路と、リードアンプを制御するタイミング制御回路と、を備える。タイミング制御回路は、モード情報に応じて、リードアンプによりデータを増幅するタイミングを変化させる。

本発明によれば、増幅回路の動作時間を確保しやすくなるため、半導体装置の消費電力を抑制できる。

半導体装置のブロック図である。 センスアンプ、ＲＷＡＭＰおよびプリチャージ回路の回路図である。 リード動作における波形図である。 タイミング制御回路のブロック図（第１例）である。 タイミング制御回路のブロック図（第２例）である。 タイミング制御回路のブロック図（第３例）である。 タイミング制御回路のブロック図（第４例）である。 タイミング制御回路のブロック図（第５例）である。 ライト動作における波形図である。 タイミング制御回路（ライト動作用）のブロック図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウ制御回路１３によって行われ、ビット線ＢＬの選択はカラム制御回路１２によって行われる。

図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び電源端子２５が設けられている。

アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、カラム制御回路１２、ロウ制御回路１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。

コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＣＹＥ１、モードレジスタセット信号ＭＲＳ１、リード信号ＤＡＥ１、ライト信号ＷＡＥ１などがある。

アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウ制御回路１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。

カラム信号ＣＹＥ１は、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。カラム信号ＣＹＥ１は、タイミング制御回路２０によりタイミング調整され、カラム信号ＣＹＥ２として出力される。カラム信号ＣＹＥ２が活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラム制御回路１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。

したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＲＷＡＭＰ（リード／ライトアンプ）１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＲＷＡＭＰ１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。タイミング制御回路２０は、リードコマンドにより活性化されるリード信号ＤＡＥ１およびライトコマンドにより活性化されるライト信号ＷＡＥ１のタイミング調整を行い、リード信号ＤＡＥ２，ライト信号ＷＡＥ２として出力する。

ＲＷＡＭＰ１５及び入出力回路１６の動作は、内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、ＤＬＬ回路１００によって生成される。

モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。モードレジスタ１４からタイミング制御回路２０にはモード信号Ｍが供給される。

クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３６に供給される。クロック入力回路３６は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３７に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。

内部クロック信号ＩＣＬＫは、ＤＬＬ回路１００にも供給される。ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫに基づいて位相制御された内部クロック信号ＬＣＬＫを生成するクロック生成回路である。上述の通り、内部クロック信号ＬＣＬＫはＲＷＡＭＰ１５及び入出力回路１６に供給される。これにより、リードデータＤＱは内部クロック信号ＬＣＬＫに同期して出力されることになる。

電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＡＲＹ，ＶＢＬＰ，ＶＰＥＲＩなどを発生させる。内部電位ＶＰＰは主にロウ制御回路１３において使用される電位であり、内部電位ＶＡＲＹ，ＶＢＬＰは主にメモリセルアレイ１１において使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。

図２は、センスアンプＳＡ、ＲＷＡＭＰ１５及びプリチャージ回路７３の回路図である。センスアンプＳＡは、メモリセルアレイ１１内に配置され、ビット線ＢＬを介して入出力されるデータの増幅を行う前段の増幅回路である。

まずセンスアンプＳＡは、クロスカップルされたＰチャンネル型のＭＯＳトランジスタＰ１，Ｐ２と、クロスカップルされたＮチャンネル型のＭＯＳトランジスタＮ１，Ｎ２によって構成されており、一対の入出力ノードｎ１，ｎ２にビット線対ＢＬＴ，ＢＬＢが接続されている。センスアンプＳＡの入出力ノードｎ１，ｎ２は、カラムスイッチＹＳを介して入出力配線対ＩＯＴ，ＩＯＢに接続されている。また、入出力ノードｎ３は、リードライトバスＲＷＢＳに接続されている。カラムスイッチＹＳは、カラム選択信号ＹＳＷによって制御されるスイッチである。カラム選択信号ＹＳＷはカラム信号ＣＹＥ２に同期した信号であり、各センスアンプＳＡに割り当てられたカラム選択信号ＹＳＷのうち、カラムアドレスにより指定されるカラム選択信号ＹＳＷのみが活性化する。

データアンプ７１（リードアンプ）は、ＲＷＡＭＰ１５に含まれる読み出し用の増幅回路（後段の増幅回路）である。データアンプ７１は、センスアンプＳＡと同様の回路構成を有しており、クロスカップルされたＰチャンネル型のＭＯＳトランジスタＰ３，Ｐ４と、クロスカップルされたＮチャンネル型のＭＯＳトランジスタＮ３，Ｎ４によって構成されており、一対の入出力ノードｎ３，ｎ４にデータ入出力配線対ＤＩＯＴ，ＤＩＯＢが接続されている。データ入出力配線対ＤＩＯＴ，ＤＩＯＢは、入出力スイッチＩＯＳを介して入出力配線対ＩＯＴ，ＩＯＢに接続されている。入出力スイッチＩＯＳは、リード信号ＤＡＥ２によって制御されるスイッチである。

ライトアンプ７２は、ＲＷＡＭＰ１５に含まれる書き込み用の増幅回路である。ライトアンプ７２は、入出力配線ＩＯＴを駆動するトライステートバッファ７２ａと、入出力配線ＩＯＢを駆動するトライステートバッファ７２ｂによって構成されている。トライステートバッファ７２ａ，７２ｂはいずれもライト信号ＷＡＥ２によって活性化され、リードライトバスＲＷＢＳ上のライトデータの論理レベルに基づき、一方が入出力配線をハイレベルに駆動し、他方が入出力配線をローレベルに駆動する。

プリチャージ回路７３は、プリチャージ信号ＰＩＯに基づいて入出力配線対ＩＯＴ／Ｂをプリチャージする回路である。プリチャージ信号ＰＩＯは、カラム信号ＣＹＥ２に同期した信号である。プリチャージ信号ＰＩＯが活性化すると、プリチャージ回路７３は入出力配線対ＩＯＴ／Ｂをハイレベル（ＶＰＥＲＩ）にプリチャージする。つまり、ビット線対ＢＬＴ，ＢＬＢのように、ハイレベル（ＶＡＲＹ）とローレベル（ＶＳＳ）との中間レベル（ＶＡＲＹ／２）にプリチャージされるのではなく、ハイレベル（ＶＰＥＲＩ）にプリチャージされる。

図３は、本実施形態による半導体装置１０のリード動作を説明するための波形図である。

まず、外部からアクティブコマンド（ＡＣＴ）が発行されると、ロウアドレスにより指定されるワード線ＷＬが選択される（時刻ｔ１０）。これにより、当該ワード線に割り当てられたメモリセルＭＣがビット線に接続されるため、メモリセルＭＣに保持されていたデータに基づき、ビット線対の電位が変化する。図３には、ビット線ＢＬＢに接続されたメモリセルＭＣにローレベルのデータが保持されていた場合が示されており、これによりビット線ＢＬＢの電位が僅かに低下している。

次に、センスアンプＳＡが活性化し、ビット線対ＢＬＴ，ＢＬＢの電位差が増幅される（時刻ｔ１１）。これにより、ビット線ＢＬＴについてはＶＡＲＹレベルまで駆動され、ビット線ＢＬＢについてはＶＳＳレベルまで駆動される。

ここで外部からリードコマンド（ＲＥＡＤ）が発行されると、これに応答してワンショットのカラム信号ＣＹＥ１が活性化する（時刻ｔ１２）。カラム信号ＣＹＥ１は、タイミング制御回路２０に入力される。タイミング制御回路２０は、内蔵する遅延回路によってカラム信号ＣＹＥ２を遅延時間Ｄ１だけ活性化する。カラム信号ＣＹＥ２は、カラムアドレスに基づきカラム選択信号ＹＳＷを遅延時間Ｄ１だけ活性化させる。プリチャージ信号ＰＩＯについても同様である。

カラム選択信号ＹＳＷのパルス幅は、カラム選択信号ＹＳＷが非活性状態に戻るタイミング（時刻ｔ１４）を規定する。換言すれば、センスアンプＳＡと入出力配線対ＩＯＴ／Ｂとの接続は、カラム選択信号ＹＳＷが非活性状態に戻るタイミング（時刻ｔ１４）にて遮断される。

既に説明したように、入出力配線対ＩＯＴ／Ｂはプリチャージ状態においてハイレベル（ＶＰＥＲＩ）とされていることから、カラム選択信号ＹＳＷが活性化すると、入出力配線対ＩＯＴ／Ｂのいずれか一方のレベルが低下する。これに対し、他方のレベルはＶＰＥＲＩに保持される。遅延時間Ｄ１により、入出力配線対ＩＯＴ／Ｂの一方のレベルが十分に低下するのに必要な動作時間を確保している。

入出力配線対ＩＯＴ／Ｂに転送されたリードデータは、データアンプ７１によってさらに増幅される。データアンプ７１が活性化するタイミング（時刻ｔ１３）は、リード信号ＤＡＥ２によって決まる。リードコマンドと同時に活性化されるリード信号ＤＡＥ１がタイミング制御回路２０に入力されると（時刻ｔ１２）、タイミング制御回路２０はリード信号ＤＡＥ１を遅延時間Ｄ２だけ遅延させてリード信号ＤＡＥ２を活性化する（時刻ｔ１３）。

データアンプ７１によって増幅されたリードデータＤＯＵＴは、図１に示したＲＷＡＭＰ１５及び入出力回路１６を介し、データ端子２４から外部に出力される。そして、外部からプリチャージコマンド（ＰＲＥ）が発行されると、ワード線ＷＬがリセットされ、ビット線対ＢＬＴ，ＢＬＢがプリチャージ状態に戻る。

遅延時間Ｄ２によってリード信号ＤＡＥ２の活性化タイミングを遅らせることにより、入出力配線対ＩＯＴ／Ｂの一方のレベルが充分に下がる、すなわち、入出力配線対ＩＯＴ／Ｂ間における電位差が充分に大きくなってからデータアンプ７１を活性化させ、入出力配線対ＩＯＴ／Ｂ、データ入出力配線対ＤＩＯＴ／ＢとリードライトバスＲＷＢＳを接続する。遅延時間Ｄ２が短すぎると、入出力配線対ＩＯＴ／Ｂの電位差が小さいため、データアンプ７１を構成するトランジスタＰ３，Ｐ４，Ｎ３，Ｎ４に相対的に多くの貫通電流が流れてしまう。入出力配線対ＩＯＴ／Ｂの電位差が大きければ、データ入出力配線対ＤＩＯＴ／Ｂの電位差も大きくなり、データアンプ７１に含まれる各トランジスタの制御性が高まるため、貫通電流、いいかえれば、無駄な電力消費を抑制できる。遅延時間Ｄ１が長いほど、遅延時間Ｄ２も長く設定できる。図３では、遅延時間Ｄ２が短いときには、時刻ｔ１３ａにリード信号ＤＡＥ２が活性化され、遅延時間Ｄ２が長いときには、それよりも遅い時刻ｔ１３ｂにリード信号ＤＡＥ２が活性化されている。時刻ｔ１３ａよりも時刻ｔ１３ｂのときの方が入出力配線対ＩＯＴ／Ｂの電位差が大きいのでリード信号ＤＡＥ２の活性化タイミングとして望ましい。

半導体装置の多くは、１チップにおいて複数の動作モードに対応するように構成される。たとえば、低いクロック周波数（たとえば、１．０ＧＨｚ）で動作する低速モードや高いクロック周波数（たとえば、１．８ＧＨｚ）で動作する高速モードの双方に対応するケースが挙げられる。これらの動作モードに１チップで対応するためには、内部の動作タイミングを可変とするように構成することが必要であり、可変とするための情報はモードレジスタ１４において設定され、これに応じたモード信号Ｍが出力される。

ここで、モードレジスタ１４は、いわゆるモードレジスタセットコマンドに応じてモード情報Ｍを保持するものであるが、半導体自身の電源がＯＦＦになるとそのデータも失われるものである。モード情報Ｍを保持する他の機能回路としてヒューズ回路を用いることも可能である。ヒューズ回路においては物理的にモード情報Ｍを保持するため、いったんモード情報Ｍをセットするとその情報を変化させることはできないが、半導体自身の電源がＯＦＦになってもそのデータは失われない。

リードコマンドを入力されてからリードライトバスＲＷＢＳにデータを出力するまでには最低限必要とされるタイムラグがある。このタイムラグ（以下、「最小待機時間Ｔ０」とよぶ）は、コマンドデコード回路におけるデコード動作や、センスアンプＳＡによる入出力配線対ＩＯＴ／Ｂの差電位増幅等に依存するものであり、上記動作モードとは基本的に無関係な長さを有している。

通常、半導体装置１０は、リードコマンドが発行されてから最初のリードデータＤＱが出力されるまでの時間をＣＬ（CAS Latency）値としてモードレジスタ１４に設定する。このＣＬ値は、クロック数として定義される。具体的には、クロック周期×ＣＬ値によりアクセスタイムＴ１を定義し、Ｔ１＞Ｔ０＋α（αは、リードライトバスＲＷＢＳ上のデータをデータ端子２４に出力するまでに必要な時間）となるようにＣＬ値を設定する。

具体的には、高速モードのアクセスタイムＴ１ａはＣＬａ×クロック周期Ｕａであり、低速モードのアクセスタイムＴ１ｂはＣＬｂ×クロック周期Ｕｂと表現できるが、通常、Ｔ１ａとＴ１ｂは互いに一致しない。たとえば、Ｔ１ａ＞Ｔ１ｂ＞Ｔ０＋αとなっている。最低限確保すべきアクセスタイムは最小待機時間Ｔ０であるが、高速モードにおいては低速モードのときよりも若干多めのアクセスタイムＴ１ａが与えられている。低速モードのアクセスタイムＴ１ｂを基準に考えれば、高速モードにおいてはβ＝（Ｔ１ａ−Ｔ１ｂ）だけ動作時間に余裕がある。つまり、高速モードのときには遅延時間Ｄ１，Ｄ２を低速モードのときよりもβ分だけ長くできる。上述のように、遅延時間Ｄ２が長いほど、データアンプ７１の消費電流を抑制しやすい。

一般的には、アクセスタイムがもっとも短い動作モード（本例では低速モード）にあわせて、遅延時間Ｄ１，Ｄ２が設定される。本発明においては上述の動作モードによるマージン（βの存在）の違いに着目し、動作モードに応じて遅延時間Ｄ１，Ｄ２を変更することにより、信号増幅の時間を最大限確保している。なお、設計によっては、低速モードの方がマージンが大きくなる（βが大きくなる）ことも有り得る。

図４は、タイミング制御回路２０のブロック図（第１例）である。タイミング制御回路２０は、カラム信号ＣＹＥ用のタイミング制御回路２０ａとリード信号ＤＡＥ用のタイミング制御回路２０ｂを含む。いずれも、可変の遅延回路または複数の遅延回路を内蔵し、モード信号Ｍにより遅延時間を変化させることができる。

タイミング制御回路２０ａは、ワンショットのカラム信号ＣＹＥ１を入力され、カラム信号ＣＹＥ２を遅延時間Ｄ１だけ活性化させる。遅延時間Ｄ１は、モード信号Ｍによって変更される。

タイミング制御回路２０ｂは、カラム信号ＣＹＥ１と連動するリード信号ＤＡＥ１を入力され、これを遅延時間Ｄ２だけ遅らせて、カラム信号ＣＹＥ２を出力する。遅延時間Ｄ２も、モード信号Ｍによって変更される。このように、遅延時間Ｄ１，Ｄ２の双方を動作モードに応じて変更してもよい。また、以下に示すように、遅延時間Ｄ１を固定とし、遅延時間Ｄ２のみを動作モードに応じて変更してもよい。

図５は、タイミング制御回路２０のブロック図（第２例）である。カラム信号ＣＹＥ１は、遅延回路３０を経由して、カラム信号ＣＹＥ２として出力される。また、タイミング制御回路２０には、カラム信号ＣＹＥ２およびモード信号Ｍが入力される。タイミング制御回路２０は、可変の遅延回路または複数の遅延回路を内蔵する。タイミング制御回路２０は、カラム信号ＣＹＥ１を入力され、これを遅延時間Ｄ２だけ遅らせて、リード信号ＤＡＥ２を出力する。遅延時間Ｄ２は、モード信号Ｍによって変更される。

図６は、タイミング制御回路２０のブロック図（第３例）である。タイミング制御回路２０は、遅延時間の異なる遅延回路４０，４２と選択回路４４を含む。リード信号ＤＡＥ１は、遅延回路４０または遅延回路４２を経由して選択回路４４に入力される。選択回路４４には、モード信号Ｍも入力される。リード信号ＤＡＥ１は、遅延回路４０または遅延回路４２により遅延時間Ｄ２だけ遅延させられて、選択回路４４からリード信号ＤＡＥ２として出力される。遅延回路４０，４２の選択は、モード信号Ｍにより行われる。

図７は、タイミング制御回路２０のブロック図（第４例）である。タイミング制御回路２０は、遅延回路４６，４８と選択回路５０を含む。リード信号ＤＡＥ１は、遅延回路４６のみを経由するルート１と、遅延回路４６，４８の双方を経由するルート２の双方から選択回路５０に入力される。選択回路５０には、モード信号Ｍも入力される。リード信号ＤＡＥ１は、遅延回路４６のみ、または、遅延回路４６，４８により遅延時間Ｄ２だけ遅延させられて、選択回路５０からリード信号ＤＡＥ２として出力される。ルート１とルート２の選択は、モード信号Ｍにより行われる。

図８は、タイミング制御回路２０のブロック図（第５例）である。タイミング制御回路２０は、２つのトランスファーゲートＴＧ１，ＴＧ２と、２つのラッチ回路５２，５４を含む。ラッチ回路５２，５４は、内部クロック信号ＩＣＬＫにより制御される。トランスファーゲートＴＧ１，ＴＧ２にはモードレジスタセット信号ＭＲＳ２およびその反転信号が入力される。相対的にβが大きいモード（本実施例における高速モード）にはトランスファーゲートＴＧ１はオフ、トランスファーゲートＴＧ２はオンとなり、相対的にβが小さいモード（本実施例における低速モード）にはトランスファーゲートＴＧ１はオン、トランスファーゲートＴＧ２はオフとなる。

相対的にβが大きいときには、トランスファーゲートＴＧ２がオンとなるため、リード信号ＤＡＥ１は、ラッチ回路５２，５４およびトランスファーゲートＴＧ２を経由して、リード信号ＤＡＥ２として出力される。ラッチ回路５２，５４が遅延時間Ｄ２を規定する遅延回路として機能する。一方、相対的にβが小さいときには、トランスファーゲートＴＧ１がオンとなるため、リード信号ＤＡＥ１は、ラッチ回路５２およびトランスファーゲートＴＧ１を経由して、リード信号ＤＡＥ２として出力される。この場合には、ラッチ回路５２のみが遅延時間Ｄ２を規定する。このような構成により、動作モードに応じて遅延時間Ｄ２を内部クロックＩＣＬＫに同期させて変化させることもできる。

図９は、本実施形態による半導体装置１０のライト動作を説明するための波形図である。

まず、外部からアクティブコマンド（ＡＣＴ）が発行されると、ロウアドレスにより指定されるワード線ＷＬが選択される（時刻ｔ２０）。次に、外部からライトコマンド（ＷＲＩＴＥ）が発行されるとともにライトデータＤＩＮが入力されると、ライト信号ＷＡＥ２が活性化し、ライトアンプ７２によって入出力配線対ＩＯＴ／Ｂが駆動される。これによりセンスアンプＳＡ内のデータが上書きされ、図９に示す例ではビット線ＢＬＴがローレベル、ビット線ＢＬＢがハイレベルに駆動される。その後、カラム選択信号ＹＳＷが非活性化すると、入出力配線対ＩＯＴ／ＢとセンスアンプＳＡとの接続がカラムスイッチＹＳによって遮断される。カラム選択信号ＹＳＷが非活性化するタイミングは、遅延時間Ｄ１によって決まる。そして、外部からプリチャージコマンド（ＰＲＥ）が発行されると、ワード線ＷＬがリセットされ、ビット線対ＢＬＴ，ＢＬＢがプリチャージ状態に戻る。

ライト動作に際しては、リードライトバスＲＷＢＳが充分にドライブされてからライト信号ＷＡＥ２によりトライステートバッファ７２ａ，７２ｂを駆動することが望ましい。したがって、ライト信号ＷＡＥ２が活性化するタイミングは、ライトデータＤＩＮが入力されてから少し遅らせる必要がある。

図１０は、タイミング制御回路２０（ライト動作用）のブロック図である。タイミング制御回路２０には、モード信号Ｍとライト信号ＷＡＥ１が入力される。タイミング制御回路２０は、可変の遅延回路または複数の遅延回路を内蔵し、モード信号Ｍによって遅延時間を変更する。これにより、ライト信号ＷＡＥ１の活性化のタイミングを動作モードに応じて変化させている。ラッチ回路７６には、ライト信号ＷＡＥ２とカラム信号ＣＹＥ１が入力され、ラッチ回路７６の出力信号は、遅延回路７４を経由してカラム信号ＣＹＥ２となる。カラム信号ＣＹＥ２は、動作モードによってタイミング制御されない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０ 半導体装置
１１ メモリセルアレイ
１２ カラム制御回路
１３ ロウ制御回路
１４ モードレジスタ
１５ ＲＷＡＭＰ
１６ 入出力回路
２０ タイミング制御回路
３１ アドレス入力回路
３２ アドレスラッチ回路
３３ コマンド入力回路
３４ コマンドでコード回路
３６ クロック入力回路
３７ タイミングジェネレータ
７１ データアンプ
７２ ライトアンプ
７３ プリチャージ回路
７６ ラッチ回路
１００ ＤＬＬ回路
ＳＡ センスアンプ
ＲＷＢＳ リードライトバス
ＴＧ トランスファーゲート
ＣＹＥ カラム信号
ＤＡＥ リード信号
ＷＡＥ ライト信号
ＹＳＷ カラム選択信号
ＰＩＯ プリチャージ信号

Claims (11)

1. メモリセルと、
   前記メモリセルから読み出されたデータを増幅するリードアンプと、
   増幅された前記データを外部へ出力するデータ出力回路と、
   複数の動作モードのいずれかを指定するモード情報を保持するモード保持回路と、
   前記リードアンプを制御するタイミング制御回路と、を備え、
   前記タイミング制御回路は、前記モード情報に応じて、前記リードアンプにより前記データを増幅するタイミングを変化させることを特徴とする半導体装置。
2. 前記データ出力回路は、前記モード情報に応じて前記データを外部へ出力するタイミングを決定することを特徴とする請求項１に記載の半導体装置。
3. 前記データ出力回路は、クロック信号に同期して前記データを外部へ出力し、
   前記モード情報は、前記クロック信号の周波数に応じて変更されることを特徴とする請求項１または２に記載の半導体装置。
4. 前記メモリセルと前記リードアンプの間に接続され、前記メモリセルから読み出されたデータを増幅するセンスアンプ、を更に備えることを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 前記タイミング制御回路は、更に、前記モード情報に応じて、前記センスアンプから前記リードアンプに前記データを転送するタイミングを変化させることを特徴とする請求項４に記載の半導体装置。
6. 前記複数の動作モードは、第１および第２の動作モードを含み、
   前記タイミング制御回路は、リードコマンドが入力されてからデータを出力するまでの時間が前記第１の動作モードよりも前記第２の動作モードの方が長いとき、前記第２の動作モードのときには前記第１の動作モードのときよりも前記タイミングを遅らせることを特徴とする請求項１から５のいずれかに記載の半導体装置。
7. 前記タイミング回路は、前記第１の動作モードのときには第１の遅延回路により前記タイミングを決定し、前記第２の動作モードのときには前記第１の遅延回路と第２の遅延回路の直列回路により前記タイミングを決定することを特徴とする請求項６に記載の半導体装置。
8. 前記タイミング回路は、複数のラッチ回路を含み、前記第１の動作モードのときに前記リードアンプの制御信号が経由するラッチ回路の数よりも前記第２の動作モードのときに制御信号が経由するラッチ回路の数の方が多いことを特徴とする請求項６に記載の半導体装置。
9. 外部から入力されたデータを増幅するライトアンプ、を更に備え、
   前記タイミング制御回路は、前記モード情報に応じて、前記ライトアンプにより前記データを増幅するタイミングを変化させることを特徴とする請求項１から８のいずれかに記載の半導体装置。
10. 前記モード保持回路は、モードレジスタセットコマンドに応じて前記モード情報を保持するモードレジスター回路であることを特徴とする請求項１に記載の半導体装置。
11. 前記モード保持回路は、ヒューズ回路であることを特徴とする請求項１に記載の半導体装置。

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