CN1130020C - 静电保护电路 - Google Patents
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Abstract
一种静电保护电路，用于保护内部电路免受由电极焊盘加入的电荷的影响。上面的静电保护电路主要包括保护晶体管部分，第二个晶体管部分和第三个晶体管部分。在这种情况下，保护晶体管部分包括具有第一个栅电极的第一个晶体管，以便通过释放电荷保护内部电路。第二个晶体管控制第一个栅电极，使其在引入电源之前处于浮动状态。第三个晶体管给第一个晶体管加预定电压。
Description
技术领域
本发明涉及一种静电保护电路，适于用在象集成电路(IC)和大规模集成电路(LSI)之类的半导体集成电路中。
背景技术
所描述的这类静电保护电路在半导体集成电路中已得到普遍应用，以防止由静电放电(以下，简写为EDS)造成的毁坏。
例如，常用的静电保护电路主要由一个P-沟道MOS晶体管和一个N-沟道MOS晶体管构成。在这种情况下，这些MOS晶体管彼此间以串联的方式连接在一起。在这种条件下，P-沟道MOS晶体管被接到电源端，而N-沟道MOS晶体管被接到地端。
对于这种结构，经常在上面的N-沟道MOS晶体管的栅处接上另外一个MOS晶体管，以便控制浮动状态和减小其击穿电压。
结果，为了削弱加在N-沟道MOS晶体管栅电极上EDS脉冲，N-沟道MOS晶体管转换到快速返回态。
为了阻止EDS脉冲，保护晶体管必须具有一个大的面积。通常，这种保护晶体管由并联在静电保护电路中的多个晶体管构成。
然而，在上面的结构中，各保护晶体管的击穿电压彼此间起伏不定。结果，电荷被集中在晶体管中击穿电压最小的个别晶体管上。因此，EDS脉冲无法得到有效的削弱。
发明概述
所以，本发明的一个目的是，提供一种静电保护电路，它能阻止各保护晶体管之间击穿电压的起伏。
本发明的另一个目的是，提供一种静电保护电路，它能在EDS脉冲加入时使保护晶体管的栅电极进入稳定的浮动状态。
本发明的再一个目的是，提供一种静电保护电路，它能较容易地转换到快速返回状态。
本发明还有一个目的是，提供一种静电保护电路，它能提高保护晶体管抗毁坏的能力。
按照本发明，静电保护电路保护内部电路免受由电极焊盘加入的电荷的影响。在这种情况下，静电保护电路被接到电源上。
上面的静电保护电路主要包括保护晶体管部分，第二个晶体管和第三个晶体管。
在这种情形中，保护晶体管部分包括具有第一个栅电极的第一个晶体管，以便通过释放电荷来保护内部电路。
此外，第二个晶体管控制第一个栅电极，使其在引入电源之前保持在浮动状态，另外，第三个晶体管给第一个栅电极加预定电压。
结果，第一个晶体管的第一个栅电极被抬升，从而使其较容易地进入浮动状态。进而，击穿电压变低又使其较容易地进入快速返回态。由此EDS脉冲得到有效地削弱。
换句话说，第三个晶体管被插在第一个晶体管的栅电极和电极焊盘之间。因此，当有EDS脉冲加入时，第一个晶体管的第一个栅电极的电位被插入的第三个晶体管的漏源电容稳定抬升。结果，第一个栅电压被抬升后抑制了击穿电压的浮动并使击穿电压减小。从而，第一个晶体管很容易就转换到快速返回态。
附图简述：
图1所示为按照第一个常用例子的静电保护电路的简图；
图2所示为按照第二个常用例子的静电保护电路的简图；
图3所示为按照第三个常用例子的静电保护电路的简图；
图4所示为按照第一个常用例子的静电保护电路的快速返回特性；
图5所示为按照第二个常用例子的静电保护电路的快速返回特性；
图6所示为按照第三个常用例子的静电保护电路的快速返回特性；
图7所示为按照本发明一个实施方案的静电保护电路的简图；
图8所示为按照本发明一个实施方案的静电保护电路的快速返回特性；
图9所示为按照本发明一个实施方案的静电保护电路的第一个布置图；
图10所示为按照本发明一个实施方案的静电保护电路的第二个布置图；
图11所示为按照本发明一个实施方案的静电保护电路的第三个布置图。
优选实施方案的描述：
为了更好地理解本发明，先参考图1到图6对常用的静电保护电路做一下描述。静电保护电路即相当于本说明书前文中描述的常规静电保护电路。
(第一个常用例子)
参考图1，先对按照第一个常用例子的静电保护电路做一下描述。
此静电保护电路主要由一个P-沟道MOS晶体管PHT1和一个N-沟道MOS晶体管NHT1构成。在这种情况下，晶体管PHT1和NHT1在电源端VDD和地端GND之间以串联的方式连在一起。
更确切地说，在P-沟道MOS晶体管PHT1中，源电极和栅电极一般与电源VDD相连，而在N-沟道MOS晶体管中，源电极和栅电极一般与地端GND相连。
在这种情形中，电极焊盘PAD1和导线L1被接到P-沟道MOS晶体管PHT1与N-沟道MOS晶体管NHT1之间的连接点上。在这种条件下，静电保护电路通过导线L1与内部电路(未示出)连在一起。
在此，图所示的静电保护电路的快速返回特性示于图4。
图4中，波形10给出有EDS脉冲加入时所表现出的电压和电流之间的关系。在图4中，电压BV1代表击穿电压。此外，电压VSP代表快速返回电压，而电压V10代表晶体管的毁坏电压。还有，电流I10代表毁坏电流值。
在图1所示的静电保护电路中，在引入电源之前，地端GND接地，同时电源端处于打开的状态。结果，电路被置于截止状态。
在这种情况下，当EDS脉冲被加到电极焊盘PAD1上时，由EDS脉冲造成的电荷经N-沟道保护晶体管NHT1被释放到地端GND。
在此，要指出的是，当一个负电平的EDS脉冲被加到电极焊盘PAD1上时，N-沟道保护晶体管NHT1中N型漏电极和P型衬底之间形成PN结被加上正偏压，电荷借助这个正向偏置的PN结得到释放。另一方面，当一个正电平的EDS脉冲被加到电极焊盘PAD1上时，P型衬底和N型漏电极被反偏。结果，电荷在击穿后的快速返回电压VSP态得到释放。
(第二个常用例子)
接下来，将参考图2对按照第二个常用例子的静电保护电路做一下描述。
在此，要注明的是，按照第二个常用例子的静电保护电路已公开于日本未审专利公开No.Sho.62-105462(即，105462/1987)。
此静电保护电路包括一个P-沟道保护晶体管PHT1和一个N-沟道保护晶体管NHT1，它们以串联的方式彼此连在一起。在这种情况下，P-沟道保护晶体管PHT1被连到电源端VDD，而N-沟道保护晶体管NHT1被连到地端GND。
此外，电路包括一个静电保护控制晶体管部分2，它具有一个P-沟道MOS晶体管PHCT1和一个N-沟道MOS晶体管NHCT1。
更准确地说，P-沟道MOS晶体管PHT1的源电极和栅电极都与电源端VDD相连，而N-沟道MOS晶体管NHT1的源电极和栅电极都与地端GND相连。在这种情况下，P-沟道MOS晶体管和N-沟道MOS晶体管以串联的方式连在一起从而构成输入保护电路。
此外，P-沟道MOS晶体管PHT1的漏极与N-沟道MOS晶体管的漏极之间的连接点上连有一个电极焊盘PAD1和一根导线L1。在这种情况下，保护电路经导线L1与内部电路(未示出)连在一起。
并且，P-沟道MOS晶体管PHCT1的漏电极通过导线L3被连到P-沟道MOS晶体管PHT1的栅电极。此外，P-沟道MOS晶体管PHCT1的栅电极与地端GND相连，而源电极被接到电源端VDD。
此外，N-沟道MOS晶体管NHCT1的漏电极经导线L2被连到N-沟道MOS晶体管NHT1的栅电极。此外，N-沟道MOS晶体管NHCT1的栅电极被接到电源端VDD，而源电极则被接到地端GND。
在这个输入保护电路中，当电极焊盘PAD1上加有负电平电压时，N-沟道保护晶体管NHT1的PN结正偏，电荷借助PN结的正偏得到释放，这与第一个常用例子相似。另一方面，当电极焊盘上加有正电平电压时，电荷的释放则借助N-沟道保护晶体管NHT1的N型漏电极与P型衬底之间形成的正偏PN结进行。
但是，在电源被引入半导体集成电路之前，由于保护控制晶体管部分2的N-沟道MOS晶体管NHCT1被关断，所以N-沟道保护晶体管NHT1的栅电极被置为浮动状态。因此，与图1所示的保护晶体管NHT1的击穿电压相比，图2所示的N-沟道保护晶体管NHT1的击穿电压变低。
因此，与图1中的保护晶体管NHT1相比，图2中的保护晶体管NHT1更容易转换到快速返回态。所以，与图1所示的保护NHT1相比，图2所示的保护晶体管NHT1中的静电耗散能力可以有所提高，并进一步使加在栅电极上的EDS脉冲得到消弱。
(第三个常用例子)
接下来，将参考图3对按照第三个常用例子的静电保护电路做一下描述。
如图3所示，除了在P-沟道保护晶体管PHT1与N-沟道保护晶体管NHT1之间插入一个漏电极电阻DRES外，按照第三个例子的静电保护电路与按照第二个例子的静电保护电路相同。
参考图5和图6，所示分别为第二个例子和第三个例子在EDS脉冲下的快速返回特性。在这种情况下，图5中的参考数字20所指为加EDS脉冲时的波形，而BV2代表击穿电压。此外，图5中VSP代表快速返回电压而V10代表毁坏电压。还有，图5中的参考数字I10代表毁坏电流值。
同样，图6中的参考数字30所指为加EDS脉冲时的波形，而BV3代表击穿电压。此外，图6中VSP代表快速返回电压而V30代表毁坏电压。还有，图6中的参考数字I10代表毁坏电流值。
在此，尽管第三个例子的工作原理与第二个例子相似，但与图5中第二个例子相比，在图6所示的第三个例子中，当经过快速返回态VSP后，电流的倾斜度变小。如前面提到的，这是插入漏电极电阻DRES的结果。
因此，与图5中第二个例子的晶体管毁坏电压V10相比，图6中第三个例子的晶体管毁坏电压V20得到提高。结果，当多个晶体管中的某一个晶体管进入快速返回电压VSP时，漏电极电压被抬升。因此，很容易也能使剩下的晶体管进入快速返回电压VSP。
上面提到的常用例子存在第一个问题。即，即使加大静电保护电路中静电保护晶体管的尺寸，也无法有效地消弱EDS脉冲。为此，考虑过大面积保护晶体管。为了增大晶体管的面积，通常必须将多个晶体管并联在一起。
但是，在第一个例子中，当通过并联晶体管使面积增大时，各保护晶体管之间相应的击穿电压出现起伏。结果，电荷被集中于击穿电压最小的个别晶体管上，因此，EDS脉冲无法得到有效的消弱。
此外，上面提到的常用例子中还存在第二个问题，即，在静电保护电路中，击穿电压的浮动与用于抬升保护晶体管栅电极用的晶体管的形状和布局位置有关。
更准确地说，第二个例子中，N-沟道保护晶体管NHT1的栅经N-沟道保护控制晶体管NHCT1与地端GND相连。同样，P-沟道保护晶体管PHT1的栅经P-沟道保护控制晶体管PHCT1与电源端VDD相连。
结果，当电源处于断开状态时，N-沟道保护晶体管NHT1的栅电极被置成浮动状态。因此，N-沟道保护晶体管NHT1具有低的击穿电压从而很容易就转入快速返回态。
但是，根据用于抬升N-沟道保护晶体管NHT1栅电极的N-沟道保护控制晶体管NHCT1的形状和布局位置，N-沟道保护晶体管NHT1具有不同的引线电阻和接触电阻。结果，在N-沟道保护晶体管NHT1中击穿电压起伏不定。
而且，上面提到的常用例子还存在第三个问题。即，当在静电保护电路中插入电阻以起到静电保护作用时，晶体管单位面积的电流容量将减小。
更准确地说，如图3所示，在第三个例子中，漏电极电阻DRES被插在N-沟道保护晶体管NHT1和P-沟道保护晶体管PHT1之间。所以，经过快速返回态和毁坏电压V30之后的电流斜坡变缓从而很容易就转入快速返回态。
例如，假设一个重搀杂的N-型扩散层具有扩散层电阻值7Ω/平方，长为0.8um，宽为70um，且阻值为0.08Ω。在此条件下，重搀杂N-型扩散层必须具有8um的长度才可以获得0.8Ω的阻值。因此，静电保护电路的面积不可避免地要增加。在这种情况下，如果电阻与漏电极连在一起，晶体管单位面积的驱动能力就会减小。
考虑到上面提到的问题，本发明提供了一种静电保护电路，它能阻止各保护晶体管之间击穿电压的浮动，并能把保护晶体管的栅电极置成稳定的浮动状态。
接下来，将参考图7对按照本发明一个实施方案的静电保护电路做一下描述。
如图7所示，按照本发明一个实施方案给出的静电保护电路主要具有一个保护晶体管部分BHT1，一个保护控制晶体管部分BHCT1和另一个保护控制晶体管部分BHCT2。在这种条件下，电极焊盘PAD1通过一根导线L1与内部电路(未示出)相连。
保护晶体管部分BHT1由一个P-沟道保护晶体管PHT1和一个N-沟道保护晶体管NHT1构成。在此，P-沟道保护晶体管PHT1的源电极与电源端VDD相接。此外，P-沟道保护晶体管PHT1的栅电极通常通过一根导线L3与保护控制晶体管部分BHCT1中的P-沟道保护晶体管PHCT1的漏电极以及保护控制晶体管部分BHCT2中的N-沟道保护晶体管NHCT2的漏电极相连。
另一方面，N-沟道保护晶体管NHT1的源电极与地端GND相接。此外，N-沟道保护晶体管NHT1的栅电极通常通过一根导线L2与保护控制晶体管部分BHCT1中的N-沟道保护晶体管NHCT1的漏电极以及保护控制晶体管部分BHCT2中的P-沟道保护晶体管PHCT2的漏电极相连。
保护控制晶体管部分BHCT1由一个P-沟道保护控制晶体管PHCT1和一个N-沟道保护控制晶体管NHCT1构成。在这种情况下，P-沟道保护控制晶体管PHCT1的源电极被接到电源端VDD，而P-沟道保护控制晶体管PHCT1的栅电极则被接到地端GND。
另一方面，N-沟道保护控制晶体管NHCT1的的源电极被接到地端GND，而N-沟道保护控制晶体管NHCT1的栅电极则被接到电源端VDD。
保护控制晶体管部分BHCT2由一个P-沟道保护控制晶体管PHCT2和一个N-沟道保护控制晶体管NHCT2构成。如图7所示，P-沟道保护控制晶体管PHCT2的栅电极被接到电源端VDD，而N-沟道保护控制晶体管NHCT2的栅电极则被接到地端GND。
接下来，将参考图7对上述实施方案的工作原理做一下解释。
当给所画的电路加上电源时，由于栅电极与电源端VDD相连，N-沟道保护控制晶体管NHCT1被打开。另一方面，由于栅电极与电源端VDD相连，P-沟道保护控制晶体管PHCT2被关掉。结果，N-沟道保护晶体管NHT1被置成截止状态。
另外，由于栅电极与地端GND相连，P-沟道保护控制晶体管PHCT1被打开。而且，由于栅电极与地端GND相连，N-沟道保护控制晶体管NHCT2被关掉。结果，P-沟道保护晶体管PHT1被置成截止状态。
当使电源处于关断状态且使电源端VDD打开时，N-沟道保护晶体管NHT1与P-沟道保护晶体管PHT1的栅电极电位是可变的且被置成浮动状态。在这种条件下，当EDS脉冲加到电极焊盘PAD1上时，EDS脉冲经导线L1被传输到N-沟道保护晶体管NHT1的漏电极和P-沟道保护控制晶体管PHCT2的源电极。
在这种情况下，当加到电极焊盘PAD1上的是一个负电平EDS脉冲时，N-沟道保护晶体管NHT1的N型漏电极与P型衬底之间形成PN结变为正偏。结果，在N-沟道保护晶体管NHT1中，由EDS脉冲提供的电荷从漏电极被释放到源电极一侧。
另一方面，当加到电极焊盘PAD1上的是一个正电平EDS脉冲时，由于P型衬底与N型漏电极之间被反偏，因此发生穿通现象。结果，在N-沟道保护晶体管NHT1中，电荷从漏电极被释放到源电极一侧。
在这种情况下，当电极焊盘PAD1的电位被抬升时，根据插在电极焊盘PAD1与N-沟道保护晶体管NHT1栅电极之间的P-沟道保护控制晶体管PHCT2的源漏电容，N-沟道保护晶体管NHT1栅电极的电位得到稳定地抬升。因此，N-沟道保护晶体管NHT1的击穿电压在没有浮动的情况下变低。
再有，由于N-沟道保护晶体管NHT1的栅电极被置成浮动状态，因此很容易就可以使N-沟道保护晶体管NHT1进入快速返回态。
同时，图8给出了加EDS脉冲时保护晶体管表现出的快速返回特性。
在此，假设图7中保护晶体管BHT1包括多个N-沟道保护晶体管NHT1和多个P-沟道保护晶体管PHT1，图4中击穿电压BV1高于毁坏电压V10，且图5中击穿电压BV2高于毁坏电压V10。在这种情况下，当多个晶体管中有一个被打开时，电荷便集中在这个晶体管上，结果使这个晶体管烧毁。
然而，如果象图8所示那样，使击穿电压BV4低于毁坏电压V10，则余下的晶体管就很容易打开了。结果，电荷也分配到余下的晶体管中。所以，在图7所示的静电保护电路中EDS脉冲可以全部得到消除。
例如，当EDS脉冲加到本实施方案时，N-沟道保护晶体管NHT1栅电极的电位从浮动状态被抬升到在N-沟道保护晶体管NHT1中能发生穿通的电位。由此，击穿电压被降低进而使电荷分配能力得到大大提高。结果，驱动能力增强。
还有，在图7所示的本实施方案中，安置P-沟道保护控制晶体管PHCT2是为了抬升N-沟道保护晶体管NHT1栅电极的电位。在这种情况下，通过对普通P-沟道保护晶体管的一部分做一些改动就可以装配成一个晶体管PHCT2。所以，与第三个常用例子相比，没有增加输出界面部分的面积。
接下来，将参考图9从版图布局的角度描述一下保护控制晶体管部分BHCT2与N-沟道保护晶体管NHT1之间的位置关系。
图9中，版图上实现了N-沟道保护晶体管NHT1，N-沟道保护控制晶体管NHCT1和P-沟道保护控制晶体管PHCT2。在此，当有EDS脉冲加到图7所示的静电保护电路时，由EDS脉冲提供的电荷被N-沟道保护晶体管NHT1释放。此外，N-沟道保护控制晶体管NHCT1控制N-沟道保护晶体管NHT1栅电极的电位。
更确切地说，每一个N-沟道保护晶体管NHT1，N-沟道保护控制晶体管NHCT1和NHCT2都是由一个源电极和一个漏电极以及一个栅电极GA构成，源电极和漏电极由重搀杂的N型扩散层NP形成，栅电极则被安置在源电极和漏电极之间。
另一方面，每一个P-沟道保护晶体管PHT1，P-沟道保护控制晶体管PHCT1和PHCT2都是由一个源电极和一个漏电极以及一个栅电极GA构成，源电极和漏电极由重搀杂的P型扩散层PP形成，栅电极则被安置在源电极和漏电极之间。
再者，图9中，保护晶体管部分BHCT2中的PHCT2被安置在靠近保护晶体管部分BHT1的地方。在这种情况下，常希望N-沟道保护控制晶体管NHCT1的放大系数(β)一方面能与P-沟道保护控制晶体管PHCT2的放大系数(β)达到最佳适应以便使N-沟道保护控制晶体管NHCT1失去作用，另一方面又要小于P-沟道保护控制晶体管PHCT2的放大系数(β)。
结果，N-沟道保护晶体管NHT1的栅电极被置成浮动状态从而均匀地减小了击穿电压。所以，N-沟道保护晶体管NHT1能简便快速地进入快速返回态。进而，由EDS脉冲引入的电荷很快得到释放，同时加到N-沟道保护晶体管NHT1栅电极上的EDS脉冲电压值也被大大消弱。
图9中，假设保护晶体管部分BHT1与P-沟道保护控制晶体管PHCT2之间的距离被定为Δ1。在这种情况下，保护晶体管部分BHT1与N-沟道保护控制晶体管NHCT1之间的距离被定为三倍的Δ1。此外，N-沟道保护控制晶体管NHCT1的放大系数(β)比P-沟道保护控制晶体管PHCT2的小。结果，流入N-沟道保护控制晶体管NHCT1被有效地阻止。
例如，保护控制晶体管部分BHCT2的放大系数(β)为375，而N-沟道保护控制晶体管部分NHCT1的放大系数(β)为28。这样，N-沟道保护控制晶体管部分NHCT1的放大系数(β)被降低到大约为保护控制晶体管部分BHCT2的1/13或更少。结果，使N-沟道保护晶体管NHT1的栅电极很容易就能转换到浮动状态。
而且，图9中，保护晶体管部分BHCT2被安置在靠近保护晶体管部分BHCT1的地方。因此，从P-沟道保护控制晶体管PHCT2漏电极流出的电荷并不流入N-沟道保护控制晶体管NHCT1。结果，N-沟道保护晶体管NHT1栅电极的电位被抬升。因此，很容易就使N-沟道保护晶体管NHT1栅电极的电位转入浮动状态。
结果，击穿电压被降低了图4中第一个常用例子的击穿电压BV1与图8中的击穿电压BV4的电压差。因此，本实施方案的静电保护电路易于转入快速返回态。
同样，击穿电压被降低了图5中第二个常用例子的击穿电压BV2与图8中的击穿电压BV4的电压差。因此，本实施方案的静电保护电路易于转入快速返回态。
既然是这样，在GND接地并且给MIL标准人体模型加上正脉冲的条件下，对按照本实施方案的静电保护电路进行评估。评估的结果是，在静电保护晶体管具有相同面积的条件下，图1中第一个常用例子的输入保护电路具有1500V的毁坏限制电压。相对地，图7中给出的按照本发明的保护电路具有2500V的毁坏限制电压。因此，与第一个常用例子相比，本发明中的毁坏限制电压被增大了1.5倍或更高。
接下来，将参考图10从版图布局的角度描述一下保护控制晶体管部分BHCT2与N-沟道保护晶体管NHT1之间的位置关系。
图10中，版图上实现了N-沟道保护晶体管NHT1，N-沟道保护控制晶体管NHCT1和P-沟道保护控制晶体管PHCT2。在此，当有EDS脉冲加到图7所示的静电保护电路时，由EDS脉冲提供的电荷被N-沟道保护晶体管NHT1释放。此外，N-沟道保护控制晶体管NHCT1控制N-沟道保护晶体管NHT1栅电极的电位。
图10中，通过增加P沟道保护控制晶体管PHCT2的栅宽(W)使放大系数(β)增大。结果，当N-沟道保护晶体管NHCT1的放大系数(β)很高，或者当N-沟道保护晶体管NHCT1离N-沟道保护晶体管NHT1很近，或者两种情况同时出现时，流入N-沟道保护控制晶体管NHCT1的电荷将受到阻止从而抬高了N-沟道保护晶体管NHT1栅电极的电位。
所以，很容易就使N-沟道MOS保护晶体管的栅电极进入浮动状态。进而，击穿电压变低又易于进入快速返回状态。从而，使EDS脉冲得到有效地削弱。
接下来，将参考图11从版图布局的角度描述一下保护控制晶体管部分BHCT2与N-沟道保护晶体管NHT1之间的位置关系。
图11中，版图上实现了N-沟道保护晶体管NHT1，N-沟道保护控制晶体管NHCT1和P-沟道保护控制晶体管PHCT2。在此，当有EDS脉冲加到图7所示的静电保护电路时，由EDS脉冲提供的电荷被N-沟道保护晶体管NHT1释放。此外，N-沟道保护控制晶体管NHCT1和P-沟道保护控制晶体管PHCT2控制N-沟道保护晶体管NHT1栅电极的电位。
图11中，保护控制晶体管部分BHCT2中的BHCT2被安置在远离保护晶体管部分BHT1中的NHT1的地方，以便增大栅宽(W)和放大系数(β)。当保护控制晶体管部分BHCT2中的BHCT2被安置在远离保护晶体管部分BHT1中的NHCT1的地方时，它们之间的引线电阻增大。但是，随着放大系数(β)的增大，P-沟道保护控制晶体管PHCT2的漏源电容也被增大。
因此，N-沟道保护晶体管NHT1的栅电极被抬升从而较容易地进入浮动状态。进而，击穿电压变低又易于进入快速返回态。结果，使EDS脉冲得到有效地削弱。
在此，假设GND端可以替换VDD端，而N-沟道晶体管可以取代P-沟道晶体管。也就是说，P-沟道保护晶体管可以被N-沟道保护晶体管NHT1代替，P-沟道保护控制晶体管PHCT1可以被N-沟道保护控制晶体管NHCT1代替，而N-沟道保护控制晶体管NHCT2可以取代P-沟道保护控制晶体管PHCT2。但并没有说在这种情况下可以获得与前面提到的相同的效果。
Claims (18)
1.一种静电保护电路，它保护内部电路免受由电极焊盘加入的电荷的影响，并且被接到电源上，包括：
一个保护晶体管部分，保护晶体管部分包括至少一个具有第一栅电极的第一晶体管，以便借助第一晶体管释放电荷来保护所述内部电路；
第二晶体管，第二晶体管控制第一栅电极，使其在引入电源之前处于浮动状态；
第三晶体管，第三晶体管给第一栅电极加预定电压；
其中：
所述第一晶体管还包括第一源电极和第一漏电极；
所述第二晶体管包括第二源、漏和栅电极；
所述第三晶体管包括第三源、漏和栅电极；
所述第一栅电极被接到所述第二漏电极相连，而所述第二漏电极被接到所述第三漏电极相连；
所述第一和第二源电极被接到地端；和
所述第二与第三栅电极被接到电源端。
2.按照权利要求1的电路，其特征在于：
所述第一和第二晶体管中的每一个是N-沟道MOS晶体管，和
所述第三晶体管是P-沟道MOS晶体管。
3.按照权利要求1的电路，其特征在于：
所述电极焊盘经一根导线与所述第三源电极相连，和
导线与所述内部电路相连。
4.按照权利要求1的电路，其特征在于：
每一晶体管都具有一个击穿电压，和
所述第一晶体管被置成浮动状态以减小击穿电压之间的浮动。
5.按照权利要求4的电路，其特征在于：
静电放电脉冲被加到所述电极焊盘上，和
所述第一晶体管被置成浮动状态以消弱静电放电脉冲。
6.按照权利要求1的电路，其特征在于：
每一晶体管都具有一个击穿电压，和
与所述第二晶体管相比，所述第三晶体管被安置在离所述第一晶体管更近的地方，以便均匀的减小击穿电压。
7.按照权利要求6的电路，其特征在于：
所述第二晶体管具有第一放大系数，而所述第三晶体管具有第二放大系数；
第一放大系数与第二放大系数达到最佳适应从而使所述第二晶体管失去作用。
8.按照权利要求1的电路，其特征在于：
所述第三晶体管被安置在靠近所述第一晶体管的地方，从而在增大所述第三晶体管栅宽的条件下提高所述第三晶体管的放大系数。
9.按照权利要求1的电路，其特征在于：
与所述第二晶体管相比，所述第三晶体管被安置在离所述第一晶体管较远的地方，从而在增大所述第三晶体管栅宽的条件下提高所述第三晶体管的放大系数。
10.一种静电保护电路，它保护内部电路免受由电极焊盘加入的电荷的影响，并且被接到电源上，包括：
一个保护晶体管部分，保护晶体管部分包括至少一个具有第一栅电极的第一晶体管，以便借助第一晶体管释放电荷来保护所述内部电路；
第二晶体管，第二晶体管控制第一栅电极，使其在引入电源之前处于浮动状态；
第三晶体管，第三晶体管给第一栅电极加预定电压；
其中：
所述第一晶体管还包括第一源电极和第一漏电极；
所述第二晶体管包括第二源、漏和栅电极；
所述第三晶体管包括第三源、漏和栅电极；
所述第一栅电极被接到所述第二漏电极相连，而所述第二漏电极被接到所述第三漏电极相连；
所述第一和第二源电极被接到电源端；和
所述第二和第三栅电极被接到地端。
11.按照权利要求10的电路，其特征在于：
所述第一和第二晶体管中的每一个是P-沟道MOS晶体管，和
所述第三晶体管是N-沟道MOS晶体管。
12.按照权利要求10的电路，其特征在于：
所述电极焊盘经一根导线与所述第三源电极相连，和
导线与所述内部电路相连。
13.按照权利要求10的电路，其特征在于：
每一晶体管都具有一个击穿电压，和
所述第一晶体管被置成浮动状态以减小击穿电压之间的浮动。
14.按照权利要求13的电路，其特征在于：
静电放电脉冲被加到所述电极焊盘上，和
所述第一晶体管被置成浮动状态以消弱静电放电脉冲。
15.按照权利要求10的电路，其特征在于：
每一晶体管都具有一个击穿电压，和
与所述第二晶体管相比，所述第三晶体管被安置在离所述第一晶体管更近的地方，以便均匀的减小击穿电压。
16.按照权利要求15的电路，其特征在于：
所述第二晶体管具有第一放大系数，而所述第三晶体管具有第二放大系数；
第一放大系数与第二放大系数达到最佳适应从而使所述第二晶体管失去作用。
17.按照权利要求10的电路，其特征在于：
所述第三晶体管被安置在靠近所述第一晶体管的地方，从而在增大所述第三晶体管栅宽的条件下提高所述第三晶体管的放大系数。
18.按照权利要求10的电路，其特征在于：
与所述第二晶体管相比，所述第三晶体管被安置在离所述第一晶体管较远的地方，从而在增大所述第三晶体管栅宽的条件下提高所述第三晶体管的放大系数。
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