CN1665026A - 单晶集成电路具集电极电流控制触发的esd保护电路 - Google Patents
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Abstract
根据本发明的ESD保护电路乃用以保护一单晶集成电路的一输入或输出(10、13)。所述的ESD保护电路在两个供应网络(VSS、VDD)间具有至少一双极晶体管结构(11、12)以及一ESD保护组件(17)。在这个情况中，发射极电连接到输入或输出(10、13)，而基极则电连接到所述的两个供应网络(VSS、VDD)的其中一个。本发明的基础在于当一ESD负载发生于所述的输入或输出(10、13)时，集电极产生一电流信号以触发所述的ESD保护组件(17)。
Description
技术领域
本发明与一用以保护具有两个供应网络的一单晶集成电路的至少一输入或输出的静电放电(electrostatic discharge，ESD)保护电路有关。
背景技术
在集成电路中，一直是该领域所熟知的是，特别是以CMOS(互补式金属半导体)电路为基础的集成电路中，需要防止遭受损害性的静电放电。在这个情况中，这个目的是为了确保在一可以经由外部通过一接脚进行充电的一个电路网络中，经由另一个连接到外的环境的网络而进行的静电充电可以再一次的经由一连接到外部的低阻抗消散出去而不会造成集成电路的任何伤害。这个目的可以藉由安排在介于两个网络之间、具有适当概括以及因此低阻抗的供应总线的ESD保护组件来完成。
像这样的ESD保护组件基本上具有一较高的阻抗而且会形成一只又在ESD电情况下才具有的低阻抗的放电路径，也就是说，当提供一静电充电时，一破坏性的放电因此不可能会经由并行连接电路部发生。半导体组件，特别是二极管或晶体闸流管结构通常被用来作为ESD保护电路。
一ESD负载可以藉由所谓的HBM(human body model，人体模式)来进行仿真。这是根据一ESD负载为一高阻抗驱动器的代表的假设，也就是说，一驱动器推动一电流流经一接脚。
所谓的二极管ESD保护概念可以用来作为一单晶体的集成电路的输入或输出的保护。这个概念是根据排列在电路的每一输入或输出接脚(I/O接脚)并且不只电连接到个别的I/O接脚而且也电连接到两供应网络，所谓的正型VDD网络与接地网络(VSS网络)，其中之一的ESD保护二极管。当一ESD负载发生于I/O接脚时，一放电路径根据该ESD脉冲的极性经由所述的保护二极管的其中之一而形成，并起消散这个被施加的ESD充电到所述的VDD网络或VSS网络。假如所述的VDD网络或VSS网络并没有连接到外部的环境，而是换成其它个别的供应网络连接到它本身，一额外的低阻抗路径必须提供到介于这两个供应网络之间。另一个在所述的VDD网络或VSS网络之间的ESD保护组件除了用来执行这个目的之外，并且也用来作为一功率钳(Powerclamp)，以在这两个供应网络之间产生低阻抗的等效充电。像这样的功率钳常常是晶体闸流管结构的型式。
前面所述的ESD保护概念的保护效应的关键因素在于在I/O接脚的电动势是限制于一非临界值。假如I/O接脚的电动势超过一特定临界值，这将造成经由内部连接到I/O接脚的电路部分产生一放电。在这个过程中，I/O晶体管的栅极氧化物或扩散层通常受到严重的损坏甚至是全部毁损。随着半导体制程技术变得十分微小化，因而栅极氧化层的厚度以及扩散层的程度也变得更小，造成在I/O接脚的临界电动势的量值也降低。为了能够确保在I/O接脚的ESD情况下能有足够的电压限制，功率钳也可以藉由设定成能适当敏度的、而且也像是与一触发电路有关的一驱动电路来驱动。所述的触发电路侦测目前的ESD负载，并且在ESD的况下触发所述的功率钳。原则上，触发电路的设计可以有两种方式来执行操作：触发电路可以设计成侦测在供应往了之间的一个过电压(overvoltage)的方式。这可以藉由，例如在二极管链的电流量测来达成。或者是，例如在一所谓的RC触发的情况下，瞬时电压在供应网络之间的改变也可以用来侦测一ESD的负载。基本上，像是这些所述的触发电路必须考虑到在I/O接脚的ESD情况下，额外的二极管路径表示在I/O接脚与所述VSS网络之间的电压大约是0.8到1.0V，该值大于两个供应网络之间的电压值。在触发的阈值，也就是过电压值或者是瞬时电压的改变值，所述的功率钳会被触发，因此必须将该阈值设定于适当低的程度。像这样设定所述的触发阈值到一较低的程度会有下面的缺点，当所述的集成电路在高温下操作时，将造成漏电流经由所述的触发电路以及功率钳流出，或者是造成功率钳不慎地被触发的功能。在这两种情况下，所述的集成电路的功能性将可能严重的受到影响：漏电流造成额外的功率损失，而不慎的触发将导致供应网络之间的短路而且只可以在电流操作期间的扩散度来矫正。同时，特别是当使用过电压侦测时，漏电流经常会发生，而且特别是当使用RC触发电路的情况下，在VDD网络中，经由振态干扰信号的侦测而不是与ESD有关侦测所引发的不慎触发经常会发生。
在最接近的先前技术中，专利说明书US 5,576,557描述一ESD保护电路，用来作为一单晶集成电路的一输入或输出的ESD保护。该ESD保护电路具有一第一与一第二晶体闸流管结构(SCR，SiliconController Rectifier)，设计来当成所谓的低电压触发的SCRs(LVTSCR)。一LVTSCR具有一额外的MOS晶体管以为了触发所述的晶体闸流管。所述的第一晶体闸流管结构的阳极以及阳极侧控制端连接到VDD网络，而所述的第一晶体闸流管结构的阴极连接到所要保护的I/O接脚，而且所述的第一晶体闸流管结构的一阴极侧控制端连接到VSS网络。除此之外，所述的第二晶体闸流管结构的阴极与一阴极侧控制端连接到VSS网络，而所述的第二晶体闸流管结构的阳极连接到所要保护的I/O接脚，而且所述的第二晶体闸流管结构的一阳极侧控制端连接到VDD网络。这样的排列表示在本质上位在所述的两个栅流体结构中的两个双极晶体管结构的总和在发射极端连接到I/O接脚。在I/O接脚的ESD负载的情况下，两个双极体晶体管的其中一基极/发射极接合体在顺向方向被驱动。与这个情况相关的基极电动势的变化造成LVTSCR内部MOS的漏极块的崩溃。这样的漏极块的崩溃造成个别的晶体闸流管的触发。因此这个解决方法具有缺电，因为个别的晶体闸流管经由一MOS晶体管的漏极块的崩溃所造成的触发不会发生，直到在I/O接脚的电动势具有一特定值，甚至是所述的电动势值在触发之后被进一步的减小。这个特定的电动势值与MOS晶体管的崩溃电压的量值在相同的数量级，也就是11到13伏特。假如，在触发所述的晶体闸流管之前的电动势值也只是稍微高于前面所提到的临界量值而已，连接到所述的I/O接脚的电路的损害或毁损无法被阻止，虽然具有一ESD保护电路。在目前次微米的尺寸范围内半导体制程技术中，这样的情况所造成ESD毁损的风险特别的高。
因此本发明的目的在于明确的说明一提供更可靠的防止ESD负载的ESD保护电路。特别是在一单晶集成电路的输入或输出端的ESD负载的情况下，本发明的目的在于仅可能提早提供一低阻抗的ESD放电路径，也就是说，即使输出端与输出端的电动势量值很低的情况下，也能够非常可靠的避免对所保护的集成电路的伤害。另一个目的则是在确保漏电流或者是不慎的触发的避免。
发明内容
本发明所根据的目的可以藉由如权利要求1的特征来达成。
根据本发明以及如同权利要求1所述的ESD保护电路是用来保护一具有两个供应网络，例如，VDD与VSS，的一单晶集成电路的至少一输入或输出。这样的ESD保护电路具有至少一具有一基极、一发射极与一集电极的双极晶体管结构。所表示的晶体管结构指出不需要使用明确规格的晶体管，而只要，例如，在寄生晶体管的情况下表示npn或pnp结构就可以。除此之外，所述的ESD保护电路包含一电连接到两个供应网络的ESD保护组件。这样的情况下，所述的发射极连接到输入或输出端，而所述的基极则是电连接到两个供应网络的其中之一。本发明的主要目的在于当一ESD负载再输出或输出端发生时，集电极能产生一电流信号，以用于触发所述的ESD保护组件。
根据本发明，一ESD保护组件的触发是藉由通过所述的至少一双极体结构的一集电极电流来初始化。因此不需要有任何，如专利说明书US 5,576,557中所描述的在MOS晶体管的漏极块中产生半导体结合体(JUNCTION)的任何崩溃而来达成这个目的。因此不需要有类似的半导体结构。根据本发明的技术内容所提出的电流控制的触发的主要优势在于当一ESD负载的期间使用集电极电流来作为一触发信号以造成ESD保护组件能在早期阶段，也就是在输入或输出端的电动势的量值仍然很小的时候，就被触发。
根据本发明的ESD保护电路能避免以前让电动势的量值提升到这样一个高的量值，而以前在这样高的量值下，只允许在一半导体组件的崩溃因而产生一ESD保护组件的一触发信号。而另一方面，这个电路的概念也能避免ESD保护电路在集成电路的操作期间造成额外的漏电流现象，因为不会有过电压的情况发生。
根据本发明的电路概念是基于发现，原则上在两个供应网络之间，例如VDD与VSS之间，存在有一接合(寄生的)电容值的现象。这个接合的电容值是从在所保护的电路上总是存在的寄生性耦合电容器，以及额外的从另一个为了间隔操作电压而加进来的电容值，所形成。在输入或输出端上的一个突发的ESD负载的情况中，一动态的位移电流或基极电流会发生，该电流流经所述的双极晶体管的基极-发射极的接合体以及流经所述的耦合电容器，该耦接电容具有一突发信号的低阻抗。在这样的情况下，在基极-发射极接合体之间的二极管的顺向电压下降。而所述的位移电流也造成一对应的集电极电流到所述的双极晶体管结构。这个根据本发明的集电极电流信号是用来触发所述的ESD保护组件。根据所述的双极晶体管结构是npn或者是pnp的晶体管结构，以决定所述的集电极电流是正还是负。
根据本发明的ESD保护电路的另一好处在于，相较于二极管的ESD保护概念，该电路布局所需要的额外的空间只是稍微的增加而已。这是因为事实上几乎不需要任何额外的表面区域需要用来延伸一保护的二极管到一双极晶体管结构上，而且因为在任何例子中所出现的耦合电容器都可以被用在这个电路中。
双极晶体管结构可以是平衡的，也就是说所述的发射极以及集电极可以设计成是相等的。因此在本申请文件中集电极与发射极的表示方式乃是利用在ESD的情况中所具有的功能来定义，也就是说，对于一个npn晶体管结构，一正电流流进所述的集电极并且流出所述的发射极端，而在pnp晶体管的晶体管结构中，则是呈现正好相反的关系。
这里也必须提到，所述的ESD保护组件以及双极晶体管结构并不需要是不同的结构。尤其是在本发明所申请的目的中，所述的双极晶体管结构也可以所述的ESD保护组件的一个组成要件。
根据本发明的一个够具优势的改良中，所述的双极晶体管结构唯一pnp晶体管结构。在这个实施例中，所述的pnp晶体管结构的基极是电连接到所述的两个供应网络中的正型供应网络。根据本发明的领一个更具优势的改进方案中，所述的双极晶体管结构唯一npn的晶体管结构，其中所述的npn晶体管结构的基极电连结到所述的两个供应网络的负型供应网络。在这个实施例中，所述的VDD网络对应所述的正型供应网络，而所述的VSS网络则是对应到所述的负型供应网络。除此之外，所述的两个双极晶体管结构，也就是一个npn晶体管结构以及一个pnp晶体管结构可以更具有优势的提供给所要保护的一输入或一输出。这些随即连接成前面所述的电路。两个双极晶体管结构的使用可使输入或输出端能够免于正型或负型的ESD负载。
所述的ESD保护组件更有优势的具有至少一晶体闸流管结构。为了应用的目的，晶体闸流管结构的表示代表任何具有四掺杂层的四层二极管。在本实施例中的晶体闸流管结构具有相较于其它类型的ESD保护组件的优势，由于晶体闸流管限定的电流的正型反馈，所引发的充电便以一特别低的阻抗来消散。除此之外，一晶体闸流管结构，基本上不只全然为了应用上的目的，而原则上透过一额外的控制连接提供所述的晶体闸流管，能够以一可控制、而且根本不受到施加在阳极语音及之间的电压所影响的方式而被触发的能力。在这个情形中，所述的晶体闸流管结构可以由四个掺杂层所形成，或者是从连接到一pnp或npn晶体管结构的一适当电流，并且根据这个晶体管基础的晶体闸流管等效电路而形成。根据一晶体闸流管的设计与操作方式，特别是对于这个以晶体管为基础的晶体闸流管等效电路，相关的数据可以参考Michael Reisch在1998年所出版的参考书「ElektronischeBauelemente【电子组件】」的第10章，949到953页。
在本发明中，所述的晶体闸流管结构的阴极侧可以更具优势地藉由一阴极侧的控制连接所控制，而pnp晶体管结构的集电极电连接到这个阴极侧的控制连接。假如所述的晶体闸流管结构可以在阳极侧藉由一阳极侧的控制连接所控制，而且假如npn晶体管结构的集电极也电连接到这个阳极侧的控制连接，这也是具有优势的。除此之外，另一个也可能是有利的情况是让所述的晶体闸流管结构都能连接在前面所述的阴极侧与阳极侧并且让该晶体闸流管结构在所述的阴极侧与阳极侧都是可以控制的。为了应用上的目的。阳极侧控制以控制连接连接到邻近阳极的p掺杂区域的n掺杂的区域来表示。同样的，在应用上，阴极侧控制以控制连接连接到邻近阴极(以四层二极管的判断)的n掺杂区域的p掺杂的区域来表示。所述的阴极侧以及同时存在的阳极侧的控制能力对于晶体闸流管结构而言是意谓pnp晶体管结构以及npn晶体管结构的集电极电流信号都可以直接，也就是不需要转换，而使用于所述的晶体闸流管的触发。所述的集电极电流也可以在操作上藉由电阻而转换成一电压信号以施加于控制输入端。
如同前面所述，所述的双极晶体管结构可以替代为ESD保护组件的一部份。在一对应的方式中，在一较佳的具体实施例的情况中，pnp晶体管结构是该至少一晶体闸流管结构的一组成组件。或者是，也可以提供一npn晶体管结构来当成是该至少一晶体闸流管结构的一部份的组成组件。所述的ESD保护组件较佳者构具有两个晶体闸流管结构，而且pnp晶体管结构是第一晶体闸流管结构的一部份，而npn晶体管结构则是第二晶体闸流管结构的一部份。
因为所述的双极体结构是该晶体闸流管结构的一部份，因为所述的ESD放电路径因二极管的路径而较之前分开的结构而变得更短，因此在输入端或输出端所发生的最大电动势藉由一二极管的顺向偏压而降低。所述的ESD保护电路的保护效应因此增加。
一耦合电容器，尤其是具有超过1pF的电容值的耦合电容器较佳者是连接于两个供应网络之间。一额外电容(除了在任何情况中都会出现的寄生电容值以外)的使用会相对应的增加全部的耦合电容器的结果值。在本发明中，在两个供应网络之间的全部耦合电容器越大，在供应网络之间的阻抗值会越小，结果造成动态位移电流的增大，以及造成集电极电流信号量值的增加。在本发明中，具有较大量值的一集电极电流信号对于提早触发是有利的。根据(人体模式)仿真的结果，ESD脉冲时间增加10ns，对于超过1pF的电容值来说，触发的阈值几乎可以完全的抑制。
在单晶集成电路的操作期间，输入或输出端较佳者是与在ESD保护电路上所有的扩散井(diffusion wells)藉由反向偏压的pn接合体解除连接。这对当ESD保护电路是设计来保护一用来正在发射RF信号的输入或输出时，特别具有优势。因为此时所述的输入或输出只藉由所述的反向偏压的pn接合体、具有高阻抗的连接到一扩散井，这能够确保由ESD保护电路所引起的寄生性电容以及在输入或输出端的作动是非常微小的。因此RF信号的完整性可以被维持。除此之外，以这样的方式将输入或输出端与寄生性电容的解除连接，特别是在输入或输出端与供应网络之间的解除连接意谓所述的晶体闸流管结构将不会突然的被在输入或输出端的RF信号触发。除此之外，ESD保护电路对于在输入或输出端的RF信号的影响可以在一电路仿真器中实际的列入考虑，因为连接到输入或输出端的基极-发射极二极接合体可以非常正确地模式化，甚至在非常高频的情况下也可以。
根据本发明的ESD保护电路的一较佳具体实施例的改良，这个电路是设计来用于ESD保护多个输入以及/或是输出。在本发明的实施例中，如同前面所述的至少一双极晶体管结构提供于每一输入或输出端。在本发明中，对于两个或更多个输入或输出，一单一的ESD保护组件使用在介于两个供应网络之间。当一ESD负载在一输入或输出端发生时，个别的双极体晶体管结构的集电极产生一电流信号以用来触发所述的ESD保护组件。这个具有优势的ESD保护电路的改良提供一双极体结构只是局部的供给的好处，也就是说对于每一输入或输出端，直接提供到I/O接脚附近，虽然所述的ESD保护组件也可以用来保护两个或更多个输出以及/或是输出。
本发明的其它更具有优势的改良将会藉由下列的权利要求加以说明。
附图说明
本发明将继续藉由一些具体的实施例以及参照所附加的图标加以详细说明，这些图标的简单说明如下：
图1表示根据二极管ESD保护概念(先前技术)的一ESD保护电路的说明；
图2表示根据本发明的一ESD保护电路的概略说明；
图3A表示根据本发明的一ESD保护电路在触发之前的详细说明；
图3B表示根据本发明的一ESD保护电路在触发之后的详细说明；
图4A表示在I/O接脚与在VDD网络的仿真电压图形与根据本发明的没有晶体闸流管被驱动的VSS网络的比较的详细说明；
图4B表示在I/O接脚与在VDD网络的仿真电压图形与根据本发明的具有晶体闸流管被驱动且具有一大耦合电容器的VSS网络的比较的详细说明；
图4C表示在I/O接脚与在VDD网络的仿真电压图形与根据本发明的具有晶体闸流管被驱动且具有一小耦合电容器的VSS网络的比较的详细说明；
图5表示根据本发明的一ESD保护电路的概略说明，对比于图2，使用MOS晶体管之寄生双极晶体管；
图6A表示一npn晶体管结构的电路布局的说明；
图6B表示具有一寄生性npn晶体管结构的一NMOS晶体管结构的电路布局的说明；
图7A表示根据本发明、具有两个接脚侧的双极晶体管结构整合于两个闸流器的另一个ESD保护电路的详细说明；
图7B表示如图7A所示的ESD保护电路的电路布局的图标说明；
图8A表示如图7A所示的ESD保护电路的电路布局的说明，其中另一个晶体闸流管加进来以作为一功率钳；
图8B表示如图7A所示的ESD保护电路的电路布局的说明，其中另一个晶体闸流管加进来以作为一功率钳，而且更具有一额外的保护环结构；
图8C表示如图7A所示的ESD保护电路的电路布局的说明，其更具有一所谓的高保持电流SCR以作为一功率钳；
图9A表示具有直接藉由集电极电流将ESD电荷消散的一ESD保护电路的一图标说明；
图9B表示具有直接藉由集电极电流将ESD电荷消散的一CMOS为基础的ESD保护电路的一图标说明。
具体实施方式
图1表示一从先前技术中所得知的一ESD保护电路，其是根据二极管ESD保护概念而用于一集成电路的一输入或输出。所述的ESD保护电路具有电连接到所述的内部电路(如图中所示的箭头4)的输入与输出的一I/O接脚3、以及在每一个情况中都连接到两个供应网络VDD(正电动势)与VSS(接地电动势)其中之一的二极管1与2。所述的二极管连接成使得它们在所述的集成电路在正常的操作期间不会提供传导性的连接。除此之外，一触发电路5连接于所述的供应网络VDD与VSS之间并且辨识所存在的一过电压或者辨识可替代的一介于所述的供应网络之间的一瞬时电压的改变以作为一ESD负载的指示信号。为了反应所侦测到的ESD负载，所述的触发电路5藉由一控制信号6驱动一功率钳7。所述的控制信号是用来触发连接在介于供应网络之间的功率钳7，因而当所述的功率钳7被激发时，在供应网络VSS与VDD之间形成一电连接。除此之外，一功率钳二极管8也提供于介于供应网络VDD与VSS之间。
原则上，在一I/O接脚上可以得到的四个类型的ESD负载的区别：
-在一I/O接脚的一ESD负载具有对外部的短电流的VSS网络的一正电压极性(PS-ESD负载)；
-在一I/O接脚的一ESD负载具有对外部的短电流的VDD网络的一正电压极性(PD-ESD负载)；
-在一I/O接脚的一ESD负载具有对外部的短电流的VSS网络的一负电压极性(NS-ESD负载)；
-在一I/O接脚的一ESD负载具有对外部的短电流的VDD网络的一负电压极性(ND-ESD负载)。
在一PS-ESD负载的情况下，所述的二极管1变成顺向偏压的，而所设的触发电路5辨识一ESD负载是以瞬时电压改变为基础或是以过电压压为基础，并载触发所述的功率钳7，而所述的功率钳7经过触发之后会在介于供应网络VSS与VDD之间产生一低阻抗的电连接。像这样的一ESD负载的情况下，介于所述的I/O接脚与所述VSS网络之间的电压便会因低阻抗的放电路径而限制在低电压值。
在一PD-ESD负载的情况下，所述的二极管1变成正向偏压的，因此一低阻抗的放电路径产生于介于所述的I/O接脚与所述的外部短电流的VDD网络之间。这将限制在I/O接脚与所述的VDD网络之间的电压。
在一ND-ESD或NS-PSD负载的情况下，一低阻抗的放电路径以一对比于所述的一PS-ESD负载或一PD-ESD负载的类型而形成，但所述的二极管2比所述的二极管1更加顺向偏压。
如图1所示的二极管ESD保护概念是以在VDD网络与VSS网络之间的电压的仿真(过电压或电压改变的仿真)为基础。而藉由如图2所示的本发明之ESD保护电路可以避免与这个相关的缺点。与图1的ESD保护电路相较，主要的差异在于二极管1与2是双极晶体管结构11、12的基极-发射极的型式。在这个例子中，pnp晶体管结构11在发射极端电连接到所保护的I/O接脚，而基极端则是接到所述的VDD网络。而npn晶体管结构12则是对应地将发射极端连接到所要保护的接脚10，而在基极端则是连接到所述的VSS网络。所述的pnp晶体管结构与所述的npn晶体管结构的集电极端则是电连接到一任意单元14，该任意单元14转换所述的集电极电流信号到电压信号，并加以结合以及选择性地放大。所述的单元14透过一信号18驱动一功率钳17。除此之外，一耦合电容器19连接于所述的供应网络VDD与VSS之间，其中所述的耦合电容器，举例来说，可以是寄生电容值或者是隔直电容(blocking capacitor)的电容值。因为一功率钳二极管，例如图1所述的二极管8并不显著的贡献于所考虑的I/O接脚到VSS或VDD网络之间保护路径的ESD保护效应，因此在图2以及后面的图标中不在特别的解释像这样的这个功率钳二极管。不过在每一个图标中，都可以模拟于图1的方式加入一功率钳二极管。
在I/O接脚10的一方波的PS-ESD负载导致一瞬时的位移电流从所述的pnp晶体管结构11的基极流经所述的对强烈信号的组件具有一低阻抗的结合电容值19。由所述的pnp晶体管结构11所提供的电流增益造成一对应的正集电极电流，该正集电极电流流出所述的pnp晶体管结构11的集电极。这个集电极电流信号在单元14中先经过预处理以使得所述的功率钳组件17。经由来自组件14的输出信号18所触发。这将使得一低阻抗的ESD放电路径形成于所述的I/O接脚与所述的供应网络VSS之间，以限制在I/O接脚10的电动势值。
在一PD-ESD负载的情况下，在所述的pnp晶体管结构的基极-发射极二极管如同模拟于图1的方式而变成正向偏压，因此所述的I/O接脚与外部的短电流的VDD网络之间形成一低阻抗的放电路径。
而在一NS-ESD负载与ND-ESD负载的情况下，一低阻抗的放电路径以一模拟于PS-ESD负载或是PD-ESD的方式来形成，不过在过程中是利用npn晶体管结构12而不是pnp晶体管结构11来触发。在这个例子中，电流是以相反的方向来流动。
图3A表示根据本发明的一ESD保护电路在触发之前的详细说明。在图3A所示的结构以对应于图2所示的结构的方式来呈现，因此图标标号也是相互对应的。在图3A表示图2中的单元14与功率钳17的清楚的执行方式。如同从图3A可以看出，来自pnp晶体管结构11与来自npn晶体管结构12的电流信号分别经过电阻21或电阻22而转换成电压信号，其中所述的电阻21连接所述的pnp晶体管结构11的集电极端到所述的VSS网络，而所述的电阻22则是连接所述的npn晶体管结构12的集电极端到所述的VDD网络。这两个电阻常用的电阻值通常是藉于几个ohms到几个kilohms之间。来自电阻21以及来自电阻22的电压信号分别当成是阳极侧与阴极侧的一控制信号，以控制一连接在供应网络VSS与VDD之间的闸流器SCR。像这样的一个SCR可以根据所述的闸流器的等效电路而分成一pnp晶体管结构23与一npn晶体管结构24。除此之外，所述的闸流器SCR具有两个电阻25与26而分别将pnp晶体管结构23的基极与npn晶体管结构24的基极连接到所述的供应网络上。所述的晶体闸流管SCR在阴极端的控制连接因此连接到所述的npn晶体管结构24的基极，而该晶体闸流管SCR的阳极端的控制连接则是连接到所述的pnp晶体管结构23的基极。
图3A也表示根据人体模式、追随在一PS-ESD负载之后的几个nanoseconds之间的ESD放电路径，如同图中的箭号27所示。如同前面所述，一位移电流最初的一极短的时间内从所述的pnp晶体管结构11的基极-发射极的二极管向前流经所述的耦合电容器19，并且随后从外部的短路VSS网络流出。因此有一集电极电流信号(如同图中的箭头28所示)用以触发所述的晶体闸流管SCR。经由电阻21所转换的电流/电压信号(同样的模拟转换也发生于电阻22)在这个例子中用以选择性的触发所述的晶体闸流管SCR。假如一电阻21被设定进来，这将造成晶体闸流管SCR经由一电压所驱动；如果没有电阻被设定，那么所述的晶体闸流管SCR则是经由电流所驱动。这个用以驱动晶体闸流管SCR的电流/电压信号造成在npn晶体管结构24中的基极-发射极二极管是顺向偏压。这将造成一流进所述的npn晶体管结构24的集电极电流的增加，因此造成跨接在电阻25的电压的下降。这个电压打开了pnp晶体管结构23，因此一正电流从pnp晶体管结构23的集电极流出而且更藉由在电阻26之间的额外的电压降的好处而更进一步增加流经所述的npn晶体管结构24的集电极电流。当所述的晶体闸流管SCR被触发时，这将因此造成一正反馈的过程，因此会造成在VDD与VSS网络之间的一个非常低的低阻抗连结。原则上，所述的电阻25与26也可以省略，这将造成纯正电流的反馈，也就是说在所述的第一晶体管结构的正或负集电极电流流进另一个晶体管结构的基极，而第二晶体管则互相相反。
图3B表示根据本发明的一ESD保护电路以及如同图3A的保护电路在触发晶体闸流管SCR之后的一详细说明。图中由箭头29所示的ESD放电路径延伸经过pnp晶体管结构11的基极-发射极二极管与经过所述的晶体闸流管SCR。这造成了I/O接脚10与供应网络VSS之间的一个非常低阻抗的连接。当一ND-ESD负载发生时，所述的晶体闸流管SCR的阳极侧经由来自npn晶体管12的集电极电流所触发，如同在一PS-ESD负载的事件中所模拟的方式。流经pnp晶体管结构12的集电极电流的方向在这个例子中正好是相反于当一PS-ESD负载发生时，流经npn晶体管结构1的集电极电流的方向。
根据本发明用以驱动晶体闸流管SCR的驱动操作的原理可以根据如图4A到图4C所示的仿真结果来说明。在图4A到图4C所示的仿真是根据一PS-ESD负载的假设，其中是将该负载假设成具有一方波的电流脉冲，该脉冲的起始时间为10ns，持续时间为100ns，而电流值为1A。在图4A所示的仿真是以如图3A所示的ESD保护电路为基础。不过，在这个例子中(如同在图4A的右上方所示)，根据本发明的pnp晶体管结构11的集电极与所述的晶体闸流管之间的连接是解除连结的状态，也就是说，来字根剧本发明的pnp晶体管结构11的集电极电流对于所述的晶体闸流管SCR的一控制输入端不会有影响。在图4A中所示曲线30与31分别表示介于所述的I/O接脚10与所述的VDD网络之间、以及所述的I/O接脚10与所述的VSS网络之间的电压的瞬时图形。从曲线30可以看出在介于所述的I/O接脚10与所述的VSS网络之间的一个超过6V的电压在大约t＝1.5ns的时候降下来。这个电压由于其在阳极端与阴极端的电压差的结果以足够触发所述的晶体闸流管SCR，而且这个电压接着会被限制在一低于安全程度的电压4V以下。然而，这个6V的短暂电压还是有可能会造成所要保护的电路的一个不可逆的崩溃。
假如如图4B所示的仿真是根据如图3A所示的保护电路，且原来的所述的pnp晶体管结构11的集电极端原封不动的连接到所述的晶体闸流管SCR、而且所述的耦合电容器19具有1.2pF的电容值的情况，那么将分别造成介于I/O接脚10与VSS网络之间，以及I/O接脚10与VDD网络之间的电压的瞬时图形如图中的32与33所示。通过所述的pnp晶体管结构11的基极-发射极接合体(junction)的根据本发明的位移电流以及所对应的集电极电流信号造成所述的晶体闸流管SCR在更早的阶段被驱动，也就是在甚至t＝0.5ns时就被触发。假如介于所述的供应网络VDD与VSS之间的耦合电容器19够大的话，从所述的I/O接脚10到所述的VSS网络之间的电压值将大幅度地限制于小于2.5V的范围，因此一临界电压值不会发生在所述的I/O接脚与所述的VSS网络之间。
假如如图4C所示的仿真是根据如图3A所示的保护电路，且原来的所述的pnp晶体管结构11的集电极端原封不动的连接到所述的晶体闸流管SCR、而且所述的耦合电容器19具有0.2pF的电容值的情况，那么将分别造成介于I/O接脚10与VSS网络之间，以及I/O接脚10与VDD网络之间的电压的瞬时图形如图中的34与35所示。从图形34与35可以看出，在介于I/O接脚10与VSS网络之间的触发阈值、以及介于I/O接脚10与VDD网络之间的触发阈值必须分别达到大约5V以及4V。这也证明了位移电对于触发机制的重要性，假如所述的耦合电容器19的量值具有一较低的量值(远小于1.2pF)，那么所产生的位移电流的数值将会是微小的，因此造成所述的晶体闸流管SCR无法提早被触发。相反的，假如所述的耦合电容器19的量值是相对较高的话(远大于1.0pF)，那么所产生的位移电流的数值将会相关较大，因此造成所述晶体闸流管SCR可以较早的被触发。在传统的单晶积体整合电路中，耦合电容器由于寄生的电容值与操作电压的间隔使得的电容值远大于1.2pF，因此根据本发明的ESD保护电路通常可以不受限制的使用。也就是说，不需要输入任合只用于ESD保护用途的耦合电容器到两个输入网络之间；在任何情况下，所产生的接合的电容值都会是足够的。
图5表示一如图2所示的、使用MOS晶体管的寄生双极晶体管结构的一ESD保护电路。图5所提供的结构使用如图2所示的相同的图标符号。图2所述的pnp晶体管结构11以及所述的npn晶体管结构12在图5中将分别表示成图中之一PMOS与NMOS晶体管36与37的寄生性双极晶体管。在这个情况下，所述的PMOS晶体管结构36的n掺杂块状接点B以及NMOS晶体管结构37的p掺杂块状接点B分别对应到所述的pnp晶体管结构11的基极以及所述的npn晶体管结构12的基极。而该PMOS晶体管结构36的p掺杂的源极接点S以及p掺杂的漏极接点D分别对应到所述的pnp晶体管结构11的发射极与集电极。而该NMOS晶体管结构37的n掺杂的源极接点S以及n掺杂的漏极接点D分别对应到所述的npn晶体管结构11的发射极与集电极。在本实施例中，所述的寄生双极晶体管的操作方法相当于前面如图2所示的双极晶体管11与12的操作方法。而且不只是如图2所述的双极晶体管，而且所有在本申请书中所提到的所有双极晶体管都可以由MOS晶体管的寄生双极晶体管来取代。使用MOS晶体管所寄生的双极晶体管的基本优势在于根据本发明的ESD保护电路可以利用像单纯的CMOS技术来制造，也就是说不需要使用在科技相关的组件数据库中所清楚定义的双极晶体管。
图6A表示一npn晶体管结构侧面的电路布局。举例来说，如图2所述的npn晶体管结构12可能具有一像这样的一个电路布局。一n+掺杂的发射极长条41、一p+掺杂的基极长条42以及一n+掺杂的集电极长条43位在一p掺杂井40中。相对的，图6B表示一NMOS晶体管结构的电路布局，举例来说，该NMOS晶体管结构为如图5所示的NMOS晶体管结构37。而图中所示的分别表示源极区域与漏极区域的两个n+掺杂的扩散区域45与48位在一p掺杂井40上，其中介于所述的源极区域与漏极区域之间，一传导沟道在NMOS晶体管的操作期间形成。除此之外，图中也显示该p+掺杂的块状接点47。在NMOS晶体管结构中的寄生npn晶体管的基极对应到块状接点47，而发射极则是对应到源极接点45，而发射极则是对应到漏极接点48。在图5图中所示的MOS晶体管结构36与37的典型的MOS晶体管的宽度介于20μm到200m之间。在本申请书中所描述的双极晶体管结构具有相同的长度。在如图6A所述的明确的双极体结构与在图6B所述的寄生双极体上的电流增加通常是介于0.1到10之间。
图7A表示根据本发明另一个ESD保护电路的电路图，其具有接脚侧的双极晶体管结构50与51整合于两个闸流器SCR1与SCR2上。在这个实施例中，所述的pnp晶体管结构50以及所述的npn晶体管结构51分别执行如第3图(A)中所述的双极晶体管结构11与12的功能。同时，这里所表示的双极体结构是两个晶体闸流管SCR1与SCR2的一个组件。在这个实施例中，所述的pnp晶体管结构50对应在晶体闸流管等效电路中的pnp晶体管结构，而所述的npn晶体管结构51则对应到在晶体闸流管等效电路中的npn晶体管结构。在这个实施例中、或者本申请文件的其它实施例中所提到的双极体的结构不需要都是具有基极、集电极与发射极的独立双极晶体管，相反的，也可以整合于其它更高层次的结构中，例如在本实施例中的晶体闸流管结构。然而，相反地，由晶体管结构(明确的双极体结构或MOS结构)组成晶体闸流管结构SCR1与SCR2也是可行的。在本实施例中，pnp晶体管结构51与npn晶体管结构52的发射极连接到所要保护的I/O接脚52。同时，pnp晶体管结构51的发射极形成该晶体闸流管SCR1的阳极端A，而npn晶体管结构51的发射极形成所述的晶体闸流管SCR2的阴极端K。除此之外，所述的晶体闸流管SCR1的阴极K连接到VSS网络，而相对的，所述的晶体闸流管SCR2的阳极侧则是连接到该VDD网络。除此之外，更提供两个电阻55与54分别对应如图3A所示的电阻25与26，不过如同前面参照图3A时所描述的，该对的电阻55与54也不一定是不可或缺的。pnp晶体管结构50的基极电连接到该VDD网络，而相对的，该晶体管结构npn晶体管结构51则是电连接到VSS网络，而且在这两个连接上的电阻值对应于等效点阻56与57。除此之外，一耦合电容器53则是提供于VDD网络与VSS网络之间，并且页对应于前面所述的耦合电容器19。
当一PS-ESD负载发生时，一位移电流流经在所述的pnp晶体管组件50中的基极-发射极二极管，并且流经所述的接合电阻值53。这造成一集电极电流流出所述的pnp晶体管组件50，因此造成所述的晶体闸流管SCR1被驱动，如同前面在图3A所描述的相同驱动方式。这也造成一个介于I/O接脚52与外部短电流的VSS网络之间的ESD放电路径。
当一PD-ESD负载发生时，一ESD放电路径经由在pnp晶体管组件50的基极-发射极二极管而形成于I/O接脚52与外部的短电流的VDD网络之间。
当一NS-ESD负载发生时，一ESD放电路径经由在npn晶体管组件51的基极-发射极二极管而形成于I/O接脚52与外部的短电流的VSS网络之间。
当一ND-ESD负载发生时，一位移电流流经在所述的npn晶体管组件51中的基极-发射极二极管到由所述的接合电阻值53所形成的基极。这造成一集电极电流流出所述的npn晶体管组件51，因此造成所述的晶体闸流管SCR2被驱动，如同前面在图3A所描述的相同驱动方式。这也造成一个介于I/O接脚52与外部短电流的VSS网络之间的ESD放电路径。
因为所述的双极晶体管结构50与51都分别是晶体闸流管结构SCR1与SCR2的部分组件，因此所述的ESD放电路径因为一二极管的接合体而较分开结构还要短，因此在I/O接脚的电动势的最大量值因为二极管的顺向偏压而降低。ESD保护电路的保护效应因此也获得改善。假如所述的等效电阻56与57不是相当微小(也就是说大于几个ohms)，在基极-发射极二极管的保护效应可能会不足，因为在PD-ESD负载或NS-ESD负载的情况下会造成电压降的增加。在这个情况下，如图7A所述的ESD保护电路可能需要更进一步加入一保护的二极管，并联连接于所述的基极-发射极二极管。
图7B表示如图7A所示的ESD保护电路的电路布局的图标说明。在图7A与图7B中以相同的图标符号来表示的组件都是互相对应的组件。如图参照图7B所示，分别在晶体闸流管SCR1与SCR2中所示的n掺杂井与与p掺杂井分别藉由一反向偏压的pn接合体而与所述的I/O接脚解除连接。在这个实施里中，这样的解除连结可以确保这个根据本发明的ESD保护电路可以同样的以前面所述的方式来执行。这个解除连接代表这个根据本发明所述的ESD保护电路特别适合用于无线电波(RF)的应用上。
图8A表示如图7A所示的ESD保护电路的电路布局的说明，其中一个没有出现在图7A的另一个晶体管SCR3加进来以作为一功率钳。在图8A与图7A中以相同的图标符号来表示的组件都是互相对应的组件。图中所示的箭号分别代表着对应的批注所说明的一电连接点。为了允许在一ESD负载的情况中，所述VDD网络与所述的VSS网络之间可以直接连接，所述的晶体闸流管SCR3额外地提供到介于所述的VDD网络与VSS网络之间(如同图8A所示)而且经由一触发电路60所驱动。这个触发电路包含一由接地的栅极NMOS晶体管62与一串联连接的电阻63所组成的一分压器。除此之外，一个或多个二极管61被提供到介于所述的晶体闸流管SCR3的阳极侧与所述的VDD网络之间。这个二极管61是用来避免这个晶体闸流管SCR3的寄生性触发，这个现象与所谓的闭锁(latch-up)有关。因此，在历经所述的晶体闸流管触发程序之后，也就是在其自锁的状态下的电压降，所述的VDD网络与VS S网络之间的电压(也被当作是一把持电压)藉由每一个二极管的一二极管顺向偏压而增加。所要求的晶体闸流管SCR3的触发因为所述的NMOS晶体管62的崩溃以及与跨接在电阻63上的电压有关的电压降而初始化。如图8A所示的电路布局的缺点在于如果晶体闸流管SCR1与SCR2之间的横向距离，以及晶体闸流管SCR2与SCR3之间的横向距离过短的话，不愿意见到的一寄生的晶体闸流管的交互触发可能会发生。这个现象以图中的如64与65的记号来表示。
图8B表示如图7A所示的ESD保护电路的电路布局的说明，这个保护电路是图8A所示的保护电路的替代型式，其中一个没有在图7A出现的另一个晶体闸流管被加到这个电路中以作为一功率钳。在图8B与图8A中以相同的图标符号来表示的组件都是互相对应的组件。相较于如图8A所示的电路布局，个别的晶体闸流管SCR1、SCR2与SCR3彼此间是都是分离的而且彼此间都籍由两个保护环的结构66、67来分开。在这个实施例中所使用的保护环结构是从三个邻近的区域或井中所形成，其中第一区域是p掺杂的、第二区域是n掺杂的而第三区域是p掺杂的。这个方法排除了一寄生的晶体闸流管的交互触发的可能性。
图8C更进一步表示如图8A与图8B所示的ESD保护电路的电路布局的另一个替代方案。相对于在图8A与图8B所示的功率钳SCR3，一所谓的高把持电流SCR(HHI-SCR)SCR4在图8C中用来作为所述的功率钳。所述的HHI-SCR是一个具有高触发电流与高把持电流的一特殊的晶体闸流管，这个特殊的晶体闸流管可以藉由固态的井接触而达到。这提供了一个对于晶体闸流管在单晶集成电路操作时的一个不留意的触发的保护。关于所述的HHI-SCR已在公开的文献中：M.Mergens等人在2002的EOS/ESD论坛中所发表的文章「High Holding CurrentSCRs(HHI-SCR)for ESD Protection and Latch-up Immune ICOperation」详细说明。在这个实施例中，所述的HHI-SCR SCR4可以连接在两个晶体闸流管SCR1与SCR2之间。这使得所述的晶体闸流管SCR1与SCR2之间可以相互隔离，如同提供一个保护环一样的方式来隔离。而另一个如同图8B所示保护环结构66则可以不必用于电路中，因而造成大幅减少所使用的面积表面的好处。
原则上，修正这个以集电极电流控制的一ESD保护组件的驱动的基本概念也是可行的。举例来说，在ESD的事件中电荷的消散可以直接藉由一连接到I/O接脚的一双极晶体管的集电极电流来完成。以这个方式来操作的一ESD保护电路的一较佳的具体实施例可以由图9A的图标来加以说明。一pnp晶体管结构71以及一npn晶体管结构72经由一发射极端而连接到一I/O接脚70。在这个实施例中，所述的双极晶体管71与72分别对应如图2所示的双极晶体管11与12。所述的pnp晶体管结构71的集电极电连接到所述的VSS网络，而所述的npn晶体管结构72的集电极则是电连接到所述的VDD网络。除此之外，一耦合电容器79则是提供于所述的供应网络之间。当一PS或ND-ESD负载发生时，在所述的pnp晶体管结构71或所述的npn晶体管结构72的基极-发射极二极管分别变成是顺向偏压的，而在同一时间，一位移电流流经所述的基极-发射极二极管与流经所述的耦合电容器79。这个位移电流触发在pnp晶体管结构71以及在npn晶体管结构72的一集电极电流。这分别造成了到所述的VSS网络与到VDD网络的一ESD保护路径经由所述的发射极-集电极路径而形成。假如初始的集电极电流够高，那么个别的双极晶体管结构被驱动成自我把持的高电流模式，并且透过基极-发射极二极管而维持在开启的状态，即使是在没有任何位移电流的状态下。因此所述的ESD放电路径随后便维持在ESD事件的持续期间，甚至维持到所述的位移电流已经衰减。在这个实施例中，双极晶体管结构71与72以分别是在I/O接点的VDD与VSS局部保护组件的型式来表现是较好的。在很多实施例中，这使得以前面所提到的触发电路的其中一个来节省局部的功率钳便得可能，因此可以具有节省使用面积的好处。
图9B表示如图9A所示的ESD保护电路的一个以CMOS为基础的的ESD保护电路。在图9B与图9A中以相同的图标符号来表示的组件都是互相对应的组件。在图9A中所提到的pnp与npn晶体管组件71与72在图9B所示的电路中，将分别改以在一PMOS晶体管81与在一NMOS晶体管82的寄生的双极晶体管来操作。在这个实施例中，如前面参照图5所加以说明的实施例也可以用来描述这个实施例的寄生的双极晶体管。
【图标标号】
图1
1 二极管
2 二极管
3 I/O接脚
4 输入/输出
5 触发电路
6 控制信号
7 功率钳
8 功率钳二极管
图2
10 I/O接脚
11 pnp双极晶体管结构
12 npn双极晶体管结构
13 输入/输出
14 单元
17 功率钳
18 信号
19 耦合电容器
图3A(B)
10 I/O接脚
11 pnp双极晶体管结构
12 npn双极晶体管结构
13 输入/输出
19 耦合电容器
21 电阻
22 电阻
23 pnp双极晶体管结构
24 npn双极晶体管结构
25 电阻
26 电阻
27 ESD放电路径
29 ESD放电路径
图4A-(C)
10 I/O接脚
11 pnp双极晶体管结构
19 耦合电容器
21 电阻
30 电压瞬时图形
31 电压瞬时图形
32 电压瞬时图形
33 电压瞬时图形
34 电压瞬时图形
35 电压瞬时图形
图5
10 I/O接脚
13 输入/输出
14 单元
17 功率钳
18 信号
19 耦合电容器
36 PMOS晶体管结构寄生性双极晶体管
37 NMOS晶体管结构寄生性双极晶体管
图6A(B)
40 p掺杂井
41 n+掺杂的发射极长条
42 p+掺杂的基极长条
43 n+掺杂的集电极长条
44 NMOS晶体管结构
45 源极接点
46 传导沟道
47 块状接点
48 集电极接点
图7A(B)
50 pnp双极晶体管结构
51 npn双极晶体管结构
52 I/O接脚
53 耦合电容器
54 电阻
55 电阻
56 等效电阻
57 等效电阻
图8A-(C)
52 I/O接脚
54 电阻
55 电阻
56 等效电阻
57 等效电阻
60 触发电路
61 二极管
62 NMOS晶体管
63 电阻
64 记号
65 记号
66 保护环结构
67 保护环结构
图9A(B)
70 I/O接点
71 pnp双极晶体管结构
72 npn双极晶体管结构
79 耦合电容器
81 PMOS晶体管寄生性双极晶体管
82 NMOS晶体管寄生性双极晶体管
Claims (17)
1.一种用以保护具有两个供应网络(VSS、VDD)的单晶集成电路的至少一输入或输出(3、10、52；4、13)的静电放电(electrostaticdischarge，ESD)保护电路，其包含：
至少一双极晶体管结构(11、12、50、51)，其具有一发射极、一基极以及一集电极；以及
一ESD保护组件(17、SCR、SCR1、SCR2)，其电连接到所述的两个供应网络(VSS、VDD)，
其中所述的发射极乃电连接到所述的输入或输出(3、10、52；4、13)，而所述的基极则电连接到所述的供应网络(VSS、VDD)的其一，
其特征在于所述的集电极产生一电流信号，其用以在输入或输出(3、10、52；4、13)产生一ESD负载的情况下触发所述的ESD保护组件(17、SCR、SCR1、SCR2)。
2.如权利要求1所述的ESD保护电路，其特征在于
所述的双极晶体管结构为一pnp晶体管结构(11、50)，以及
所述的pnp晶体管结构的基极乃电连接到所述的两个供应网络(VDD、VSS)的正供应网络(VDD)。
3.如权利要求1所述的ESD保护电路，其特征在于
所述的双极晶体管结构为一ppn晶体管结构(12、51)，以及
所述的npn晶体管结构的基极乃电连接到所述的两个供应网络(VDD、VSS)的负供应网络(VSS)。
4.如权利要求2与3所述的ESD保护电路，其特征在于所述的ESD保护电路具有如权利要求2所述的一pnp晶体管结构(11、50)，以及如权利要求3所述的npn晶体管结构(12、51)。
5.如前面所述的权利要求任一项的ESD保护电路，其特征在于所述的ESD保护组件具有至少一晶体闸流管结构(SCR、SCR1、SCR2)。
6.如权利要求2与5所述的ESD保护电路，其特征在于所述的晶体闸流管结构(SCR)从阴极侧透过一阴极侧控制连接来控制，而且所述的pnp晶体管结构(11)的集电极电连接到所述的阴极侧的控制连接。
7.如权利要求2与5所述的ESD保护电路，其特征在于所述的晶体闸流管结构(SCR)从阳极侧透过一阳极侧控制连接来控制，而且所述的npn晶体管结构(12)的集电极电连接到所述的阳极侧的控制连接。
8.如权利要求6与7所述的ESD保护电路，其特征在于所述的晶体闸流管结构(SCR)可以在阳极侧与阴极侧控制。
9.如权利要求2与5所述的ESD保护电路，其特征在于所述的pnp晶体管结构(50)为所述的至少一晶体闸流管结构(SCR1)的一组件。
10.如权利要求3与5所述的ESD保护电路，其特征在于所述的npn晶体管结构(51)为所述的至少一晶体闸流管结构(SCR2)的一组件。
11.如权利要求9与10所述的ESD保护电路，其特征在于所述的ESD保护组件具有两个晶体闸流管结构(SCR1、SCR2)，而所述的pnp晶体管结构(50)为所述的第一晶体闸流管结构(SCR1)的一组件，且所述的npn晶体管结构(51)为所述的第二晶体闸流管结构(SCR2)的一组件。
12.如权利要求11所述的ESD保护电路，其特征在于所述的第一晶体闸流管(SCR1)与所述的第二晶体闸流管(SCR2)乃藉由一保护环结构(70)，特别是一pnp保护环结构，而彼此互相分离，进以避免在所述的两个晶体闸流管结构间的交互触发。
13.如权利要求11所述的ESD保护电路，其特征在于所述的第一晶体闸流管(SCR1)与所述的第二晶体闸流管(SCR2)是藉由一高把持电路SCR结构(SCR4)而彼此互相分离，进以避免在所述的两个晶体闸流管结构之间(SCR1、SCR2)以及在两个晶体闸流管结构(SCR1、SCR2)的其一与所述的高把持电路SCR结构(SCR4)间的交互触发。
14.如前面所述的任一项权利要求所述的ESD保护电路，其特征在于一耦合电容器(19、53)，尤其是具有超过1pF电容值的一耦合电容器，连接于所述的两个供应网络(VDD、VSS)间。
15.如前面所述的任一项权利要求所述的ESD保护电路，其特征在于在单晶集成电路的操作期间，所述的输入或输出(3、10、52；4、13)透过在每一情况下都是反向偏压的pn接合而从在ESD保护电路的扩散井中解除连接。
16.如权利要求15所述的ESD保护电路，其特征在于所述的ESD保护电路是设计来保护正在发射无线频率信号的一个这样的输入或输出(3、10、52；4、13)。
17.如权利要求1-8所述的ESD保护电路，其特征在于所述的ESD保护电路是设计来保护两个或更多个输入以及/或是输出(3、10、52；4、13)，其中
至少一根据权利要求1的双极晶体管结构(11、12)乃设在至每一输入或输出(3、10、52；4、13)，
一ESD保护组件(17、SCR)为了所述的两个或更多个输入以及/或是输出(3、10、52；4、13)而设于两个供应网络之间，以及
当一ESD负载发生于一输出或输出(3、10、52；4、13)时，个别的双极晶体管结构(11、12)的集电极产生一电流信号，用以触发所述的ESD保护组件(17、SCR)。
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