CN1479374A - 外部放电保护电路 - Google Patents

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Abstract

一种外部放电(ESD)保护器件包括：形成在衬底上的栅极；在栅极的第一侧边上，在衬底中形成的第一导电类型的第一扩散区；在栅极的第二侧边上，在衬底中形成的第一导电类型的第二扩散区；和形成在第二扩散区下面的衬底中并与第二扩散区接触的第二导电类型的第三扩散区。由此，第三扩散区的杂质浓度设定为大于位于栅极正下方相同深度的衬底的区域的杂质浓度。

Description

外部放电保护电路
相关申请的交叉参考
本申请要求在2002年6月11日申请的日本专利申请No.2002-170150的优先权，该申请的全部内容在此引作参考。
技术领域
本发明一般涉及半导体器件，特别涉及具有改进的外部放电(ESD)坚固性的半导体器件及其制造工艺。
背景技术
半导体集成电路器件一般包括保护电路，用于保护形成在其中的微小半导体元件不受电压浪涌影响，如由外部放电(ESD)引起的电压浪涌的影响。
由于选用与制造半导体集成电路器件内部的半导体元件使用的工艺相同的工艺形成这种保护电路，因此保护电路一般具有与形成在半导体集成电路内部的半导体元件相同的结构。此外，构成保护电路的这种半导体元件最好同时还可用于半导体集成电路的输入/输出电路。
有各种不同结构的ESD保护电路，如采用二极管或采用晶体管的RSD保护电路，图1示出了使用MOS晶体管的常规ESD保护电路10，该MOS晶体管还构成输入/输出电路。此外，图2示出了图1的保护电路10的等效电路图。
参见图1，ESD保护电路10包括形成在p-型Si衬底11上的n沟道MOS晶体管10A，其中MOS晶体管10A包括在栅绝缘膜12设置在栅极13和Si衬底11之间的状态下设置在Si衬底11上的栅极13，其中Si衬底11在栅极13的两横向侧边上还形成有n-型LDD区11A和11B。此外，Si衬底11形成有分别形成于前述LDD区11A和11B的另一外侧边上的n+型扩散区11C和11D。此外，分别在栅极13的横向侧壁表面形成侧壁绝缘膜13A和13B，并且分别在侧壁绝缘膜13A和13B的外侧上在扩散区11C和11D的表面上形成硅化物区14A和14B。
参见图2，n沟道MOS晶体管与具有相同结构的另一p沟道MOS晶体管构成设置在电源线Vdd和电源线Vss之间的CMOS电路，其中可以看到晶体管10A的硅化物区14B连接到输入/输出焊盘10P。
在这种结构的ESD保护电路10中，晶体管10A和10B形成普通输入/输出电路。这样，当在源扩散区11C的电压电平和栅极13的电压电平设定为零伏的状态下，由于ESD等存在电压浪涌进入输入/输出焊盘10P时，引起扩散区11D中的电压电平增加，并且作为在n+型漏区11D和p-型衬底11之间形成的大电位梯度的结果，形成电子-空穴对。由此，使如此形成的空穴以空穴电流Ibh1的形式流到Si衬底11中。
由于Si衬底11具有有限的电阻，这种放电电流Ibh1引起衬底11内部的电压电平增加，结果是，引起寄生横向双极晶体管导电，该寄生横向双极晶体管是由p型区11、n+型扩散区11C和n+型扩散区11D在Si衬底11中形成的。因此，产生大电流流入扩散区11C和扩散区11D之间的衬底11中，如图1中的箭头所示，并且成功地抑制了电压浪涌。
图3示出了基于用在半导体集成电路中的图1和图2中的电路设计的ESD保护输入/输出电路，其中对应前述部件的那些部件用相同的参考标记表示，并且，省略了它们的说明。
参见图3，多晶硅栅极13具有在Si衬底的表面上延伸的大量指状物131-135，其中应该注意到电极指131-135以相互平行的关系在有源区11AC上延伸，该有源区由器件隔离膜11S限定在Si衬底11上。因此，在每个电极指131-135中形成图1所示的n沟道MOS晶体管10。
在图3的结构中，还应该注意到每个MOS晶体管10的漏扩散区11D经过互连图形15连接到焊盘电极10P。此外，源扩散区11C经互连图形16连接到电源线Vss。
通过以具有大量分支或指状物的形式构成栅极，大量晶体管并联连接，如图4所示，并且ESD保护电路可控制大放电电流。
参见图4，可以看到，在每个电极指中，形成图1的ESD保护电路的MOS晶体管10A连接到串联连接的电阻器R1-R3的任一个。根据这种结构，即使在不引起任一指状物导电时，公共节点A也不承受相当大的电压降，因此成功地避免了放电电流集中到首先引起导电的特定指状物的问题。
这样，在这种镇流器电阻器的结构中，可能在电浪涌事件中引起所有指状物中的晶体管10A导通，并且确保经过有效放电的放电有效保护操作。
同时，通过在扩散区11C和11D的表面上形成如层14A和14B所示的非常薄的硅化物层如图1所示，用于减小电阻，现代高小型化半导体器件提高了操作速度。这样，在采用硅化物层的这种结构中，可以只通过限制在沟道区附近形成硅化物的面积，换言之，通过形成其中不形成硅化物的硅化物阻挡区，来形成图4的镇流器电阻器R1-R4。
图5示出了借助这种硅化物阻挡区SBL实现图4的镇流器电阻器R1-R5的例子。在图5中，应该注意到对应前述部件的那些部件用相同的参考标记表示，并省略了它们的说明。
参见图5，可以看到对应每个栅极指131-135形成硅化物阻挡区SBL，其中硅化物阻挡区SBL抑制了前述硅化物层14A和14B的形成。
在这种结构的ESD保护电路器件中，应该注意到硅化物阻挡区SBL用作抵制硅化物区14A和14B的电阻，并且借助硅化物阻挡区SBL可以实现图4所示的镇流器电阻器R1-R5。这样，在图5所示的ESD保护器件中，通过产生的电涌使指状物131-135的所有MOS晶体管同时导通，并且成功地避免了放电电流集中到特定晶体管的问题。
同时，随着器件小型化技术的改进，近年来高度小型化半导体器件中使用的电源电压已经从5V常规电压降低到3.3V。另一方面，仍然由很多采用5V电源电压的半导体器件，因此仍然需要预先设计用于3.3V电源电压的半导体集成电路，该半导体集成电路还可控制5V的输入/输出信号。
为了满足这个要求，有人已经建议了如图6所示的ESD保护输入/输出器件，其中可在3.3V电源电压工作的MOS晶体管10A与相同结构的另一MOS晶体管10A’级联。
图7示出了图6的ESD保护输入/输出器件的横截面结构，其中应该注意到对应前述部件的那些部件用相同的参考标记表示，并省略其说明。
参见图7，图6的器件具有级联结构，以便由器件隔离结构11S确定的有源区11AC中除了级联的MOS晶体管10A之外，还包括具有栅极13’的MOS晶体管10A’，因此MOS晶体管10A’共享扩散区11D。此外，MOS晶体管10A’具有在与扩散区11D一侧相对一侧上的n型扩散区11G。此外，应该注意到n-型LDD区11E和11F分别形成在扩散区11D和11G的内侧。
在图7的ESD保护输入/输出器件中，应该注意形成横向npn晶体管，以便横向双极晶体管包括作为基极的p型衬底11、和作为集电极的n型扩散区11G，其中在浪涌电压进入连接到焊盘电极10P的扩散区11G中时，使横向npn晶体管导通。当导通时，过量电荷中和，并且实现了期望的ESD保护操作。
另一方面，在其中具有超精细半导体元件的近年来的半导体集成电路中，由于集成密度增加和设置在衬底上的电极焊盘数量增加，很难保证衬底的足够面积用于这种ESD保护器件。
这样，在包括超细半导体元件的半导体集成电路器件的情况下，即使ESD保护输入/输出器件通过采用图5的硅化物阻挡结构而具有采用镇流器电阻器的结构，如图4所示的结构，构成ESD保护输入/输出器件的晶体管也趋于经受几个局部加热。当晶体管在任何一个指状物中损坏时，对于ESD保护输入/输出电路的总电流驱动能力降低，并且ESD保输入/输出器件不再提供抵抗ESD的足够的保护。
此外，在如图7所示的级联电路的情况下，应该注意到由于在扩散区11G和扩散区11C之间的放电电流路径中串联连接两个晶体管10A和10A’，引起电阻增加，并且横向双极晶体管的电流驱动能力下降。与此相关，引起热量增加。
发明内容
相应地，本发明的总目的是提供消除了前述问题的新的和有用的半导体器件。
本发明的其它的和更具体的目的是提供具有提高了控制放电电流能力的ESD保护器件和构成这种ESD保护器件的半导体器件。
本发明的另一目的是提供半导体器件，包括：
衬底；
形成在所述衬底中的第一导电类型的源区；
形成在所述衬底中的所述第一导电类型的漏区；
形成在所述源区和漏区之间的所述衬底上的栅极；和
形成在所述漏区正下方的第二导电类型的杂质区，
所述杂质区与所述源区和所述衬底一起形成寄生双极晶体管，
其中所述漏区可以放电。
本发明的再一目的是提供一种半导体器件，包括：
衬底；
形成在所述衬底上的栅极；
形成在所述栅极的第一侧上的所述衬底中的第一导电类型的第一扩散区；
形成在所述栅极的第二侧上的所述衬底中的所述第一导电类型的第二扩散区；和
形成在所述第二扩散区下面的所述衬底中并与所述第二扩散区接触的第二导电类型的第三扩散区，
所述第三扩散区含有所述第二导电类型的杂质元素，当与所述衬底中的相同深度相比时，其浓度大于含在所述栅极正下方的区域中的所述第二导电类型的杂质元素的浓度。
在优选实施例中，第二导电类型的杂质元素具有第三扩散区中的浓度，当在所述衬底中的相同深度相比时，该浓度比栅极正下方的区域中的第二导电类型的杂质元素的浓度大5倍或更多，更优选为8倍或更多。
在优选实施例中，硅化物层形成在第二扩散区的表面上，并与设置在所述第二侧的所述栅极侧壁上的侧壁绝缘膜隔离。此外，优选在衬底上从侧壁绝缘膜到其中形成硅化物层的区域连续设置绝缘膜。此外，优选在对应其上形成硅化物层的部分的衬底中形成第一导电类型的漏区。
本发明的另一目的是提供半导体器件，包括：
衬底；
形成在所述衬底上的第一栅极；
形成在所述栅极的第一侧上的所述衬底中的第一导电类型的第一扩散区；
形成在所述栅极的第二侧上的所述衬底中的所述第一导电类型的第二扩散区；
形成在所述第二扩散区下面的所述衬底中并与所述第二扩散区接触的第二导电类型的第三扩散区；
跨在所述第一扩散区上在所述栅极的所述第一侧上，在所述衬底上形成的第二栅极；和
在所述第二栅极的所述第一侧上在所述衬底中形成的所述第一导电类型的第四扩散区，
所述第三扩散区含有所述第二导电类型的杂质元素，与所述衬底中的相同深度相比时，该杂质元素的浓度大于所述栅极正下方的区域中的所述第二导电类型的杂质元素的浓度。
优选在第一栅极的第二侧上在衬底表面上从覆盖第二侧上的第一栅极的侧壁表面的侧壁绝缘膜连续形成绝缘膜。此外，优选在对应绝缘膜的末端的衬底中形成第一导电类型的漏区，并在对应漏区的衬底表面上形成硅化物层。
本发明另一目的是提供半导体器件的制造工艺，包括以下步骤：
通过用离子注入工艺，同时用栅极图形作掩模，向衬底中注入所述第一导电类型的第一杂质元素，形成第一导电类型的第一和第二扩散区，以便分别在所述栅极的第一侧和第二侧上形成所述第一和第二扩散区；
通过离子注入工艺，同时用所述栅极图形和在所述栅极的两个横向侧壁表面上形成的侧壁绝缘膜作掩模，向所述衬底中注入所述第一导电类型的第二杂质元素和第二导电类型的第三杂质元素，形成所述第一导电类型的第三和第四扩散区，以便分别在所述第一和第二扩散区下面形成所述第二导电类型的第三和第四扩散区；
在所述栅极的所述第二侧的所述衬底上形成绝缘膜图形，以便所述绝缘膜图形在所述第二侧的方向上沿着所述衬底的表面延伸；和
用所述绝缘膜图形作掩模，在所述绝缘膜图形的末端部分的所述衬底的所述表面上形成硅化物层。
此外，本发明提供采用这种半导体器件的ESD保护器件。
根据本发明，通过在漏区或漏扩散区正下方形成相反导电类型的扩散区，在漏区正下方的宽区域上形成尖锐的p-n结，其中电压浪涌进入漏区扩漏扩散区。因此，由于进入浪涌电压而很容易在p-n结产生雪崩击穿。此外，很容易和有效地以低电压使寄生横向双极晶体管导通。由于前述p-n结与提供横向寄生双极晶体管的电流路径的结隔离，因此消除了热量集中问题，并且得到具有控制大放电电流的能力的ESD保护器件。本发明的半导体器件可与构成半导体集成电路的其它低压MOS晶体管一起形成。
通过阅读下面结合附图的详细说明使本发明的其它目的和特点更明显。
附图说明
图1是表示构成常规ESD保护电路的半导体器件的结构的示意图；
图2是图1所示的ESD保护电路的等效电路图；
图3是表示通过采用图1的半导体器件形成为具有多个指状结构的常规ESD保护电路结构的平面图；
图4是解释图3的ESD保护电路的操作的示意图；
图5是表示其中提供硅化物阻挡区的具有多个指状物的常规ESD保护电流的例子的示意图；
图6是表示具有级联结构的常规ESD保护电路的结构的电路图；
图7是表示具有级联结构的常规ESD保护电路的横截面图；
图8是表示根据本发明第一实施例的ESD薄膜电路的结构的示意图；
图9是表示图8的ESD保护电路的操作的示意图；
图10是表示与常规ESD保护电路相比的图8和9的ESD保护电路的放电特性的示意图；
图11A-11C是表示构成图8和9的ESD保护电路的半导体器件的制造工艺的示意图；
图12A-12D是表示根据本发明第二实施例构成ESD保护电路的半导体器件的制造工艺的示意图；
图13A-13D是表示根据本发明第三实施例构成ESD保护电路的半导体器件的制造工艺的示意图；
图14A-14D是表示根据本发明第四实施例构成ESD保护电路的半导体器件的制造工艺的示意图；
图15A-15D是表示根据本发明第五实施例的构成ESD保护电路的半导体器件的制造工艺的示意图；
图16A-16K是表示与形成集成电路的其它半导体器件的形成工艺一起形成本发明第五实施例的ESD保护电路的工艺的示意图；
图17是表示本发明第五实施例的ESD保护电路的击穿特性的示意图；
图18A-18D是表示根据本发明第六实施例的具有级联结构的ESD保护电路中的硅化物阻挡图形的各个例子的示意图；
图19是表示第二实施例的ESD保护电路的放电特性的示意图；
图20A和20B分别是表示不形成硅化物阻挡区和不形成p型扩散区的情况的放电特性的示意图；
图21A-21H是表示用在具有级联结构的第六实施例的ESD保护电路中的各种硅化物阻挡图形的示意图。
具体实施方式
第一实施例
图8和9表示根据本发明第一实施例的ESD保护电路20的结构，其中对应上述部件的那些部件用相同的参考标记表示，并省略其说明。
参见图8，本发明的ESD保护电路20形成集成电路和一部分，并包括形成在n+型扩散区11D正下方的硅衬底11中的p型扩散区11P，以便扩散区11P部分地与扩散区11D重叠。结果是，在扩散区11D和扩散区11P之间以比在不形成扩散区11P的情况下的扩散区11D的底部边缘浅的深度形成p-n结界面p/n。由于作为形成扩散区11P的结果而使扩散区11D中的n型掺杂剂浓度基本不变，因此形成如此浅水平的p-n结界面p/n使p-n结界面的载流子密度急剧变化，结果形成陡峭或尖锐的载流子分布图形。与此相关，在p-n结界面p/n形成减小厚度的耗尽区。
这样，浪涌电压进入扩散区11D，除了参照图1解释的寄生双极晶体管的操作之外，在前述p-n结界面引起雪崩击穿，并形成流到衬底11中的空穴电流Ibh2。
由于p-n结界面p/n沿着扩散区11D和扩散区11p之间的界面在宽区域上延伸，因此可以用较低电压感应这种空穴电流。此外，由于p-n结偏离其中通过寄生双极晶体管的导通而产生大量电流的结，因此有效地抑制了由于局部加热造成的器件20损坏的问题。
图10表示图8和9所示的器件20的漏极电流-漏极电压特性。
参见图10，可以看到表示在半导体器件20中发生横向双极晶体管导通的操作点的LNPN点在低压侧偏移。此外，可以看到与图1的常规结构的情况相比，对应半导体器件20的热破坏的电流和电压值增加了。
这样，半导体器件20相对于ESD来说不易损坏。此外，在较低的浪涌电压激励ESD保护操作，并且在半导体器件20构成为如图3所示的多指设置的情况下减少了放电电流集中到特殊指状物或分支的问题。通过在这种结构中组合镇流器电阻器，可以实现对于所有指状物非常均匀的放电操作。
图11A-11C表示图8和9的半导体器件20的制造工艺。
参见图11A，p型衬底11通过深度为0.4μm的STI结构(未示出)由有源区限定，并且经栅极绝缘膜12在有源区上形成栅极图形13。此外，在10keV的加速电压下，用栅极图形13作掩模，以1×1015cm-2的剂量对有源区进行As(砷)的离子注入，并在栅极图形13的两个横向侧形成n-型扩散区11A和11B，它们分别作为源或漏延伸区。
接着，通过淀积绝缘膜，然后进行各向异性深刻蚀工艺，在栅极13的侧壁表面上形成侧壁绝缘膜13A和13B，并在15keV的加速电压下，以2×1015cm-2的剂量通过离子注入工艺进行P(磷)的离子注入，并在栅极图形13的两个横向侧的Si衬底中形成n+型扩散区11C和11D。此外，在40keV的加速电压下，以1×1014cm-2的剂量进行B(硼)的离子注入。由此，在n+型扩散区11C的正下方形成扩散区11P’，并且在n+型扩散区11D的正下方形成p型扩散区11P。P型的扩散区11P和11P’形成得与n型扩散区11D和11C部分重叠。
在图11B的步骤中，应该注意到B的离子注入工艺优选在形成覆盖集成电路的内部或主要部分的光刻胶膜图形(未示出)的状态下进行，用于避免形成在半导体集成电路内部的晶体管的结电容增加。此外，还可以在B的离子注入工艺时提供抑制扩散区11P’的形成的光刻胶膜图形。通过在1000℃下进行热退火工艺月10秒，激活如此注入的杂质元素。
在图11B的步骤中，应该注意到可以在形成侧壁绝缘膜13A和13B之前，或者在形成侧壁绝缘膜13A和13B之后，但在形成扩散区11C或11D之前，形成p型扩散区11P或11P’。
此外，在图11C的步骤，硅化物层14A和14B形成在扩散区11C和11D的各个表面上。此外，硅化物区13S形成在栅极13的表面上。未示出，硅化物层14B经互连图形连接到图2的焊盘电极10P。
图11C没有示出参照图4解释的镇流器电阻器R1-R3，可以通过形成多晶硅图形或通过在Si衬底11内部形成n型阱来形成这种镇流器电阻器。或者，可形成通孔接触来形成镇流器电阻器。关于通过形成n型阱来形成镇流器电阻器，可以参考Sanjay Dabral等人的“基本ESD和I/O设计”，第189页，John Wiley和Sons，1998。
第二实施例
图12A-12D表示根据本发明第二实施例的ESD保护输入/输出电路30的制造工艺。
参见图12A，在形成有深度为约0.4μm的STI器件隔离结构(未示出)的p型Si结构31上形成栅极绝缘膜32，以便栅极绝缘膜32覆盖由器件隔离结构限定的器件区。此外，在栅极绝缘膜32上形成多晶硅的栅极图形33。
此外，在图12A的步骤中用栅极图形33作掩模进行离子注入工艺，在栅极图形33的第一侧形成n型源区31A，在对应漏延伸区Dex的栅极图形33的第二侧形成n型漏区31B。可以在10keV的加速电压下以1×1015cm-2的剂量进行离子注入工艺。
接着，在图12B的步骤中，在栅极图形33的侧壁表面上形成侧壁绝缘膜33A和33B，之后用栅极图形33和侧壁绝缘膜33A和33B作掩模，在15keV的加速电压下以2×1015cm-2的剂量进行离子注入工艺。此外，用栅极图形33和侧壁绝缘膜33A和33B作掩模，在40keV的加速电压下以1×1014cm-2的剂量进行B的离子注入。此外，在1000℃下进行十秒钟的热退火，形成n+型扩散区31C和31D，其中扩散区31C位于侧壁绝缘膜33A的第一侧，扩散区31D位于侧壁绝缘膜33B的第二侧。此外，应该注意到在n+型扩散区31C下面形成p型扩散区31E。在n+型扩散区31D的下面形成p型扩散区31F。在不是必须形成p型扩散区31E时，鉴于减少制造步骤的数量，扩散区31E可以与p型扩散区31D同时形成。
作为形成p型扩散区31F的结果，在图12A的状态的n+型扩散区31D的底部边缘稍微高一点的上方部位形成p-n结p/n，在这个部位存在p/n结感应形成以陡峭载流子分布图形为特征的窄耗尽区。
接着，在图12C的步骤中，在图12B的结构上通过CVD工艺均匀形成绝缘膜34如氧化硅膜，并且通过采用光刻胶膜图形35对如此形成的绝缘膜34进行构图，形成绝缘图形34A。结果是，在栅极的第一侧露出构成源区的n+型扩散区31C。此外，在与栅极33隔离的栅极33第二侧露出形成漏区的n+型扩散区31D。
此外，在图12D的步骤中，用绝缘图形34A作为抑制硅化物形成的硅化物阻挡图形，分别在源区和漏区上形成硅化物层35A和35B。
在本实施例中，应该注意到很容易在n+型扩散区31D正下方的区域中形成雪崩击穿，并且有效抑制了由局部加热引起的半导体器件的破坏问题。应该注意到具有如此形成的硅化物层35B的漏接触区基本上与栅极33隔离。因此，可以采用位于栅极和漏接触区之间的n型扩散区31D作为镇流器电阻，并且很容易形成具有图4和图5的指状布局的ESD保护输入/输出电路。
因此，虽然未示出，应该注意到硅化物层35A、多晶硅栅极33和Si衬底31经各个互连层连接到处于Vss电平的电源线上，而硅化物层35B连接到图2所示的焊盘电极10P上。
如上所述，本例很容易在由n+型扩散区31D形成的漏延伸区正下方的区域中产生雪崩击穿，结果是，消除了器件内部的布局受热问题，并且，即使在大的浪涌电压进入的情况下，ESD保护输入/输出电路也能保持完整无损。此外，由于具有硅化物层35B的漏区形成有与栅极隔离的大隔离区，因此构成栅极和漏区之间的漏延伸区的n型扩散区31D可用于镇流器电阻器，并且可以很容易地构成具有图4和5所示指状布局的ESD保护输入/输出电路。
第三实施例
图13A-13D表示根据本发明第三实施例的具有ESD保护输入/输出电路的半导体器件40的制造工艺。
参见图13A，经栅极绝缘膜42在p型Si衬底41上形成多晶硅栅极图形43，并用多晶硅栅极图形43作掩模，通过在30keV的加速电压下以3×1013cm-2的剂量进行P离子注入工艺，分别在栅极图形43的源极侧和漏极侧的Si衬底41中形成n型扩散区41A和41B。
在图13A的步骤中，还应该注意到在Si衬底41上形成光刻胶膜图形43R，以便覆盖栅极图形43同时露出对应要形成的漏延伸区41Dex的一部分Si衬底，并且在10keV的加速电压下以1×1013cm-2的剂量进行B的离子注入。此外，用相同的光刻胶膜图形43R作掩模，在5keV的加速电压下以2×1014cm-2的剂量进行As的离子注入。通过进行RTP处理而激活如此注入的B和As，在Si衬底41的表面上形成极浅的n+型扩散区41C，伴随着在扩散区41C的正下方形成p型扩散区41P。扩散区41C和41P由此一起形成p-n结，该p-n结以载流子一般集中在对应图13A的虚线所示部分的扩散区41中的尖锐变化为特征。
在图13A所示的步骤中，应该注意到形成覆盖从栅极43到0.2μm的距离上延伸的部分的光刻胶膜图形43R，以便形成的扩散区41C和41P而不影响晶体管操作。此外，应该注意到光刻胶膜图形43R的形成可以限制到栅极43附近的区域，以便As离子注入与扩散区41A重叠发生。然而，在这种情况下，应该注意到由于在扩散区41A的正下方形成p型扩散区而使源电阻稍有增加。在ESD保护器件具有足够的放电能力的情况下，可省略n型扩散区41C。
接着，在图13B的步骤中，除去光刻胶膜图形43R，并通过CVD工艺在Si衬底41上均匀形成SiO2等的绝缘膜44，以便覆盖栅极图形43。
在图13B的步骤中，还应该注意到在绝缘膜44上形成光刻胶膜图形44R，在图13C的步骤中，用光刻胶膜图形44R作掩模对绝缘膜44进行构图。结果是，具有对应侧壁绝缘膜的延伸的隔离区的栅极43侧源极侧露出源区。在栅极43的漏极侧，露出漏区并具有对应从栅极43测量的漏延伸区的隔离区。
在图13C的步骤中，在15keV的加速电压下以2×1015cm-2的剂量对如此露出的源区和漏区进行P的离子注入工艺。此外，通过在1000°下进行10秒钟的快速热退火工艺，形成n+型扩散区41D和41E。
此外，在图13D的步骤中，硅化物层41F和41G分别形成在源区表面和漏区表面上。因此，应该注意在图13D的步骤中绝缘图形44A用作硅化物阻挡图形。
在本例中，应该注意在由扩散区41B和41C形成的漏延伸区的末端部分形成n+型扩散区41E，并具有与栅极43分离的分离区。这样，将硅化物区41G连接到焊盘电极10P和栅极43以及将硅化物区41F连接到电源线Vss，可以构成具有参照图4和5所述的镇流器电阻器R1-R3的ESD保护电路。
在本例的ESD保护输入/输出电路40中，应该注意硅化物阻挡图形44A还构成栅极侧壁绝缘膜膜，因此，可以消除在栅极图形上形成侧壁绝缘膜的工艺。在本例中，没有形成具有对应其上形成硅化物层的扩散区深度的深度的扩散区。即使在这种情况下，通过在图13A的步骤中在衬底41的表面部分形成浅n+型扩散区41C，通过向焊盘电极10P注入浪涌电压，在扩散区41C和下层扩散区41P的结界面处产生有效的雪崩击穿。
第四实施例
图14A-14D表示根据本发明第四实施例的构成ESD保护输入/输出电路的半导体器件50的制造工艺。
参见图14A，经过插入的栅极绝缘膜52在p型Si衬底51上形成多晶硅栅极图形53，并用多晶硅栅极图形53作掩模，通过在30keV的加速电压下以3×1013cm-2的剂量进行P的离子注入工艺，分别在栅极图形53和源区和漏区上在Si衬底51中形成n型扩散区51A和51B。
在图14A的步骤中，进一步在Si衬底51上形成光刻胶膜图形53R，以便覆盖栅极53同时露出对应要形成的漏延伸区51Dex的部分Si衬底51，并用光刻胶膜图形53R作掩模，在30keV的加速电压下以5×1013cm-2的剂量进行B离子注入。此外，用相同光刻胶膜图形53R作掩模，在5keV的加速电压下以1×1015cm-2的剂量进行As离子注入。通过RTP处理激活如此注入的B和As，在Si衬底51的表面上形成n+型扩散区51C，并伴随着在扩散区51C正下方形成p型扩散区51P。由此，扩散区51C和51P一起形成p-n结，该p-n结以载流子浓度的尖锐变化一般对应图14A的扩散区51C中虚线所示部分为特征。
在图14A的步骤中，应该注意形成光刻胶膜图形53R，以便覆盖从栅极53测量的栅极53和在漏区的方向在0.2μm的距离上延伸的部分衬底51。由此，应该注意到光刻胶膜图形53R的形成可限制到栅极53附近的部分，以便B和As离子注入可与扩散区51重叠。然而，在这种情况下，应注意由于在扩散区51A的正下方形成p型扩散区而使源电阻稍有增加。另外，在ESD保护电路具有足够的放电能力的情况下可省略n型扩散区51C。
接着，在图14B的步骤中，除去光刻胶膜图形53R，并在Si衬底51上形成SiO2等的绝缘膜54，以便均匀覆盖栅极图形53。
接着，在图14B的步骤中，在绝缘膜54上形成光刻胶膜图形54R，以便覆盖沿着Si衬底51在漏方向延伸的一部分绝缘膜，并且通过用光刻胶膜图形54R作掩模对绝缘膜54进行构图，在图14C的步骤中在栅极53的源极侧露出源区，并具有对应侧壁绝缘膜的隔离区。此外，在栅极53的漏极侧露出漏区，并具有如从栅极53测量的对应漏极延伸区长度的隔离区。
在图14C的步骤中，也从栅极53除去绝缘膜54，并露出栅极53的表面。
此外，在步骤14C的步骤中，用在步骤14C中构图的绝缘图形54A作掩模，在20keV的加速电压下以5×1015cm-2的剂量对如此露出的源区和漏区进行P离子注入工艺。之后，通过在1000℃下进行10秒的快速热退火处理，形成n+型扩散区51D和51E。
此外，在图14D的步骤中，分别在源区和漏区上形成硅化物层51F和51G。这样，在图14D的步骤中，绝缘图形44A用作硅化物阻挡图形。
在图14D的步骤中，应注意同时在栅极53上形成硅化物层51H。
根据本发明，作为在栅极53上形成硅化物层51H的结果，大大减小了栅极电阻。
在本例中，还应注意在由扩散区51B和51C形成的漏延伸区的末端部分形成n+型扩散区51E，并与栅极53隔离，因此，通过将硅化物区51G连接焊盘电极10P以及通过将硅化物层51H和硅化物区51F连接到电源线Vss，可以构成具有参照图4和5所述的镇流器电阻器R1-R3的ESD保护电路。
在本例的ESD保护输入/输出电路中，应注意硅化物阻挡图形54A用作栅极侧壁绝缘膜，因此，不需要在栅极图形53上形成侧壁绝缘膜的步骤。在本例中，没有在硅化物阻挡图形54A的下面形成深度与其上要形成硅化物的扩散区的深度相同的扩散区。甚至在这种情况下，通过在图14A的步骤中在Si衬底51的表面上形成极浅的n+型扩散区51C，可以在扩散区51C和下层p型扩散区51P之间的结界面处产生有效的雪崩击穿。
应注意图14A-14D的例子表示在图14B的步骤中形成光刻胶膜图形54R的理想情况，以便光刻胶膜图形54R形成得与覆盖栅极图形53的侧壁表面的部分绝缘膜54紧密接触，并且覆盖栅极图形53的顶表面的部分绝缘膜54未被覆盖。然而，实际上，可能有在图15A-15D的工艺中光刻胶膜图形54R形成得在漏极侧偏离图14B所示状态的情况，如图15B所示。
在这种情况下，应注意在对应图14C步骤的图15C的步骤中通过用光刻胶膜图形54R作掩模对绝缘膜54进行构图而形成的硅化物阻挡图形54A形成隔离图形，并在栅极图形53的侧壁表面上形成侧壁绝缘膜54B，并与硅化物阻挡图形54隔离。此外，在漏极侧的侧壁绝缘膜54B和硅化物阻挡图形54A之间形成间隙。这样，当用于形成n+型扩散区51E而在图15C的步骤中进行P的离子注入时，形成对应前述间隙的n+型扩散区51E1。
这样，在图15D的步骤中，除了硅化物层51F、51G和51H之外，在图15D的步骤中形成硅化物时形成对应扩散区51E1的硅化物层51I。
在这种结构的ESD保护输入/输出电路中，得到了前述本例的有利特点。
第五实施例
在前述实施例中，只介绍了形成ESD保护输入/输出电路的工艺。另一方面，应该注意到本发明的ESD保护输入/输出电路与半导体集成电路的其它半导体元件一起作为半导体集成电路的一部分而形成的。
在本例中，将参照图16A-16K借助具有图15D的结构的ESD保护输入/输出电路50的例子介绍ESD保护输入/输出电路的制造工艺。
在所述例中，半导体集成电路器件包括在1.2V的电源电压工作的n沟道MOS晶体管和p沟道MOS晶体管(以下称为1.2VMOS晶体管)、在3.3V电源电压工作的n沟道MOS晶体管(以下称为3.3VMOS晶体管)、以及在3.3V的电源电压工作的ESD保护输入/输出电路，其中应注意1.2Vn沟道MOS晶体管和1.2Vp沟道MOS晶体管具有0.11μm的栅极长度和1.8nm厚度的栅极绝缘膜。此外，构成ESD保护输入/输出电路的3.3Vn沟道MOS晶体管和n沟道MOS晶体管具有0.34μm的栅极长度和7.5nm厚度的栅极绝缘膜。在附图中，对应前述部件的这些部件用相同的参考标记表示并省略其说明。
参见图16A，p型Si衬底51用厚度为10nm的氧化物膜511覆盖，并在用于1.2Vp沟道MOS晶体管的器件区502、用于3.3Vn沟道MOS晶体管的器件区503以及用于ESD保护输入/输出电路50的器件区504用光刻胶膜512覆盖的状态下，经氧化物膜511向衬底51中进行B离子注入。由此，在1.2Vn沟道MOS晶体管的器件区501中形成p型阱和沟道区。
接着，在图16B的步骤中，除去光刻胶膜512，并用另一光刻胶膜513覆盖用于1.2Vn沟道MOS晶体管的器件区和用于1.2Vp沟道MOS晶体管的器件区。在这种状态下，经氧化物膜511向衬底51进行B的离子注入，并且在用于3.3Vn沟道MOS晶体管的器件区503中和ESD保护输入/输出电路504的器件区中形成p型阱和沟道区。
此外，在图16C的步骤中，除去光刻胶膜513，并形成光刻胶膜514以便露出1.2Vp沟道MOS晶体管的器件区502，并经氧化物膜511向Si衬底51进行P的离子注入。由此，在对应器件区502的Si衬底51中形成n型阱和沟道区。
接着，在图16D的步骤中，除去光刻胶膜514和氧化物膜511，并在用于1.2Vn沟道MOS晶体管的器件区501和用于1.2Vp沟道MOS晶体管的器件区502上形成厚度为1.8nm的热氧化物膜，并分别作为栅极绝缘膜521和522。此外，在用于3.3Vn沟道MOS晶体管的器件区503和用于ESD保护输入/输出电路的器件区504上形成厚度为7.5nm的热氧化物膜，分别作为栅极绝缘膜523和524。
在图16D的步骤中，应该注意多晶硅栅极图形531和532分别形成在栅极绝缘膜521和522上并对应1.2Vn沟道MOS晶体管和1.2Vp沟道MOS晶体管，并对应3.3Vn沟道MOS晶体管在栅极绝缘膜523上形成多晶硅栅极533。由此，应注意到，作为公共多晶硅膜的构图结果，多晶硅栅极图形531-533与ESD保护输入/输出电路50的多晶硅栅极图形53G同时形成。
接着，在图16E的步骤中，光刻胶膜53R形成在图16D的结构上，以便光刻胶膜53R覆盖器件区502和503以及器件区504，除了对应漏延伸区51Dex的部分之外，并且分别在10keV的加速电压下以1×1013cm-2的剂量以及在5keV的加速电压下以2×1014cm-2的剂量进行B和As的离子注入。结果是，在Si衬底51中对应漏延伸区51Dex形成p型扩散区51P和n+型扩散区51C，以便n+型扩散区51C位于p型扩散区51P上面，如前所述。同时，在多晶硅栅极图形531的两个横向侧、在器件区501中形成p型扩散区501P，然后还在栅极图形531的两个横向侧形成n+型扩散区501LS和501LD。n+型扩散区501LS和501LD构成1.2Vn沟道MOS晶体管的漏延伸区。
接着，在图16F的步骤中，除去光刻胶膜53R并形成一个新的光刻胶膜53S，以便光刻胶膜53S漏出器件区502同时覆盖Si衬底表面，除了前述器件区502之外。在图16F的步骤中，用光刻胶膜53S作掩模，在0.5keV的加速电压下以1.9×1014cm-2的剂量进行B的离子注入，接着在80keV的加速电压下以8×1012cm-2的剂量进行As的离子注入。结果是，在栅极532的两个横向侧在器件区502中形成n型扩散区502P，并在栅极532的两个横向侧在器件区502中进一步形成p+型扩散区502LS和502LD。应该注意到如此形成的扩散区502LS和502LD构成形成在器件区502中的1.2Vp沟道MOS晶体管的源和漏延伸区。
接着，在图16G的步骤中，除去光刻胶膜53S，并形成光刻胶膜53T，以便光刻胶膜53T覆盖器件区501和502，露出器件区503和504。
在图16G的步骤中，用光刻胶膜53作掩模，在器件区503和504上向Si衬底51进行P的离子注入，并在器件区503中在栅极图形533的两个横向侧形成n型扩散区503LS和503LD，作为器件区503中的3.3Vn沟道MOS晶体管的LDD区。
同时，在图16G的步骤中，在栅极图形53G的两个横向侧，在对应器件区504的Si衬底51中形成n型扩散区51A和51B，其中应该注意n型扩散区51A构成ESD保护输入/输出电路50的源区，而n型扩散区51B与前述形成的n型扩散区51C一起构成漏延伸区。
然后，在图16H的步骤中，均匀淀积绝缘膜54如SiO2膜，以便覆盖Si衬底51的每个区域501-504中的栅极图形，并对应漏延伸区在器件区504中形成光刻胶膜54R，如参照图15B所述的。
在图16H的步骤中，通过干刻蚀工艺并用光刻胶膜图形54R作掩膜，在垂直于衬底51的方向刻蚀如此形成的绝缘膜，直到露出衬底表面为止。结果是，在每个栅极图形531-533上形成侧壁绝缘膜，如图16I所示。与此同时，形成绝缘膜图形54A，以便绝缘膜图形54A覆盖漏延伸区。
在图16I的步骤中，还用光刻胶膜图形53U覆盖器件区502，并在15keV的加速电压下以1.75×1015cm-2的剂量进行P离子注入工艺。结果是，在侧壁绝缘膜的外侧在Si衬底51中对应器件区501形成n型源和漏区501S和501D，分别作为1.2Vn沟道MOS晶体管源区和漏区。在这个离子注入工艺期间，应注意到在侧壁绝缘膜的两侧在Si衬底51中对应器件区503形成n型扩散区503S和503D，分别作为3.3Vn沟道MOS晶体管的源区和漏区。
在这个离子注入工艺中，应注意到进行了前面参照图15C所述的离子注入工艺，并且形成n沟道扩散区51D、51E和51E1。
然后，在图16J的步骤中，用光刻胶膜53V覆盖器件区501、503和504，以便只露出器件区502。此外，通过在5keV的加速电压下以2×1015cm-2的剂量向Si衬底51进行B的离子注入，在侧壁绝缘膜的外侧形成p型扩散区502S和502D，分别作为1.2Vp沟道MOS晶体管的源区和漏区。
接着，在图16K的步骤中，除去光刻胶膜53V，淀积金属膜如Co膜。进行短时间的热退火处理之后，在露出硅表面上形成包括硅化物层51F、51G、51H和51I的低电阻硅化物层Sil。在图16K的步骤中，应注意到绝缘膜图形54A用作抑制在漏延伸区中形成硅化物的硅化物阻挡器。
如图16A-16K所示，本例可在半导体集成电路内部形成1.2V MOS晶体管或3.3V MOS晶体管，同时形成ESD保护输入/输出电路50。此外，应注意到本发明的前述工艺不需要附加光刻胶膜步骤，除了在形成硅化物阻挡图形54A的图16H的步骤中形成光刻胶膜图形54R的步骤之外。这样，本发明可以使用于形成ESD保护输入/输出电路的成本增加最小化。
图17表示关于ESD电阻同时在注入B离子的图16E的步骤中改变离子注入剂量，对如此形成的ESD保护输入/输出电路50进行模拟的结果。
在图17的模拟试验中，与实际ESD测试中使用的电压相同的浪涌电压施加于ESD保护输入/输出电路50，并对电路50承受的电压进行评估。这里，电路50的热损坏定义为Si衬底51的温度已经达到Si的熔点的状态。
在图17中，应该注意到垂直轴表示用于HBM(人体模型)测试的ESD承受电压，而水平轴表示在图14D或15D中由虚线表示的漏极结的底部边缘上的衬底浓度比。更具体地说，衬底浓度比定义为在前述漏极结底部边缘的B浓度与在一般与前述漏极结底部边缘的深度相同的深度处、在栅极正下方的区域中的B浓度的比值。在不形成p型扩散区51P的情况下，这个比的值为1。在图17中，应注意到▲表示用0.18μm规则形成ESD保护输入/输出电路50的情况，而■表示在0.13μm以下形成ESD保护输入/输出电路50的情况。
参见图17，可以看到在1-10的衬底浓度比范围内，在0.13μm工艺的器件和0.18μm工艺的器件之间承受的电压稍有差别，而这个差别只是由条件不同而不是由衬底浓度比的不同而引起的。在图22中，应注意到当衬底浓度比超过8时，由一个虚线所示，在0.13μm工艺的器件中产生ESD承受电压的急剧增加。此外，可以看到当衬底浓度比超过5时，在0.18μm工艺的器件中产生的承受电压相同的急剧增加，其中应注意到0.18μm器件的ESD承受的电压增加与用于0.13μm器件的同一个虚线对准。这显然反映出在由前述图中的虚线所示的p-n结界面处发生雪崩击穿。
从一个虚线的外推得知，可以看到当衬底浓度比超过1时，换言之，当用高于p型Si衬底51的杂质浓度的杂质浓度形成p型扩散区51P时，实现了ESD承受电压的提高。
图18A-18D表示其中本发明适用于具有参照图7所述的级联结构的ESD保护输入/输出电路的例子。在这些图中，对应前述部件的那些部件用相同的参考标记表示并省略其说明。
参见图18A，应注意到本例是图13A-13D的实施例的改型，其中，在相同栅极绝缘膜42置于栅极图形43’和Si衬底41之间的状态下，穿过n型扩散区41A，在p型Si衬底41上形成另一多晶硅栅极图形43’。通过用多晶硅栅极图形43和43’作掩膜，在20keV的加速电压下以4×1013cm-2的剂量进行P离子注入，在栅极43的两个横向侧形成n型扩散区41A和41B。此外，在栅极图形43’的源极侧形成n型扩散区41A’。
在图18A的步骤中，还应当注意到光刻胶膜图形43R露出对应漏延伸区41B的部分，并且用光刻胶膜图形43R作掩模，在60keV的加速电压下以3.5×1013cm-2的剂量进行B离子注入。结果是，在n型扩散区41B下面形成p型扩散区41P。虽然未示出，应注意到还可以通过在10keV的加速电压下以6×1013cm-2的剂量进行As的离子注入工艺和在10keV的加速电压下以1×1013cm-2的剂量进行P的离子注入工艺，在漏延伸区41B的表面上形成极浅n+型区。
接着，在图18B的步骤中，除去光刻胶膜图形43R并在Si衬底41上形成绝缘膜44如SiO2膜，以便均匀覆盖栅极图形43和43’。在图18B的步骤中，还在绝缘膜44上形成光刻胶膜图形44R，其中在图18C的步骤中用光刻胶膜图形43R作掩模，对如此形成的绝缘膜44进行构图。结果是，在栅极图形43’的源极侧以对应侧壁绝缘膜的距离露出源区。此外，在栅极43的漏极侧以对应侧壁绝缘膜和漏延伸区的距离露出漏区。
在图18C的步骤中，还应当注意到，用在图18C的步骤构图的绝缘膜图形44A作掩模，在40keV的加速电压下以2×1015cm-2的剂量向如此露出的源区和漏区进行As离子注入工艺，并在1000℃下进行20秒的快速热退火处理之后，形成n+型扩散区41D和41E。
此外，在图18D的步骤中，分别在源区41D和漏区41E上形成硅化物膜41F和41G。在图18D的步骤中，应当注意到绝缘膜图形44A用作硅化物阻挡图形。
当然，这种级联结构的ESD保护输入/输出电路还可采用图13A-13D的器件40以外的器件形成，如前述的器件30或50。
图19表示图18D的ESD保护输入/输出电路30的电压-电流特性的例子。
参见图19，可以看到在施加于漏区41G的浪涌电压超过6V时开始放电，并且减少了浪涌电压的增加率。当浪涌电压进一步增加并超过约7V时，横向双极晶体管导通，并且大的放电电流流过源区41D和漏区41F之间。这样，进一步抑制了浪涌电压的增加率。当浪涌电压进一步增加时，在约15V的电压时放电电压开始降低，这表示器件已经被击穿。
另一方面，图20A表示ESD保护输入/输出电路60的放电特性，该电路60与不提供硅化物阻挡图形44A的情况的结构相同。在这种情况下，应该注意到，由于不存在硅化物阻挡图形44A，在Si衬底41的表面上直到栅极侧壁绝缘膜的位置形成硅化物层。
参见图20A，可以看到对应器件的破坏点的放电电流大大减小了，这表示器件具有作为ESD保护电路的不良性能。
图20B表示其中在图18D的结构中有不仅省略了硅化物阻挡图形44A还省略了p型扩散区41P的特性。
如从图20B所看到的，在不形成放电电流的情况下破坏器件。此外，可以看到在约10V的非常低的浪涌电压下产生破坏。
第七实施例
同时，应注意到在这种ESD保护输入/输出电路发生中ESD承受电压的变化，这取决于存在或不存在硅化物阻挡图形以及取决于p型扩散区41P的杂质浓度。
这样，在本例中，在具有图18D的结构的级联ESD保护输入/输出电路中，如图21A-21G所示那样改变图21H中所示的硅化物阻挡图形44A。此外，改变图18A的B离子注入工艺的加速电压(能量)和剂量，如下列表1所示，并且ESD承受电压是对于实际器件评估的。在图21A-21G的结构中，应该注意到，用关于漏区41E对称的方式，在由器件隔离结构确定的器件区中形成各具有图18A的结构和具有栅极43和43’的两个结构。
表1
    B+ii条件     能量     剂量(/cm2)     LNPN点(V)
    1号     60keV     2E+13     8.0
    2号     60keV     3E+13     7.2
    3号     60keV     4.5E+13     6.5
    4号     80keV     1E+13     9.5
    5号     80keV     3E+13     7.7
    6号     80keV     5E+13     7.0
这里，应注意到图21A对应不形成图21H的硅化物阻挡图形44A的情况，因此，硅化物层形成，直到栅极图形43和43’的侧壁绝缘膜的位置为止。在其它例子中，分别改变硅化物层的位置和尺寸。在附图中，阴影部分表示其中抑制硅化物形成的部分。当然，直接与栅极43和43’相邻的区域被侧壁绝缘膜覆盖，并在这个区域中不形成硅化物层。
在图21B的例子中，可以看到存在这样的一个区域，其中在从漏区41E到第一多晶硅栅极图形43的部分中不形成硅化物阻挡图形44A，而在图26C的例子中，在从漏区41E到栅极图形43的整个区域上形成硅化物阻挡图形。另一方面，在图26C的例子中，在栅极图形43和栅极图形43’之间的区域中不形成硅化物阻挡图形。
在图21D的例子中，从漏区41E到栅极图形43的整个区域形成有硅化物阻挡图形。另一方面，栅加图形43和栅极图形43’之间的部分不完全用硅化物阻挡图形覆盖。
在图21E的例子中，从漏区41E到栅极图形43的整个区域形成有硅化物阻挡图形，并且用硅化物阻挡图形覆盖栅极图形43和栅极图形43’之间的整个区域。另一方面，在图21E的例子中，栅极图形43’本身不用硅化物阻挡图形覆盖。
图21F表示从漏区41E到栅极图形43的整个区域形成有硅化物阻挡图形，并栅极图形43和栅极图形43’之间的整个区域也形成有硅化物阻挡图形的例子。此外，用硅化物阻挡图形覆盖栅极图形43’本身，而栅极图形43’的源极侧不用硅化物阻挡图形覆盖。
此外，图21G表示其中还在栅极图形43’的源极侧上(但不包括源极接触区)形成硅化物阻挡图形的例子。
应该注意到表1还表示用于每个B离子注入条件的横向双极晶体管(LNPN)的工作电压或工作点Vt1。工作点与图21A-21H中所示的硅化物阻挡图形无关。
如从表1看到的，在条件1-3中将加速电压设定为60keV，其中离子注入剂量连续地从2×1013cm-2增加到4.5×1013cm-2。另一方面，在条件4-6中，将加速电压设定为80keV，并且离子注入剂量连续地从1×1013cm-2增加到5×1013cm-2。
下列表2和3表示与表1的离子注入条件组合用于图21A-21G的结构获得的ESD保护输入/输出电路的承受电压，其中表2表示用于MM(机器模型)测试的承受电压，表2表示用于HBM测试的承受电压。
表2
结构 没有B+II  1号 2号 3号  4号  5号  6号
图21A 没有SLB  20V  20V 20V 20V  20V  20V  20V
图21B 有SLB  60V  220V ≥400V ≥400V  60V ≥400V ≥400V
图21C 有SLB  120V  380V ≥400V ≥400V  260V  400V ≥400V
图21D 有SLB  100V  400V ≥400V ≥400V  240V  400V ≥400V
图21E 有SLB  140V  400V ≥400V ≥400V  260V  400V ≥400V
图21F 有SLB  100V  380V ≥400V ≥400V  260V  400V ≥400V
图21G 有SLB  120V  400V ≥400V ≥400V  260V  400V ≥400V
LNPN点  10.0  8.0 7.2 6.5  9.5  7.7  7.0
表3
结构 没有B+II  1号  2号  3号  4号  5号  6号
图21A 没有SLB  200V  20V  400V  400V  200V  200V  300V
图21B 有SLB  300V  800V  2000V ≥3000V  300V  800V  2200V
图21C 有SLB  1400V ≥3000V ≥3000V ≥3000V  2500V ≥3000V ≥3000V
图21D 有SLB  1300V ≥3000V ≥3000V ≥3000V  2600V ≥3000V ≥3000V
图21E 有SLB  1300V ≥3000V ≥3000V ≥3000V  2500V ≥3000V ≥3000V
图21F 有SLB  1400V ≥3000V ≥3000V ≥3000V  2600V ≥3000V ≥3000V
图21G 有SLB  1400V ≥3000V ≥3000V ≥3000V  2500V ≥3000V ≥3000V
LNPN点  10.0  8.0  7.2  6.5  9.5  7.7  7.0
参见表2和3，可以看到在不形成硅化物阻挡(SBL)图形44A的情况下，实现了关于MM测试中的约20V的承受电压和关于HBM测试中的小于400V的承受电压。在形成硅化物阻挡图形但不进行B离子注入的情况下，如图18A所示的情况，可以看到只实现了关于MM测试中的140V或更低的不满意承受电压或关于HBM测试中的1400V或更低的承受电压。
此外，在采用图21B-21G的任何硅化物阻挡结构但离子注入剂量与表2的条件4相同的情况下，只获得了不满意的承受电压。
另一方面，在图21B的ESD保护输入/输出电路中，可以看到除了B的离子注入剂量很小的条件1之外，成功地实现了300V或更高的承受电压。关于HBM测试，可以看到对于采用大离子注入剂量的条件3的情况，在图21B的ESD保护输入/输出电路中实现了3000V或更高的期望承受电压。
此外，可以看到在除了离子注入条件1和4之外的其它结构中，也实现了关于MM测试的300V或更高的承受电压和关于HBM测试的3000V或更高的承受电压。
这样，通过在漏延伸区下面形成p型扩散区41P和通过在其上形成硅化物阻挡图形而抑制在漏延伸区形成硅化物，本发明在级联ESD保护输入/输出电路的情况中也实现了期望ESD承受电压。
此外，本发明不限于前述实施例，在不脱离本发明的范围的情况下可做各种修改和改变。

Claims (16)

1、一种半导体器件，包括：
衬底；
形成在所述衬底上的栅极；
在所述栅极的第一侧上，在所述衬底中形成的第一导电类型的第一扩散区；
在所述栅极的第二侧上，在所述衬底中形成的所述第一导电类型的第二扩散区；和
形成在所述第二扩散区下面的所述衬底中并与所述第二扩散区接触的第二导电类型的第三扩散区，
所述第三扩散区含有所述第二导电类型的杂质元素，当在所述衬底中的相同深度相比时，其浓度大于含在所述栅极正下方的区域中的所述第二导电类型的杂质元素的浓度。
2、根据权利要求1的半导体器件，其中，所述衬底是p型Si衬底，所述第一和第二扩散区具有n型导电类型，并且所述第三扩散区具有p型导电类型。
3、根据权利要求1的半导体器件，其中，所述杂质元素具有在所述第三扩散区中的浓度，以便所述杂质元素的浓度比所述栅极正下方区域中的所述第二导电类型的杂质元素的浓度大5倍或更多。
4、根据权利要求1的半导体器件，其中，所述杂质元素具有在所述第三扩散区中的浓度，以便所述杂质元素的浓度比所述栅极正下方区域中的所述第二导电类型的杂质元素的浓度大8倍或更多。
5、根据权利要求1的半导体器件，其中，在所述第二扩散区的表面上形成硅化物层并与设置在所述第二侧的所述栅极侧壁上的侧壁绝缘膜隔离。
6、根据权利要求5的半导体器件，其中，在所述衬底上从所述侧壁绝缘膜直到形成硅化物层的区域连续设置绝缘膜图形。
7、根据权利要求6的半导体器件，其中，在所述衬底中对应其上形成所述硅化物层的部分形成所述第一导电类型的漏区。
8、根据权利要求5的半导体器件，其中，在所述栅极的所述第二侧，在所述衬底上设置绝缘膜图形并与所述侧壁绝缘膜分离，所述半导体器件还包括在所述第二扩散区的表面上在对应其末端的所述绝缘膜图形的所述第二侧上形成的第一硅化物区、形成在所述侧壁绝缘膜和所述侧壁绝缘图形之间的第二硅化物区、形成在所述第一硅化物区下面的所述衬底中的所述第一导电类型的漏区、以及形成在所述第二硅化物区下面的所述衬底中的所述第一导电类型的另一扩散区。
9、根据权利要求1的半导体器件，其中，硅化物层形成在所述栅极上。
10、一种半导体器件，包括：
衬底；
形成在所述衬底上的第一栅极；
在所述第一栅极的第一侧上，在所述衬底中形成的第一导电类型的第一扩散区；
在所述第一栅极的第二侧上，在所述衬底中形成的所述第一导电类型的第二扩散区；
形成在所述第二扩散区下面的所述衬底中并与所述第二扩散区接触的第二导电类型的第三扩散区；
穿过所述第一扩散区在所述栅极的所述第一侧，在所述衬底中形成的第二栅极；和
在所述第二栅极的所述第一侧，在所述衬底中形成的所述第一导电类型的第四扩散区，
所述第三扩散区含有所述第二导电类型的杂质元素，当在所述衬底中的相同深度相比时，其浓度大于含在所述栅极正下方的区域中的所述第二导电类型的杂质元素的浓度。
11、根据权利要求10的半导体器件，其中，绝缘膜在所述第一栅极的所述第二侧在所述衬底的表面上从在所述第二侧覆盖所述第一栅极的侧壁表面的侧壁绝缘膜连续延伸，在所述衬底中对应所述绝缘膜的末端形成所述第一导电类型的漏区，并且在对应所述漏区的所述衬底表面上形成硅化物层。
12、一种半导体器件的制造方法，包括以下步骤：
用栅极图形作掩模，通过离子注入工艺，向所述衬底中注入所述第一导电类型的第一杂质元素，由此在衬底中形成第一导电类型的第一和第二扩散区，以便所述第一和第二扩散区分别形成在所述栅极的第一侧和第二侧；
用所述栅极图形和形成在所述栅极的横向侧壁表面上的侧壁绝缘膜作掩模，通过离子注入工艺，向所述衬底中注入所述第一导电类型的第二杂质元素和所述第二导电类型的第三杂质元素，分别在所述第一和第二扩散区下面的所述衬底中形成第二导电类型的第三和第四扩散区；和
在所述第一和第二扩散区的表面上形成硅化物层。
13、一种半导体器件的制造方法，包括以下步骤：
用栅极图形作掩模，通过离子注入工艺，向衬底中注入所述第一导电类型的第一杂质元素，由此在衬底中形成第一导电类型的第一和第二扩散区，以便所述第一和第二扩散区分别形成在所述栅极的第一侧和第二侧；
用所述栅极图形和形成在所述栅极的横向侧壁表面上的侧壁绝缘膜作掩模，通过离子注入工艺，向所述衬底中注入所述第一导电类型的第二杂质元素和第二导电类型的第三杂质元素，分别在所述第一和第二扩散区下面形成所述第一导电类型的第三和第四扩散区；
在所述栅极的所述第二侧上，在所述衬底上形成绝缘膜图形，以便所述绝缘膜图形在所述第二侧的方向沿着所述衬底的表面延伸；和
用所述绝缘膜图形作掩模，在所述绝缘膜图形的末端部分、在所述衬底的所述表面上形成形成硅化物层。
14、一种半导体器件的制造方法，包括以下步骤：
用栅极图形作掩模，通过离子注入工艺，向衬底中注入所述第一导电类型的第一杂质元素，由此形成第一导电类型的第一和第二扩散区，以便所述第一和第二扩散区分别形成在所述栅极的第一侧和第二侧；
通过注入所述第二导电类型的杂质元素，在其中形成所述第二扩散区的区域中在所述衬底中形成第二导电类型的第三扩散区，以便所述第三扩散区位于比所述第二扩散区的深度更深的深度；
通过注入所述第一导电类型的杂质元素，在其中形成所述第二扩散区的区域中，在所述衬底中形成第四扩散区，以便所述第三扩散区位于比所述第二扩散区的深度更浅的深度；
在所述栅极的所述第二侧，在所述衬底上形成绝缘膜图形，以便所述绝缘膜图形沿着所述衬底的表面在所述第二侧的方向延伸；和
用所述绝缘膜图形作掩模，在所述绝缘膜图形的末端部分，在所述衬底的所述表面上形成硅化物层。
15、根据权利要求14的方法，还包括以下步骤：在形成所述绝缘膜图形的所述步骤之后，通过向所述衬底中注入所述第一导电类型的杂质元素，形成所述第一导电类型的扩散区，作为漏区。
16、一种ESD保护器件，包括：
衬底；
形成在所述衬底上的半导体器件，所述半导体器件包括：形成在所述衬底上的栅极；在所述栅极的第一侧上，在所述衬底中形成的第一导电类型的第一扩散区；在所述栅极的第二侧上，在所述衬底中形成的所述第一导电类型的第二扩散区；和形成在所述第二扩散区下面的所述衬底中并与所述第二扩散区接触的第二导电类型的第三扩散区，所述第三扩散区含有所述第二导电类型的杂质元素，当在所述衬底中的相同深度相比时，其浓度大于含在所述栅极正下方的区域中的所述第二导电类型的杂质元素的浓度；和
设置在所述衬底上并与所述第二扩散区电连接的电极焊盘，
所述栅极图形和所述第一扩散区连接到电源线。
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