KR20030095339A - 반도체 장치 및 그 제조 방법, esd 보호 장치 - Google Patents
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- H01L27/0277—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the local electrical biasing of the layer acting as base of said parasitic bipolar transistor
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Abstract
Description
Claims (8)
- 기판과,상기 기판 상에 형성된 게이트 전극과,상기 기판 내에, 상기 게이트 전극의 제1 측에 형성된 제1 도전형을 갖는 제1 확산 영역과,상기 기판 내에, 상기 게이트 전극의 제2 측에 형성된 상기 제1 도전형을 갖는 제2 확산 영역과,상기 기판 내에, 상기 제2 확산 영역의 아래에, 상기 확산 영역에 접하여 형성된 제2 도전형을 갖는 제3 확산 영역을 포함하며,상기 제3 확산 영역은, 상기 기판 내에 게이트 전극 아래의 동일한 깊이의 영역에서의 제2 도전형 불순물의 불순물 농도보다도 큰 농도의 상기 제2 도전형 불순물을 포함하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 제2 확산 영역의 표면에는, 상기 게이트 전극의 상기 제2 측의 측벽면에 형성된 측벽 절연막으로부터 이격하여, 실리사이드층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서,상기 기판 상에는 상기 측벽 절연막으로부터 연속하여, 상기 실리사이드층의 형성 부분까지의 사이의 영역을 덮도록 절연막 패턴이 연장되는 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서,상기 기판 내에는 상기 실리사이드층의 형성 부분에 대응하여, 상기 제1 도전형의 드레인 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 기판과,상기 기판 상에 형성된 제1 게이트 전극과,상기 기판 내에 상기 제1 게이트 전극의 제1 측에 형성된 제1 도전형을 갖는 제1 확산 영역과,상기 기판 내에 상기 제1 게이트 전극의 제2 측에 형성된 상기 제1 도전형을 갖는 제2 확산 영역과,상기 기판 내에 상기 제2 확산 영역의 아래에, 상기 확산 영역에 접하여 형성된 제2 도전형을 갖는 제3 확산 영역과,상기 기판 상에 상기 제1 게이트 전극의 상기 제1 측에, 상기 제1 확산 영역을 가로질러 형성된 제2 게이트 전극과,상기 기판 내에 상기 제2 게이트 전극의 상기 제1 측에 형성된 상기 제1 도전형을 갖는 제4 확산 영역을 포함하며,상기 제3 확산 영역은, 상기 기판 내에 제1 게이트 전극 아래의 동일한 깊이의 영역에서의 제2 도전형 불순물의 불순물 농도보다도 큰 농도의 상기 제2 도전형 불순물을 포함하는 것을 특징으로 하는 반도체 장치.
- 제5항에 있어서,상기 기판 표면에는, 상기 제1 게이트 전극의 상기 제2 측에, 상기 게이트 전극의 상기 제2 측의 측벽면을 덮는 측벽 절연막에 연속하여 절연막이 연장되고, 상기 기판 내에 상기 절연막의 선단부에 대응하여 상기 제1 도전형의 드레인 영역이 형성되며, 상기 기판 표면에는, 상기 드레인 영역에 대응하여 실리사이드층이 형성되는 것을 특징으로 하는 반도체 장치.
- 기판 내에, 게이트 전극 패턴을 마스크로 한 이온 주입 공정에 의해, 제1 도전형의 제1 불순물 원소를 도입하고, 상기 게이트 전극 패턴의 제1 및 제2 측에, 상기 제1 도전형의 제1 및 제2 확산 영역을 형성하는 공정과,상기 기판 내에, 상기 게이트 전극 및 상기 게이트 전극의 양측 벽면에 형성된 측벽 절연막을 마스크로 하여, 상기 제1 도전형의 제2 불순물 원소 및 제2 도전형의 제3 불순물 원소를 도입하고, 상기 제1 및 제2 확산 영역의 아래쪽에, 상기 제2 도전형의 제3 및 제4 확산 영역을 각각 형성하는 공정과,상기 기판 상에, 상기 게이트 전극의 상기 제2 측에, 상기 기판 표면을 따라서 상기 제2 측으로 연장되는 절연막 패턴을 형성하는 공정과,상기 절연막 패턴을 마스크로 하여, 상기 기판 표면의 상기 절연막 패턴 선단부에 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 기판과,상기 기판 상에 형성된 게이트 전극과, 상기 기판 내에, 상기 게이트 전극의 제1 측에 형성된, 제1 도전형을 갖는 제1 확산 영역과, 상기 기판 내에, 상기 게이트 전극의 제2 측에 형성된, 상기 제1 도전형을 갖는 제2 확산 영역과, 상기 기판 내에, 상기 제2 확산 영역의 아래에, 상기 확산 영역에 접하여 형성된 제2 도전형을 갖는 제3 확산 영역을 구비하며, 상기 제3 확산 영역은, 상기 기판 내에 게이트 전극 아래의 동일한 깊이의 영역에서의 제2 도전형 불순물의 불순물 농도보다도 큰 농도의 상기 제2 도전형 불순물을 포함하는 반도체 장치와,상기 기판 상에, 상기 제2 확산 영역에 접속하여 형성된 전극 패드를 포함하고,상기 게이트 전극 패턴과 상기 제1 확산 영역은 전원 라인에 접속되어 있는 것을 특징으로 하는 ESD 보호 장치.
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