KR100902726B1 - 반도체 장치 및 정전 방전 보호 장치 - Google Patents

반도체 장치 및 정전 방전 보호 장치 Download PDF

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Abstract

방전 능력을 향상시킨 정전 방전 보호 회로를 제공하는 것을 과제로 한다. Si 기판 내에 게이트 전극의 제1 측에 n형의 제1 확산 영역을 형성하고, 제2 측에 n형의 제2 확산 영역을 형성하며, 또한 상기 Si 기판 내에 상기 제2 확산 영역의 아래에, 이것에 접하도록 p형의 제3 확산 영역을 형성한다. 그 때, 제3 확산 영역 내의 불순물 원소 농도를, 상기 Si 기판 내에 게이트 전극 아래의 동일한 깊이의 영역에서의 불순물 농도보다도 커지도록 설정한다.
실리사이드 블록, 정전 방전 보호 회로, 확산 영역, 종속 접속, 소자 분리막

Description

반도체 장치 및 정전 방전 보호 장치{SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREOF, AND ESD PROTECTION DEVICE}
도 1은 종래의 정전 방전 보호 장치를 구성하는 반도체 장치의 구성을 도시한 도면.
도 2는 도 1에 도시한 반도체 장치를 사용한 정전 방전 보호 장치의 구성을 도시한 회로도.
도 3은 도 1에 도시한 반도체 장치를 사용한, 핑거 구성을 갖는 종래의 정전 방전 보호 장치의 구성예를 도시한 평면도.
도 4는 도 3에 도시한 정전 방전 보호 장치의 동작을 설명하는 등가 회로도.
도 5는 핑거 구성을 갖는 종래의 정전 방전 보호 장치에서, 실리사이드 블록 영역을 형성한 구성예를 도시한 도면.
도 6은 종속 접속 구성을 갖는 종래의 정전 방전 보호 장치의 구성예를 도시한 회로도.
도 7은 종속 접속 구성을 갖는 종래의 정전 방전 보호 장치의 구성예를 도시한 단면도.
도 8은 본 발명의 제1 실시예에 따른 정전 방전 보호 장치의 구성을 도시한 단면도.
도 9는 도 8에 도시한 정전 방전 보호 장치의 동작을 설명하는 도면.
도 10은 도 8 및 도 9에 도시한 정전 방전 보호 장치의 방전 특성을, 종래의 것과 비교하여 도시한 도면.
도 11은 도 8 및 도 9에 도시한 정전 방전 보호 장치를 구성하는 반도체 장치의 제조 공정을 도시한 도면.
도 12의 (a) 내지 (d)는 본 발명의 제2 실시예에 따른 정전 방전 보호 장치를 구성하는 반도체 장치의 제조 공정을 도시한 도면.
도 13의 (a) 내지 (d)는 본 발명의 제3 실시예에 따른 정전 방전 보호 장치를 구성하는 반도체 장치의 제조 공정을 도시한 도면.
도 14는 (a) 내지 (d)는 본 발명의 제4 실시예에 따른 정전 방전 보호 장치를 구성하는 반도체 장치의 제조 공정을 도시한 도면.
도 15의 (a) 내지 (d)는 본 발명의 제5 실시예에 따른 정전 방전 보호 장치를 구성하는 반도체 장치의 제조 공정을 도시한 도면.
도 16의 (a) 및 (b)는 본 발명 제5 실시예의 정전 방전 보호 장치를, 집적 회로를 구성하는 다른 반도체 장치와 함께 형성하는 공정을 도시한 도면(그 1).
도 17의 (c) 및 (d)는 본 발명 제5 실시예의 정전 방전 보호 장치를, 집적 회로를 구성하는 다른 반도체 장치와 함께 형성하는 공정을 도시한 도면(그 2).
도 18의 (e) 및 (f)는 본 발명 제5 실시예의 정전 방전 보호 장치를, 집적 회로를 구성하는 다른 반도체 장치와 함께 형성하는 공정을 도시한 도면(그 3).
도 19의 (g)는 본 발명 제5 실시예의 정전 방전 보호 장치를, 집적 회로를 구성하는 다른 반도체 장치와 함께 형성하는 공정을 도시한 도면(그 4).
도 20의 (h) 및 (i)는 본 발명 제5 실시예의 정전 방전 보호 장치를, 집적 회로를 구성하는 다른 반도체 장치와 함께 형성하는 공정을 도시한 도면(그 5).
도 21의 (j) 및 (k)는 본 발명 제5 실시예의 정전 방전 보호 장치를, 집적 회로를 구성하는 다른 반도체 장치와 함께 형성하는 공정을 도시한 도면(그 6).
도 22는 본 발명 제5 실시예에 따른 정전 방전 보호 장치의 내압 특성을 도시한 도면.
도 23의 (a) 내지 (d)는 본 발명의 제6 실시예에 따른 정전 방전 보호 장치를 구성하는 반도체 장치의 제조 공정을 설명하는 도면.
도 24는 본 발명의 제2 실시예에 따른 정전 방전 보호 장치의 방전 특성을 도시한 도면.
도 25의 (a) 및 (b)는 본 발명의 제2 실시예에서, 실리사이드 블록을 행하지 않는 경우, 및 p형 확산 영역을 형성하지 않는 경우의 방전 특성을 도시한 도면.
도 26의 (a) 내지 (h)는 본 발명 제6 실시예에 따른 종속 접속을 갖는 정전 방전 보호 장치에서, 실리사이드 블록 패턴을 다양하게 변화시킨 예를 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 20, 30, 40, 50 : 정전 방전 보호/입출력 회로
10A, 10A', 10B : MOS 트랜지스터
10P : 패드 전극
11, 31, 41, 51 : 기판
11Ac, 10A, 501, 502, 503, 504 : 소자 영역
11A, 11B, 31A, 31B, 41A, 41B, 51A, 51B, 501LS, 501LD, 502LS, 502LD, 503LS, 503LD : LDD 영역
11C, 11D, 11E, 11F, 11G, 31C, 31D, 41C, 51C, 4E, 51E, 51E1 : n형 확산 영역
11P, 31E, 31F, 41P, 51P, 501P, 502P : p형 확산 영역
11S : 소자 분리막
12, 32, 42, 52 : 게이트 절연막
13, 13', 131 ∼135, 33, 43, 43', 53G, 531, 532, 533 : 게이트 전극
13A, 13B, 33A, 33B : 게이트 측벽 절연막
14A, 14B, 35A, 35B, 41F, 41G, 51F, 51G, 51H, 51I : 실리사이드층
15 : 배선 패턴
SBL : 실리사이드 블록 영역
34, 44, 54, 511 : 절연막
34A, 44A, 54A : 실리사이드 블록 패턴
35, 43R, 44R, 53R, 53S, 53T, 53U, 54R, 512, 514 : 레지스트 패턴
32Dex, 41Dex, 51Dex : 드레인 익스텐션 영역
본 발명은 일반적으로 반도체 장치에 관한 것이며, 구체적으로는 정전 방전(ESD) 내성을 향상시킨 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 일반적으로, 외부로부터의 정전 방전(ESD: EelectroStatic Discharge) 등에 기인하는 전압 서지에 대하여 미세한 반도체 소자를 보호하기 위해서, 보호 회로를 갖고 있다. 이러한 보호 회로는, 반도체 장치 내부의 반도체 소자와 마찬가지의 프로세스 공정으로 형성되는 것이 바람직하며, 따라서 반도체 장치 내부의 반도체 소자와 유사한 구성을 갖는 경우가 많다. 이러한 보호 회로를 구성하는 반도체 소자는, 동시에 입출력 회로로서도 사용할 수 있는 것이 바람직하다.
정전 방전 보호 장치에는 다이오드나 트랜지스터 등, 다양한 형식의 것이 있지만, 도 1은 입출력 회로를 겸용하는 MOS 트랜지스터를 사용한 종래의 정전 방전 보호 장치(10)의 예를 도시한다. 또한 도 2는 도 1의 보호 장치(10)를 포함하는 등가 회로도를 도시한다.
도 1을 참조하면, 정전 방전 보호 장치(10)는 p-형 Si 기판(11) 상에 게이트 절연막(12)을 개재하여 형성된 게이트 전극(13)과, 상기 Si 기판(11) 내에서 상기 게이트 전극(13)의 양측에 형성된 n-형 LDD 영역(11A, 11B)과, 또한 상기 Si 기판(11)내에 상기 LDD 영역(11A, 11B)의 각각 외측에 형성된 n+형 확산 영역(11C, 11D)으로 이루어지는 n채널 MOS 트랜지스터(10A)에 의해 구성되어 있으며, 상기 게이트 전극(13)의 측벽면에는 측벽 절연막(13A, 13B)이 형성되어 있다. 또한 상기 확산 영역(11C, 11D)의 표면에는, 상기 측벽 절연막(13A, 13B)의 외측에 실리사이드 영역(14A, 14B)이 각각 형성되어 있다.
도 2를 참조하면, 상기 n채널 MOS 트랜지스터(10A)는 마찬가지의 구성을 갖는 p채널 MOS 트랜지스터(10B)와 함께 전원 라인 Vdd와 전원 라인 Vss 사이에 형성된 CMOS 회로를 구성하며, 상기 트랜지스터(10A)의 실리사이드 영역(14B)이 입출력패드(10P)에 접속되어 있다.
이러한 구성의 정전 방전 보호 장치(10)에서는, 상기 트랜지스터(10A, 10B)는 통상의 입출력 회로를 형성하지만, 상기 소스 확산 영역(11C) 및 상기 게이트 전극(13)의 전위를 0V로 유지한 상태에서 상기 입출력 패드(10P)에 정전 방전 등에 의한 전압 서지가 생긴 경우, 상기 확산 영역(11D)의 전위가 상승되고, 그 결과 상기 n+형 드레인 확산 영역(11D)과 기판(11)의 p-형 영역 사이에 생기는 큰 전위 구배의 결과, 전자-정공쌍이 형성된다. 이와 같이 하여 형성된 정공은, 상기 Si 기판(11) 내로 흘러, 방전 전류 Ibh1를 형성한다. Si 기판(11)은 유한 저항을 갖고 있기 때문에, 이러한 방전 전류 Ibh1가 기판(11) 내를 흐르는 결과, 기판(11) 내부의 전위가 상승되고, 그 결과, 상기 Si 기판(11) 내에서 p형 영역(11)과 n+형 확산 영역(11C) 및 n+형 확산 영역(11D)으로 이루어지는 기생 측면 바이폴라 트랜지스터가 도통한다. 이것에 의해, 도 1에 화살표로 나타낸 바와 같이 큰 전류가 기판(11) 내에서 확산 영역(11C 및 11D)의 사이를 흘러, 전압 서지를 전원 라인으로 방전한다.
도 3은 실제로 반도체 집적 회로 장치에서 사용되고 있는 도 1 및 도 2의 회로를 기본으로 한 정전 방전 보호/입출력 회로의 구성을 도시한 평면도이다. 도 3은 상술한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고, 그 설명은 생략한다.
도 3을 참조하면, Si 기판(11) 상에는 다수의 핑거(131 내지 135)를 갖는 폴리실리콘 게이트 전극(13)이 연장되고, 상기 핑거(131 내지135)는, 상기 Si 기판(11) 상에 소자 분리막(11S)에 의해 구획된 활성 영역(11Ac) 상을 상호 병행하여 연장되고, 각각의 핑거(131 내지 135)에 대응하여, 도 1의 n채널 MOS 트랜지스터(10)가 형성된다. 도 3의 구성에서는, 각각의 MOS 트랜지스터(10)의 드레인 확산 영역(11D)이 배선 패턴(15)을 경유하여 상기 패드 전극(10P)에 접속되어 있다. 또한 상기 소스 확산 영역(11C)은, 상기 전원 라인 Vss에 배선 패턴(16)을 경유하여 접속되어 있다.
이와 같이 게이트 전극 패턴을 분기한 다수의 핑거의 형태로 형성함으로써, 도 4에 도시한 바와 같이 다수의 트랜지스터가 병렬로 접속되고, 정전 방전 보호 장치는 다량의 방전 전류를 처리하는 것이 가능하게 된다.
도 4를 참조하면, 각각의 핑거에서 도 1의 정전 방전 보호 MOS 트랜지스터(10A)에는 밸러스트 저항(Ballast Resistor) R1 내지 R3 중 어느 하나가 직렬 접속되어 있다. 이것에 의해, 어느 하나의 핑거가 도통한 경우라도 공통 노드 A의 전위는 그다지 내려가지 않아, 처음에 도통한 핑거에 전류가 집중되는 것이 회피된다. 그 결과, 이러한 밸러스트 저항을 가진 구성에서는, 서지가 생긴 경우에 모든 핑거의 트랜지스터(10A)가 도통하여, 효율적인 방전이 가능해진다.
오늘날의 초미세화된 반도체 장치에서는, 도 1에 도시한 바와 같이 확산 영역(11C, 11D)의 표면에 매우 얇은 저저항 실리사이드층(14A, 14B)이 형성되어 있으며, 이것에 의해 동작 속도의 향상을 도모하고 있지만, 이러한 실리사이드층(14A, 14B)의 형성을 채널 영역 근방에서 제한함으로써, 환언하면, 실리사이드층이 형성되지 않은 실리사이드 블록 영역을 형성함으로써, 도 4의 밸러스트 저항 R1 내지 R3을 형성하는 것이 가능하다.
도 5는, 도 4에 도시한 밸러스트 저항 R1 내지 R3을, 이러한 실리사이드 블록 영역 SBL에 의해 실현한 예를 도시한다. 단, 도 5에 도시한 상술한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고, 그 설명은 생략한다.
도 5를 참조하면, 상기 실리사이드 블록 영역 SBL은 각각의 게이트 전극 핑거(131 내지 135)에 대응하여 형성되어 있으며, 상술한 바와 같이, 이러한 실리사이드 블록 영역 SBL에서는 도 1에 도시한 실리사이드층(14A, 14B)의 형성이 억제되어 있다.
이러한 구성의 정전 방전 보호 장치에서는, 상기 실리사이드 블록 영역 SBL이 실리사이드 영역(14A, 14B)에 대하여 저항으로서 작용하며, 그 결과, 도 4에 도시한 밸러스트 저항 R1 내지 R3을, 상기 실리사이드 블록 영역 SBL에 의해 실현하는 것이 가능하게 된다. 그 결과, 도 5의 정전 방전 보호 장치는, 서지 전압이 유입된 경우에, 각각의 핑거(131 내지 135)의 MOS 트랜지스터가 균등하게 도통하여, 특정한 트랜지스터로의 방전 전류의 집중을 회피할 수 있다.
그런데 오늘날의 반도체 장치에서는, 미세화에 수반하여 전원 전압이 종래의 5V로부터 3.3V로 저감되어 있는 경우가 많다. 그러나, 5V의 전원 전압을 사용하는 반도체 장치도 아직 수많이 존재하고 있으며, 따라서, 3.3V의 전원 전압에 대응하여 설계된 반도체 집적 회로 장치에서도 5V의 입출력 신호에 대응할 수 있는 것이 요구되는 경우가 있다.
이러한 요구를 특히 정전 방전 보호/입출력 회로에서 만족시키기 위해서, 도 6에 도시한 바와 같이 3.3V의 전원 전압으로 동작하는 MOS 트랜지스터(10A)에 마찬가지의 구성의 다른 MOS 트랜지스터(10A')를 종속 접속하는 구성이 사용되고 있다.
도 7은 도 6에 도시한 정전 방전 보호/입출력 회로의 구성을 도시한 단면도이다. 단 도면에서, 상술한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고, 그 설명은 생략한다.
도 7을 참조하면, 도 6의 회로에서는, 소자 분리 구조(11S)에 의해 구획된 활성 영역(11Ac) 내에 상기 MOS 트랜지스터(10A) 외에 게이트 전극(13')을 갖는 MOS 트랜지스터(10A')가 상기 확산 영역(11D)을 공유하도록, 즉 종속 접속의 형태로 형성되어 있으며, 상기 MOS 트랜지스터(10A')는 또한 상기 확산 영역(11D)에 대향하는 측에, n형 확산 영역(11G)이 형성되어 있다. 또한 상기 확산 영역(11D 및 11G)의 내측에는, n-형의 LDD 영역(11E 및 11F)이 각각 형성되어 있다.
도 7의 구성의 정전 방전 보호/입출력 회로에서는, p형 기판(11)과 n형 확산 영역(11C 및 11G)의 사이에 횡형 NPN 트랜지스터가 형성되어 있으며, 패드 전극(10P)에 접속된 확산 영역(11D)에 서지 전압이 유입되면 상기 횡형 NPN 트랜지스터가 도통하여, 과잉 전하가 방전되는 정전 방전 보호 동작이 발생된다.
그런데 최근의 초미세화 반도체 장치에서는, 고집적화나 패드 수의 증가에 수반하여, 정전 방전 보호 장치에 충분한 면적을 할당하는 것이 곤란하게 되어 있다. 이러한 경우에는, 도 5와 같은 실리사이드 블록에 의해 도 4와 같은 밸러스트 저항을 형성하는 구성에서도 동작 시에 엄격한 국소적 발열이 생겨, 트랜지스터가 파괴되기 쉽게 되어 있다. 그 결과, 전류 구동 능력이 감소하여, 정전 방전에 대한 충분한 보호가 얻어지지 않는 상황이 발생된다.
또한, 도 7에 도시한 바와 같은 종속 접속 구성의 회로에서는, 확산 영역(11G)과 확산 영역(11C) 사이의 방전 전류 경로에서 2개의 트랜지스터(10A 및 10A')가 직렬 접속되어 있기 때문에 저항이 증대하고, 횡형 바이폴라 트랜지스터의 전류 구동 능력이 저하한다. 또한 이에 수반하여 발열이 증대한다.
따라서, 본 발명은 상기한 과제를 해결한, 신규이며 유용한 반도체 장치를 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는, 방전 능력을 향상시킨 정전 방전 보호 장치, 및 이러한 정전 방전 보호 장치를 구성하는 반도체 장치를 제공하는 것에 있다.
본 발명은 상기한 과제를, 기판과, 상기 기판 상에 형성된 게이트 전극과, 상기 기판 내, 상기 게이트 전극의 제1 측에 형성된, 제1 도전형을 갖는 제1 확산 영역과, 상기 기판 내, 상기 게이트 전극의 제2 측에 형성된, 상기 제1 도전형을 갖는 제2 확산 영역과, 상기 기판 내, 상기 제2 확산 영역의 아래에, 상기 확산 영역에 접하여 형성된, 제2 도전형을 갖는 제3 확산 영역을 구비하며, 상기 제3 확산 영역은, 상기 기판 내, 게이트 전극 아래의 동일한 깊이의 영역에서의 제2 도전형 불순물의 불순물 농도보다도 큰 농도로, 상기 제2 도전형 불순물을 포함하는 것을 특징으로 하는 반도체 장치에 의해 해결한다.
그 때, 상기 제3 확산 영역 내에서의 상기 제2 도전형 불순물의 불순물 농도는, 상기 기판 내에 게이트 전극 아래의 동일한 깊이의 영역에서의 제2 도전형 불순물의 불순물 농도보다도 5배 이상 큰 것이 바람직하다. 혹은 상기 제3 확산 영역 내에서의 상기 제2 도전형 불순물의 불순물 농도는, 상기 기판 내에 게이트 전극 아래의 동일한 깊이의 영역에서의 제2 도전형 불순물의 불순물 농도보다도 8배 이상 큰 것이 바람직하다. 상기 제2 확산 영역의 표면에는, 상기 게이트 전극의 상기 제2 측의 측벽면에 형성된 측벽 절연막으로부터 이격하여, 실리사이드층이 형성되는 것이 바람직하다. 상기 기판 상에는, 상기 측벽 절연막으로부터 연속하여, 상기 실리사이드층의 형성 부분까지의 사이의 영역을 덮도록, 절연막 패턴이 연장되는 것이 바람직하다. 또한 상기 기판 내에는 상기 실리사이드층의 형성 부분에 대응하여, 상기 제1 도전형의 드레인 영역이 형성되어 있는 것이 바람직하다.
본 발명은 또한 상기한 과제를, 기판과, 상기 기판 상에 형성된 제1 게이트 전극과, 상기 기판 내, 상기 제1 게이트 전극의 제1 측에 형성된, 제1 도전형을 갖는 제1 확산 영역과, 상기 기판 내, 상기 제1 게이트 전극의 제2 측에 형성된, 상기 제1 도전형을 갖는 제2 확산 영역과, 상기 기판 내, 상기 제2 확산 영역의 아래에, 상기 확산 영역에 접하여 형성된, 제2 도전형을 갖는 제3 확산 영역과, 상기 기판 상, 상기 제1 게이트 전극의 상기 제1 측에, 상기 제1 확산 영역을 사이에 두고 형성된 제2 게이트 전극과, 상기 기판 내, 상기 제2 게이트 전극의 상기 제1 측에 형성된, 상기 제1 도전형을 갖는 제4 확산 영역을 구비하며, 상기 제3 확산 영역은, 상기 기판 내, 제1 게이트 전극 아래의 동일한 깊이의 영역에서의 제2 도전형 불순물의 불순물 농도보다도 큰 농도로, 상기 제2 도전형 불순물을 포함하는 것을 특징으로 하는 반도체 장치에 의해 해결한다.
그 때, 상기 기판 표면에는, 상기 제1 게이트 전극의 상기 제2 측에, 상기 게이트 전극의 상기 제2 측의 측벽면을 덮는 측벽 절연막에 연속하여 절연막이 연장되고, 상기 기판 내, 상기 절연막의 선단부에 대응하여 상기 제1 도전형의 드레인 영역이 형성되며, 상기 기판 표면에는, 상기 드레인 영역에 대응하여 실리사이드층이 형성되는 것이 바람직하다.
본 발명은 또한, 기판 내에 게이트 전극 패턴을 마스크로 한 이온 주입 공정에 의해, 제1 도전형의 제1 불순물 원소를 도입하며, 상기 게이트 전극 패턴의 제1 및 제2 측에, 상기 제1 도전형의 제1 및 제2 확산 영역을 형성하는 공정과, 상기 기판 내에, 상기 게이트 전극 및 상기 게이트 전극의 양 측벽면에 형성된 측벽 절연막을 마스크로 하여, 상기 제1 도전형의 제2 불순물 원소 및 제2 도전형의 제3 불순물 원소를 도입하고, 상기 제1 및 제2 확산 영역의 아래쪽에, 상기 제2 도전형의 제3 및 제4 확산 영역을 각각 형성하는 공정과, 상기 기판 상, 상기 게이트 전극의 상기 제2 측에, 상기 기판 표면을 따라 상기 제2 측으로 연장되는 절연막 패턴을 형성하는 공정과, 상기 절연막 패턴을 마스크로 하여, 상기 기판 표면의 상기 절연막 패턴 선단부에, 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
또한 본 발명은, 이러한 반도체 장치를 사용한 정전 방전 보호 장치를 제공한다.
본 발명에 따르면, 서지 전압이 유입되는 드레인 영역 혹은 드레인 익스텐션 영역 아래에 역도전형의 확산 영역을 형성함으로써, 드레인 영역 아래에 면적이 넓은 급경사의 pn 접합이 형성되며, 서지 전압의 유입에 수반하여, 용이하게 애밸런치 항복(Avalanche Breakdown)이 생기고, 보다 저압이며 효율적으로 기생 바이폴라 트랜지스터가 도통한다. 상기 pn 접합은, 기생 바이폴라 트랜지스터 도통에 수반되는 대전류가 통과하는 접합부에서 이격하고 있다. 그 결과, 발열의 집중이 완화되어, 큰 방전 능력을 갖는 정전 방전 보호 장치가 얻어진다. 또한 본 발명에 따르면, 종속 접속 구성의, 큰 방전 능력을 갖는 정전 방전 보호 장치를 실현할 수 있다. 본 발명의 반도체 장치는, 반도체 집적 회로를 구성하는 다른 저전압 동작 MOS 트랜지스터와 동시에 형성하는 것이 가능하다.
본 발명의 기타 목적 및 특징은, 첨부 도면을 참조한 이하의 실시예를 통해 명백해질 것이다.
[제1 실시예]
도 8 및 도 9는 본 발명의 제1 실시예에 따른 정전 방전 보호 장치(20)의 구성을 도시한다. 단 도면에서, 상술한 부분에는 동일한 참조 부호를 붙이고, 그 설명은 생략한다.
도 8을 참조하면, 본 실시예에 따른 정전 방전 보호 장치(20)에서는 상기 실리콘 기판(11) 내에 상기 n+형 확산 영역(11D)의 바로 아래에 p형 확산 영역(11P)이, 상기 확산 영역(11D)에 부분적으로 중복하도록 형성되어 있으며, 그 결과, 도 9에 도시한 바와 같이 상기 확산 영역(11D)과 확산 영역(11P) 사이의 pn 접합면 p/n이, 확산 영역(11P)을 형성하기 전의 상태보다도 얕은 위치에 형성된다. 확산 영역(11D) 내에서의 n형 도펀트 농도는 변화하지 않기 때문에, 이러한 얕은 위치에 pn 접합면 p/n이 형성되면, 이러한 pn 접합면에서 캐리어 밀도가 급변하고, 급경사인 캐리어 분포가 형성된다. 또한 이에 수반하여, 상기 pn 접합면 p/n에서 매우 좁은 공핍 영역이 형성된다.
따라서 상기 확산 영역(11D)에 서지 전압이 인가되면 도 1에서 설명한 동작 외에, 상기 pn 접합면에서 용이하게 애밸런치 항복이 생겨 정공 전류 Ibh2가 기판(11) 내로 흐른다.
그 때, 상기 pn 접합면 p/n은 상기 확산 영역(11D)과 확산 영역(11P)을 따라서 넓은 면적을 갖기 때문에, 보다 낮은 전압으로 정공 전류를 공급할 수 있다. 또한 상기 pn 접합은 기생 바이폴라 트랜지스터의 도통에 의해 생기는 대전류가 통과하는 접합부에서 이격하고 있으므로, 반도체 장치(20) 내에서 국소적인 발열에 의한 파괴의 발생이 효과적으로 억제된다.
도 10은 도 8 및 도 9의 반도체 장치(20)의 드레인 전류-드레인 전압 특성을 도시한 도면이다.
도 10을 참조하면, 상기 반도체 장치(20)에서는 횡형 바이폴라 트랜지스터가 도통하는 LNPN 동작점이 저전압측으로 시프트하고 있으며, 또한 열 파괴가 생기는 열 파괴점에서의 전류 및 전압의 값이, 함께 도 1의 종래 구조인 경우보다도 증대되어 있는 것을 알 수 있다.
이와 같이, 본 실시예에 따른 반도체 장치(20)는 정전 방전 동작을 행한 경우에도 파괴되기 어렵고, 또한 정전 방전 보호 동작이 낮은 서지 전압에서 생기기 때문에, 도 3과 같은 핑거 구성에 형성한 경우라도 특정한 핑거에 방전 전류가 집중하는 한편, 핑거가 동작되지 않는 문제도 경감되어, 밸러스트 저항과 조합함으로써, 모든 핑거에 걸쳐 매우 균일한 방전 동작을 실현할 수 있다.
도 11의 (a) 내지 (c)는 도 8 및 도 9의 반도체 장치의 제조 공정을 도시한다.
도 11의 (a)를 참조하면, p형 Si 기판(11) 상에는 활성 영역의 깊이가 예를 들면 0.4㎛의 STI 구조에 의해 구획되어 있으며, 상기 활성 영역 상에는 게이트 절연막(12)을 개재하여 게이트 전극 패턴(13)이 형성되어 있다. 또한 상기 게이트 전극 패턴(13)을 마스크로 하여 상기 활성 영역 내에 As를 예를 들면 10keV의 가속 전압, 1×1015㎝-2의 도우즈량으로 이온 주입하고, 상기 게이트 전극 패턴(13)의 양 측에, 소스 및 드레인 익스텐션 영역을 구성하는 n-형 확산 영역(11A 및 11B)을 형성한다.
다음에 도 11의 (b)의 공정에서 상기 게이트 절연막(13)의 측벽에 측벽 절연막(13A 및 13B)을, 절연막의 퇴적 및 이방성 에칭 공정에 의해 형성하며, 또한 상기 게이트 전극 패턴(13) 및 상기 측벽 절연막(13A, 13B)을 마스크로 하여, P를 15keV의 가속 전압 하에 2×1015㎝-2의 도우즈량으로 이온 주입하고, 상기 Si 기판(11) 내 게이트 전극 패턴(13)의 양측에 n+형 확산 영역(11C 및 11D)을 각각 형성한다. 또한 계속해서 B를 40keV의 가속 전압 하에 1×1014㎝-2의 도우즈량으로 이온 주입하고, 상기 n+형 확산 영역(11C)의 아래에 p형 확산 영역(11P')을, 또한 상기 n+형 확산 영역(11D)의 아래에 p형 확산 영역(11P)을 형성한다. 그 때, 상기 p형 확산 영역(11P 및 11P')은 그 위의 n형 확산 영역(11D 및 11C)과, 각각 부분적으로 중복되도록 형성된다.
또, 도 11의 (b)의 공정에서 상기 B의 이온 주입 공정은, 반도체 장치 내부의 트랜지스터의 접합 용량 증대를 회피하기 위해서, 반도체 장치의 내부 영역을 덮는 레지스트 패턴(도시 생략)을 형성한 상태에서 행하는 것이 바람직하다. 또한 상기 B의 이온 주입 공정 시, 상기 확산 영역(11P')의 형성을 억제하는 레지스트 패턴을 형성하여도 된다. 주입된 불순물 원소는 1000℃, 10초 정도의 열 처리에 의해 활성화된다.
또, 도 11의 (b)의 공정에서는, 상기 p형 확산 영역(11P 및 11P')의 형성은 측벽 절연막(13A, 13B)의 형성 전, 혹은 측벽 절연막(13A, 13B)의 형성 후, 확산 영역(11C, 11D)의 형성 전에 실행하여도 된다.
또한, 도 11의 (c)의 공정에서 상기 확산 영역(11C 및 11D)의 표면, 및 상기 게이트 전극(13)의 표면에, 실리사이드층(14A, 14B 및 13S)이, 각각 형성된다. 또한 도시는 생략하지만, 상기 실리사이드층(14B)은 배선 패턴을 개재하여 도 2에 도시한 패드 전극(10P)에 접속되어 있다.
또, 본 실시예의 반도체 장치(20)에서는 도 4에서 설명한 밸러스트 저항 R1 내지 R3은 나타내고 있지 않지만, 이러한 밸러스트 저항은 폴리실리콘 패턴을 형성함으로써, 혹은 Si 기판(11) 내에 n형 웰을 형성함으로써, 혹은 비어 컨택트를 형성함으로써, 형성할 수 있다. n형 웰에 의한 밸러스트 저항의 형성에 대해서는, 예를 들면 "Sanjay Dabral, et al., Basic ESD and I/O Design, p.189, John Wiley and Sons, 1998"를 참조 바란다.
[제2 실시예]
도 12의 (a) 내지 (d)는, 본 발명의 제2 실시예에 따른 정전 방전 보호/입출력 회로(30)를 구성하는 반도체 장치의 제조 공정을 도시한다.
도 12의 (a)를 참조하면, 깊이가 약 0.4㎛의 STI 구조의 소자 분리 영역이 형성된 p형 Si 기판 상에, 상기 소자 분리 영역에 의해 구획된 소자 영역에 대응하여 게이트 절연막(32)이 형성되고, 상기 게이트 절연막(32) 상에 폴리실리콘 게이트 전극 패턴(33)이 형성된다.
또한 도 12의 (a)의 공정에서는 상기 소자 영역 내에 상기 게이트 전극 패턴(33)을 마스크로 하여 As를 전형적으로는 10keV의 가속 전압 하에 1×1015㎝-2의 도우즈량으로 이온 주입함으로써, 상기 게이트 전극 패턴(33)의 제1 측에 n형 소스 영역(31A)을, 제2 측에 n형 확산 영역(31B)을, 드레인 익스텐션 영역 Dex에 대응하여 형성한다.
다음에 도 12의 (b)의 공정에서 상기 게이트 전극 패턴(33)의 측벽면에 측벽 절연막(33A 및 33B)을 형성하며, 또한 상기 게이트 전극 패턴(33) 및 측벽 절연막(33A, 33B)을 마스크로 하여 P를 15keV의 가속 전압 하에 2×1015㎝-2의 도우즈량으로 이온 주입한다. 또한 계속해서 상기 게이트 전극 패턴(33) 및 측벽 절연막(33A, 33B)을 마스크로 하여 B를 40keV의 가속 전압 하에 1×1014㎝-2의 도우즈량으로 이온 주입한다. 또한, 1000℃의 온도에서 10초간 열 처리함으로써, 상기 소자 영역 내 상기 측벽 절연막(33A)의 제1 측에 n+형 확산 영역(31C)이, 또한 제2 측에 n+형 확산 영역(31D)이 형성된다. 또한 동시에, 상기 n+형 확산 영역(31C)의 아래에 p형 확산 영역(31E)이, 상기 n+형 확산 영역(31D)의 아래로 p형 확산 영역(31F)이 형성된다. 또, 상기 p형 확산 영역(31E)의 형성은 필수가 아니지만, 공정 수를 삭감하기 위해서, 본 실시예에서는 p형 확산 영역(31F)과 동시에 형성하고 있다.
상기 p형 확산 영역(31F)의 형성 결과, 도 12의 (a)의 상태에서의 n+형 확산 영역(31D)의 하단보다 약간 상단 위치에 pn 접합 p/n이 형성되며, 이러한 p/n 접합에서 급경사의 캐리어 밀도 분포로 특징짓는 좁은 공핍 영역이 생긴다.
다음에 도 12의 (c)의 공정에서 도 12의 (b)의 구조 상에 실리콘 산화막 등의 절연막(34)이 CVD법에 의해 동일하게 형성되며, 또한 이것을 레지스트 패턴(35)에 의해 패터닝하여 절연막 패턴(34A)을 형성한다. 그 결과, 도 12의 (d)에 도시한 바와 같이, 상기 게이트 전극(33)의 제1 측에 소스 영역을 구성하는 n+형 확산 영역(31C)이 소스 영역으로서 노출되고, 또한 상기 게이트 전극(33)의 제2 측에, 상기 게이트 전극(33)으로부터 이격하여 상기 n+형 확산 영역(31D)이 드레인 영역으로서 노출된다.
또한 상기 소스 영역 및 드레인 영역 상에 각각 실리사이드층(35A 및 35B)이 자기 정합적으로 형성된다. 그 때, 상기 절연막 패턴(34A)은 실리사이드 형성을 억제하는 실리사이드 블록 패턴으로서 작용한다.
본 실시예에서는, 도 12의 (d)로부터 알 수 있듯이, 상기 n+형 확산 영역(31D)의 바로 아래에서 용이하게 애밸런치 항복이 생기고, 상술한 실시예의 경우와 마찬가지로 반도체 장치 내에서 국소적인 발열에 의한 파괴의 발생이 효과적으로 억제된다. 또한, 실리사이드층(35B)을 형성시킨 드레인 컨택트 영역이 상기 게이트 전극(33)으로부터 크게 이격하여 형성되어 있기 때문에, 상기 게이트 전극과 드레인 컨택트 영역 사이의 n형 확산 영역(31D)을 밸러스트 저항으로서 사용할 수 있어, 용이하게 도 4 및 도 5에 도시한 핑거 형상의 레이아웃을 갖는 정전 방전 보호/입출력 회로를 구성하는 것이 가능하다.
즉, 도시는 생략하지만 상기 실리사이드층(35A) 및 폴리실리콘 게이트 전극(33), 또한 Si 기판(31)은 각각의 배선층에 의해 Vss 전위의 전원선에 접속되며, 상기 실리사이드층(35B)이 도 2에 도시한 패드 전극(10P)에 접속되어 있다.
상술한 바와 같이, 본 실시예에서는, n+형 확산 영역(31D)으로 이루어지는 드레인 익스텐션 영역의 바로 아래에서 용이하게 애밸런치 항복이 생긴다. 그 결과, 소자 내에서의 국소적인 발열이 완화되어, 큰 서지 전압이 유입된 경우에도 정전 방전 보호/입출력 회로가 파괴되는 경우가 없다. 또한, 실리사이드층(35B)이 형성된 드레인 영역이 상기 게이트 전극(33)으로부터 크게 이격하여 형성되어 있기 때문에, 상기 게이트 전극과 드레인 영역 사이의 드레인 익스텐션 영역을 구성하는 n형 확산 영역(31D)을 밸러스트 저항으로서 사용할 수 있으며, 용이하게 도 4 및 도 5에 도시한 핑거 형상의 레이아웃을 갖는 정전 방전 보호/입출력 회로를 구성하는 것이 가능하다.
[제3 실시예]
도 13의 (a) 내지(d)는 본 발명의 제3 실시예에 따른 정전 방전 보호/입출력 회로를 구성하는 반도체 장치(40)의 제조 공정을 도시한다.
도 13의 (a)를 참조하면, p형 Si 기판(11) 상에는 게이트 절연막(42)을 개재하여 폴리실리콘 게이트 전극 패턴(43)이 형성되어 있으며, 또한 상기 폴리실리콘 게이트 전극 패턴(43)을 마스크로 하여 P를 30keV의 가속 전압 하에 3×1013㎝의 도우즈량으로 이온 주입을 행함으로써, 상기 Si 기판(41) 내에 상기 게이트 전극 패턴(43)의 각각 소스측 및 드레인측에, n형 확산 영역(41A, 41B)을 형성한다.
또한, 도 13의 (a)의 공정에서는 상기 Si 기판(41) 상에 상기 게이트 전극 패턴(43)을 덮도록, 또한 Si 기판 표면(41) 중, 형성하고자 하는 드레인 익스텐션 영역(41Dex)에 대응하는 부분을 노출하도록 레지스트 패턴(43R)을 형성하며, 또한 상기 레지스트 패턴(43R)을 마스크로 하여, B를 10keV의 가속 전압 하에 1×1013㎝-2의 도우즈량으로 이온 주입한다. 또한 동일한 레지스트 패턴(43R)을 마스크로 하여 As를 5keV의 가속 전압 하에 2×1014㎝-2의 도우즈량으로 이온 주입한다. 또한 이와 같이 하여 도입된 B 및 As를 RTP 처리에 의해 활성화함으로써, 상기 Si 기판(41)의 표면에 매우 얕은 n+형 확산 영역(41C)이 형성되고, 그 아래에 p형 확산 영역(41P)이 형성된다. 또한 상기 확산 영역(41C과 41P)에 의해 캐리어 농도 분포가 급격하게 변화하는 pn 접합이, 상기 확산 영역(41B) 내의 파선으로 나타낸 부분에 대체로 대응하여 형성된다.
도 13의 (a)의 공정에서는, 상기 레지스트 패턴(43R)은, 상기 확산 영역(41C 및 41P)의 형성이 트랜지스터 동작에 영향을 미치지 않도록, 상기 게이트 전극(43)으로부터 드레인 방향으로 0.2㎛의 거리의 부분까지를 덮도록 형성되어 있다. 또한 상기 레지스트 패턴(43R)을 게이트 전극(43)의 근방에만 형성하고, B 및 As의 이온 주입 공정이 상기 확산 영역(41A)에 중첩하여 생기도록 하여도 된다. 단, 이 경우에는 확산 영역(41A)의 바로 아래에 p형 확산 영역이 형성되기 때문에, 소스 저항이 다소 증대한다. 또한 상기 n형 고농도층(41C)은 정전 방전 보호 장치의 방전 능력에 여유가 있는 경우에는, 생략하는 것도 가능하다.
다음에 도 13의 (b)의 공정에서 상기 레지스트 패턴(43R)은 제거되며, 또한 SiO2막 등의 절연막(44)이 CVD법에 의해 상기 Si 기판(41) 상에 상기 게이트 전극 패턴(43)을 덮도록 동일하게 형성된다.
도 13의 (b)의 공정에서는 또한 상기 절연막(44) 상에 레지스트 패턴(44R)이 형성되며, 도 15(c)의 공정에서 상기 절연막(44)을 상기 레지스트 패턴(44R)을 마스크로 패터닝함으로써, 상기 게이트 전극(43)의 소스측에, 측벽 절연막분의 거리를 사이에 두고, 소스 영역을 노출한다. 또한 상기 게이트 전극(43)의 드레인측에, 상기 게이트 전극(43)으로부터 드레인 익스텐션 영역만큼 이격하여, 드레인 영역을 노출한다.
또한 도 13의 (c)의 공정에서는, 이와 같이 하여 노출된 소스 영역 및 드레인 영역에, 상기 도 13의 (c)의 공정에서 패터닝된 절연막 패턴(44A)을 마스크로 하여 P를 15keV의 가속 전압 하에 2×1015㎝-2의 도우즈량으로 이온 주입하고, 1000℃, 10초간의 급속 열 처리에 의해 n+형 확산 영역(41D 및 41E)을 형성한다.
또한 도 13의 (d)의 공정에서, 상기 소스 영역 및 드레인 영역의 표면에 실리사이드층(41F 및 41G)이 형성된다. 즉, 도 13의 (d)의 공정에서는 상기 절연 패턴(44A)이 실리사이드 블록 패턴으로서 사용되고 있다.
본 실시예에서도, 상기 n+형 확산 영역(41E)이 상기 게이트 전극(43)으로부터 이격하여, 확산 영역(41B, 41C)으로 이루어지는 드레인 익스텐션 영역의 선단부에 형성되어 있으며, 이 때문에 실리사이드 영역(41G)을 패드 전극(10P)에, 또한 상기 게이트 전극(43) 및 실리사이드 영역(41F)을 전원 라인 Vss에 접속함으로써, 도 4 및 도 5에 설명한 밸러스트 저항 R1 내지 R3을 갖는 정전 방전 보호 장치를 구성하는 것이 가능하게 된다.
본 실시예의 정전 방전 보호/입출력 회로(40)에서는, 실리사이드 블록 패턴(44A)이 게이트 측벽 절연막을 겸용함에 따라서 별도로 측벽 절연막을 게이트 전극 패턴(43) 상에 형성하는 공정을 생략할 수 있다. 본 실시예에서는, 상기 실리사이드 블록 패턴(44A)의 아래에는 실리사이드 형성 영역과 동일한 깊이의 확산 영역은 형성되지 않지만, 도 13의 (a)의 공정에서 기판(41)의 표면의 매우 얕은 부분에 n+형의 확산 영역(41C)을 형성함으로써, 상기 패드 전극(10P)에 서지 전압이 유입된 경우에, 상기 확산 영역(41C)과 그 아래의 p형 확산 영역(41P)과의 접합면에서 효과적으로 애밸런치 항복을 생기게 하는 것이 가능하게 된다.
[제4 실시예]
도 14의 (a) 내지 (d)는 본 발명의 제4 실시예에 따른 정전 방전 보호/입출력 회로를 구성하는 반도체 장치(50)의 제조 공정을 설명하는 도면이다.
도 14의 (a)를 참조하면, p형 Si 기판(51) 상에는 게이트 절연막(52)을 개재하여 폴리실리콘 게이트 전극 패턴(53)이 형성되어 있으며, 또한 상기 폴리실리콘 게이트 전극 패턴(53)을 마스크로 하여 P를 30keV의 가속 전압 하에 3×1013㎝-2의 도우즈량으로 이온 주입을 행함으로써, 상기 Si 기판(51) 내에 상기 게이트 전극 패턴(53)의 각각 소스측 및 드레인측에, n형 확산 영역(51A, 51B)을 형성한다.
또한, 도 14의 (a)의 공정에서는 상기 Si 기판(51) 상에 상기 게이트 전극 패턴(53)을 덮도록, 또한 Si 기판 표면(51) 중 형성하고자 하는 드레인 익스텐션 영역(51Dex)에 대응하는 부분을 노출하도록 레지스트 패턴(53R)을 형성하며, 또한 상기 레지스트 패턴(53R)을 마스크로 하여 B를 30keV의 가속 전압 하에 5×1013㎝-2의 도우즈량으로 이온 주입한다. 또한 동일한 레지스트 패턴(43R)을 마스크로 하여 As를 5keV의 가속 전압 하에 1×1015㎝-2의 도우즈량으로 이온 주입한다. 또한 이와 같이 하여 도입된 B 및 As를 RTP 처리에 의해 활성화함으로써, 상기 Si 기판(51)의 표면에 매우 얕은 n+형 확산 영역(51C)이 형성되며, 그 아래에 p형 확산 영역(51P)이 형성된다. 또한 상기 확산 영역(51C 및 51P)에 의해 캐리어 농도 분포가 급격하게 변화하는 pn 접합이, 상기 확산 영역(51B) 내의 파선으로 나타낸 부분에 대체로 대응하여 형성된다.
도 14의 (a)의 공정에서는, 상기 레지스트 패턴(53R)은 상기 확산 영역(51C 및 51P)의 형성이 트랜지스터 동작에 영향을 미치지 않도록, 상기 게이트 전극(53)으로부터 드레인 방향으로 0.2㎛의 거리의 부분까지를 덮도록 형성되어 있다. 또한 상기 레지스트 패턴(53R)을 게이트 전극(53)의 근방에만 형성하며, B 및 As의 이온 주입 공정이 상기 확산 영역(51A)에 중첩하여 생기도록 하여도 된다. 단, 이 경우에는 확산 영역(51A)의 바로 아래에 p형 확산 영역이 형성되기 때문에, 소스 저항이 다소 증대한다. 또한 상기 n형 고농도층(51C)은 정전 방전 보호 장치의 방전 능력에 여유가 있는 경우에는, 생략하는 것도 가능하다.
다음에 도 14의 (b)의 공정에서 상기 레지스트 패턴(53R)은 제거되며, 또한 SiO2막 등의 절연막(54)이 CVD법에 의해, 상기 Si 기판(51) 상에 상기 게이트 전극 패턴(53)을 덮도록 동일하게 형성된다.
도 14의 (b)의 공정에서는 또한 상기 절연막(54) 상에 레지스터 기판(54R)이 상기 절연막(54) 중, Si 기판(51)을 따라서 드레인 방향으로 연장되는 부분을 덮도록 형성되며, 도 14의 (c)의 공정에서 상기 절연막(54)을 상기 레지스트 패턴(54R)을 마스크로 하여 패터닝함으로써, 상기 게이트 전극(53)의 소스측에, 측벽 절연막분의 거리를 사이에 두고, 소스 영역을 노출한다. 또한 상기 게이트 전극(53)의 드레인측에, 상기 게이트 전극(53)으로부터 드레인 익스텐션 영역만큼 이격하여, 드레인 영역을 노출한다.
도 14의 (c)의 패터닝 공정에서는, 상기 절연막(54)은 상기 게이트 전극(53)의 위로부터도 제거되며, 게이트 전극(53)의 표면이 노출된다.
또한 도 14의 (c)의 공정에서는, 이와 같이 하여 노출된 소스 영역 및 드레인 영역에, 상기 도 14의 (c)의 공정에서 패터닝된 절연막 패턴(54A)을 마스크로 하여, P를 20keV의 가속 전압 하에 5×1015㎝-2의 도우즈량으로 이온 주입하고, 1000℃, 10초 간의 급속 열 처리에 의해 n+형 확산 영역(51D 및 51E)을 형성한다.
또한 도 14의 (d)의 공정에서, 상기 소스 영역 및 드레인 영역에 실리사이드층(51F 및 51G)이 형성된다. 즉, 도 14의 (d)의 공정에서는 상기 절연 패턴(44A)이 실리사이드 블록 패턴으로서 사용되고 있다.
도 14의 (d)의 공정에서는, 또 상기 게이트 전극(53) 상에 동시에 실리사이드층(51H)이 형성된다.
본 실시예에 따르면, 게이트 전극(53)의 표면에 실리사이드층(51H)이 형성됨으로써, 게이트 저항이 현저히 저감된다.
또한, 본 실시예에서도, 상기 n+형 확산 영역(51E)이 상기 게이트 전극(53)으로부터 이격하여, 확산 영역(51B, 51C)으로 이루어지는 드레인 익스텐션 영역의 선단부에 형성되어 있고, 이 때문에 실리사이드 영역(51G)을 패드 전극(10P)에, 또한 상기 게이트 전극 표면의 실리사이드층(51H) 및 실리사이드 영역(51F)을 전원 라인 Vss에 접속함으로써, 도 4 및 도 5에서 설명한 밸러스트 저항 R1 내지 R3을 갖는 정전 방전 보호 장치를 구성하는 것이 가능하게 된다.
본 실시예의 정전 방전 보호/입출력 회로에서는, 실리사이드 블록 패턴(54A)이 게이트 측벽 절연막을 겸용함에 따라서 별도로 측벽 절연막을 게이트 전극 패턴(53) 상에 형성하는 공정을 생략할 수 있다. 본 실시예에서는, 상기 실리사이드 블록 패턴(54A)의 아래에는 실리사이드 형성 영역과 동일한 깊이의 확산 영역은 형성되지 않지만, 도 14의 (a)의 공정에서 기판(51)의 표면의 매우 얕은 부분에 n+형의 확산 영역(51C)을 형성함으로써, 상기 패드 전극(10P)에 서지 전압이 유입된 경우에, 상기 확산 영역(51C)과 그 아래의 p형 확산 영역(51P)과의 접합면에서 효과적으로 애밸런치 항복을 생기게 하는 것이 가능하게 된다.
도 14의 (a) 내지 (d)의 예는, 도 14의 (b)의 공정에서 형성되는 레지스트 패턴(54R)이 상기 절연막(54) 중, 게이트 전극 패턴(53)의 측벽면을 덮는 부분에 밀착하여, 단 게이트 전극 패턴(53)의 상면을 덮는 부분은 덮지 않도록 형성된 이상적인 경우를 나타낸다. 그러나 실제로는, 본 실시예의 정전 방전 보호/입출력 회로(50)를 형성하는데에 있어서, 도 15의 (a) 내지 (d)에 도시한 바와 같이 레지스트 패턴(54R)이 도 14의 (b)의 상태에서 도 15의 (b)에 도시한 바와 같이 드레인측에 다소 어긋나는 경우가 있다.
이러한 경우에는, 상기 도 14의 (c)의 공정에 대응하는 도 15(c)의 공정에서 상기 레지스트 패턴(54R)을 마스크로 하여 상기 절연막(54)을 패터닝한 경우, 형성되는 실리사이드 블록 패턴(54A)은 고립된 패턴을 형성하고, 상기 게이트 전극 패턴(53)의 측벽에는, 상기 실리사이드 블록 패턴(54A)으로부터 분리한 측벽 절연막(54B)이 형성된다. 또한 드레인측의 측벽 절연막(54B)과 실리사이드 블록 패턴(54A) 사이에는 간극이 형성되기 때문에, 도 15의 (c)의 공정에서 n+형 확산 영역(51E)을 형성하기 위해 P의 이온 주입을 행한 경우, 상기 간극에 대응하여 n+형의 확산 영역(51E1)이 형성된다.
따라서 도 15의 (d)의 공정에서 실리사이드층을 형성한 경우, 실리사이드층(51F, 51G 및 51H) 외에, 상기 확산 영역(51E1)에 대응하여 실리사이드층(51I)이 형성된다.
이러한 구조의 정전 방전 보호/입출력 회로에서도, 상술한 본 실시예의 특징 및 이점이 얻어진다.
[제5 실시예]
이상의 실시예에서는, 정전 방전 보호/입출력 장치의 제조에 대해서만 설명하였지만, 본 발명의 정전 방전 보호/입출력 장치는 반도체 집적 회로 장치의 일부로서, 다른 반도체 소자와 동시에 형성된다.
본 발명의 제5 실시예에서는, 도 15의 (d)의 구조를 갖는 본 발명의 정전 방전 보호/입출력 회로(50)를 예로 하여, 본 발명의 정전 방전 보호/입출력 회로(50)를 반도체 집적 회로 장치 내의 다른 반도체 소자와 함께 형성하는 제조 공정에 대하여, 도 16의 (a) 내지 도 21의 (k)를 참조하면서 설명한다.
도시한 예에서는, 반도체 집적 회로 장치는 1.2V 동작하는 n채널 MOS 트랜지스터 및 p채널 MOS 트랜지스터, 3.3V 동작하는 n채널 MOS 트랜지스터, 및 3.3V 동작하는 정전 방전 보호/입출력 회로로 구성되어 있으며, 상기 1.2V 동작하는 n채널 및 p채널 MOS 트랜지스터는 0.11㎛의 게이트 길이와 1.8㎚의 게이트 절연막 막 두께를 갖는 것이다. 이것에 대하여, 3.3V 동작하는 n채널 MOS 트랜지스터 및 정전 방전 보호/입출력 회로를 구성하는 n채널 MOS 트랜지스터는, 0.34㎛의 게이트 길이와 7.5㎚의 게이트 절연막 막 두께를 갖는 것이다. 도면에서, 상술한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고, 그 설명은 생략한다.
도 16의 (a)를 참조하면, p형 Si 기판(51) 상에는 두께가 10㎚의 산화막(511)이 형성되어 있으며, 또한 1.2V 동작 p채널 MOS 트랜지스터의 소자 영역과 3.3V 동작 n채널 MOS 트랜지스터의 소자 영역, 및 상기 정전 방전 보호/입출력 회로(50)의 소자 영역을 레지스트막(512)으로 덮은 후, B를 상기 산화막(511)을 개재하여 기판(51) 내에 이온 주입하고, 상기 1.2V 동작 n채널 MOS 트랜지스터의 소자 영역(501)에, p형 웰 및 채널 영역을 형성한다.
다음에 도 16의 (b)의 공정에서 상기 레지스트막(512)을 제거하고, 또한 상기 1.2V 동작 n채널 MOS 트랜지스터의 소자 영역 및 1.2V 동작 p채널 MOS 트랜지스터의 소자 영역을 다른 레지스트막(513)으로 덮은 후, B를 상기 산화막(511)을 개재하여 기판(51) 내에 이온 주입하고, 상기 3.3V 동작 n채널 MOS 트랜지스터의 소자 영역(503) 및 정전 방전 보호/입출력 회로 형성 영역(504)에, p형 웰 및 채널 영역을 형성한다.
또한, 도 17의 (c)의 공정에서 상기 레지스트막(513)을 제거하고, 또한 상기 1.2V 동작 p채널 MOS 트랜지스터의 소자 영역(502)을 노출하는 레지스트막(514)을 형성하고, 상기 Si 기판(51) 내에 P 및 As를 상기 산화막(511)을 개재하여 이온 주입함으로써, 상기 Si 기판(51) 내에 소자 영역(502)에 대응하여 p형 웰 및 채널 영역을 형성한다.
다음에 도 17의 (d)의 공정에서 상기 레지스트막(514) 및 산화막(511)을 제거하고, 또한 상기 1.2V 동작 n채널 MOS 트랜지스터 영역(501) 및 p채널 MOS 트랜지스터 영역(502)에 막 두께가 1.8㎚의 열 산화막을, 또한 3.3V 동작 n채널 MOS 트랜지스터 영역(503) 및 정전 방전 보호/입출력 보호 회로 형성 영역(504)에 막 두께가 7.5㎚의 열 산화막을, 각각 게이트 절연막으로서 형성한다.
또한 도 17의 (d)의 공정에서는, 상기 게이트 절연막(521 및 522) 상에 폴리실리콘 게이트 전극 패턴(531 및 532)이 상기 1.2V 동작 n채널 MOS 트랜지스터 및 p채널 MOS 트랜지스터에 대응하여 각각 형성되며, 또한 폴리실리콘 게이트 전극(533)이 상기 3.3V 동작 n채널 MOS 트랜지스터에 대응하여 형성된다. 그 때, 상기 폴리실리콘 게이트 전극 패턴(531 내지 533)은, 상기 정전 방전 보호/입출력 회로(50)의 폴리실리콘 게이트 전극 패턴(53G)과 동시에, 공통의 폴리실리콘막의 형성 및 패터닝에 의해 형성된다.
다음에 도 18의 (e)의 공정에서 도 17의 (d)의 구조 상에 상기 소자 영역(502 및 503)을 덮도록, 또한 상기 소자 영역(504) 중 상기 드레인 익스텐션 영역(51Dex)을 제외한 부분을 덮도록 상기 레지스트막(53R)을 형성하며, 또한 B 및 As의 이온 주입을, 각각 10keV의 가속 전압 및 1×1013㎝-2의 도우즈량, 및 5keV의 가속 전압 및 2×1014㎝-2의 도우즈량으로 행함으로써, 상기 Si 기판(51) 내에 상기 드레인 익스텐션 영역(51Dex)에 대응하여, 상기 p형 확산 영역(51P) 및 n+형 확산 영역(51C)을, 상술한 바와 같이 상기 n+형 확산 영역(51C)이 상기 p형 확산 영역(51P)의 윗쪽에 위치하도록 형성한다. 또한 동시에 상기 소자 영역(501)에서 폴리실리콘 게이트 전극 패턴(531)의 양측에, p형 확산 영역(501P) 및 n+형 확산 영역(501LS, 501LD)을 형성한다. 이와 같이 하여 형성된 n+형 확산 영역(501LS, 501LD)은 상기 1.2V 동작 n채널 MOS 트랜지스터의 소스·드레인 익스텐션 영역을 구성한다.
다음에 도 18의 (f)의 공정에서 상기 레지스트막(53R)을 제거하며, 또한 상기 소자 영역(502)을 노출하는 한편, 다른 소자 영역을 덮도록 다른 레지스트막(53S)을 형성하고, 상기 레지스트막(53S)을 마스크로 하여 B를 0.5keV의 가속 전압 하에 1.9×1014㎝-2의 도우즈량으로, 또한 As를 80keV의 가속 전압 하에 8×1012㎝-2의 도우즈량으로 이온 주입하고, 상기 소자 영역(502) 내에 폴리실리콘 게이트 전극 패턴(532)의 양측에, n형 확산 영역(502P) 및 p+형 확산 영역(502LS, 502LD)을 형성한다. 이와 같이 하여 형성된 p+형 확산 영역(502LS, 502LD)은 상기 1.2V 동작 p채널 MOS 트랜지스터의 소스·드레인 익스텐션 영역을 구성한다.
다음에 도 19의 (g)의 공정에서 상기 레지스트막(53S)이 제거되며, 또한 상기 소자 영역(501, 502)을 덮어 소자 영역(503, 504)을 노출하는 레지스트막(53T)이 형성된다.
도 19의 (g)의 공정에서는 또한 상기 레지스트막(53T)을 마스크로 하여, 상기 소자 영역(503, 504)에서 Si 기판(51) 내에 P를 이온 주입하고, 상기 소자 영역(503)에서 게이트 전극 패턴(533)의 양측에 n형 확산 영역(503LS 및 503LD)을, 각각 3.3V 동작 n채널 MOS 트랜지스터의 LDD 영역으로서 형성한다.
동시에, 도 19의 (g)의 공정에서는 상기 소자 영역(504)에서, 상기 Si 기판(51) 내에 게이트 전극 패턴(53G)의 양측에 n형 확산 영역(51A 및 51B)이 형성된다. 상기 n형 확산 영역(51A)은 정전 방전 보호/입출력 회로(50)의 소스 영역을, 또한 상기 n형 확산 영역(51B)은 먼저 형성되어 있는 n형 확산 영역(51C)과 함께, 드레인 익스텐션 영역을 형성한다.
다음에 도 20의 (h)의 공정에서 상기 Si 기판(51) 상의 영역(501 내지 504) 의 전체에서, 각각의 게이트 전극 패턴을 덮도록 SiO2막 등의 절연막(54)을 동일하게 퇴적하며, 또한 상기 소자 영역(504)에서 도 15의 (b)에서 설명한 바와 같이, 드레인 익스텐션 영역에 대응하여 레지스트 패턴(54R)을 형성한다.
또한 도 20의 (h)의 공정에서는 상기 레지스트 패턴(54R)을 마스크로 하여 상기 절연막(54)을 기판(51)에 수직인 방향으로, 기판 표면이 노출할 때까지 드라이 에칭하고, 도 20의 (i)에 도시한 바와 같이 게이트 절연막(531 내지 533 및 53G)의 각각에 측벽 절연막을 형성함과 동시에, 드레인 익스텐션 영역을 덮는 절연막 패턴(54A)을 형성한다.
또한, 도 20의 (i)의 공정에서는 상기 소자 영역(502)을 레지스트 패턴(53U)에 의해 덮고, P의 이온 주입을 15keV의 가속 전압 하에 1.75×1015㎝-2의 도우즈량으로 행함으로써, 상기 소자 영역(501)에서 Si 기판(51) 내에 각각의 측벽 절연막의 외측에 n형 확산 영역(501S 및 501D)을, 1.2V 동작 n채널 MOS 트랜지스터의 소스 영역 및 드레인 영역으로서 형성한다. 또한 이 이온 주입 공정에서는, 동시에 상기 소자 영역(503)에서 Si 기판(51) 내에 각각의 측벽 절연막의 외측에 n형 확산 영역(503S 및 503D)이 3.3V 동작 n채널 MOS 트랜지스터의 각각 소스 영역 및 드레인 영역으로서 형성된다.
또한 이 이온 주입 공정에서는, 동시에 상술한 도 15의 (c)의 이온 주입 공정이 이루어지고, n형 확산 영역(51D, 51E 및 51E1)이 형성된다.
또한, 도 21의 (j)의 공정에서 상기 소자 영역(502)만이 노출되도록 소자 영 역(501, 503 및 504)이 레지스트막(53V)으로 덮어지고, 상기 Si 기판(51) 내에 B를 5keV의 가속 전압 하에 2×1015㎝-2의 도우즈량으로 이온 주입함으로써, 상기 소자 영역(502)에서 측벽 절연막의 외측에 p형 확산 영역(502S 및 502D)이, 각각 1.2V 동작 p채널 MOS 트랜지스터의 소스 영역 및 드레인 영역으로서 형성된다.
또한, 도 21의 (k)의 공정에서 상기 레지스트막(53V)은 제거되며, 또한 Co 등의 금속막을 퇴적한 후, 단시간 열 처리함으로써, 노출한 실리콘 표면에 상술한 실리사이드층(51F, 51G, 51H 및 51I)을 포함하는 저저항 실리사이드층 Sil이 형성된다. 도 21의 (k)의 공정에서는, 상기 절연막 패턴(54A)은 상기 드레인 익스텐션 영역에서의 실리사이드 형성을 억제하는 실리사이드 블록으로서 작용한다.
도 16의 (a) 내지 도 21의 (k)로부터 알 수 있듯이, 본 실시예에서는 정전 방전 보호/입출력 회로(50)를 형성할 때에, 동시에 반도체 집적 회로 내부의 1.2V 동작 MOS 트랜지스터 혹은 3.3V 동작 MOS 트랜지스터를 형성할 수가 있어, 그 때 도 20의 (h)의 공정에서의 실리사이드 블록 패턴(54A) 형성을 위한 레지스트 패턴(54R)의 형성 공정을 제외하면, 통상의 반도체 집적 회로 장치의 제조에 사용되는 레지스트 프로세스에 추가되는 레지스트 프로세스는 없다. 따라서, 이러한 정전 방전 보호/입출력 회로의 형성에 있어서, 반도체 집적 회로 장치의 제조 공정이 크게 증대되는 일은없다.
도 22는, 이와 같이 하여 형성된 정전 방전 보호/입출력 회로(50)에서, 도 18의 (e)의 공정에서의 B 이온 주입 시의 도우즈량을 변화시키고, 정전 방전 내성의 시뮬레이션을 행한 결과를 나타낸다.
도 22의 시뮬레이션에서는, 상기 정전 방전 보호/입출력 회로(50)에 실제의 정전 방전 시험 시와 마찬가지인 서지 전압을 인가하고, Si 기판(51)의 온도가 Si의 융점에 도달한 시점을 갖고 소자가 열 파괴하였다고 정의하여, 내압을 구하였다. 단 도 22에 도시한, 종축은 HBM(Human Body Model) 시험에서의 정전 방전 내압을, 횡축은 도 17의 파선으로 개략적으로 나타낸 드레인 접합 저면에서의 기판 농도비, 즉 상기 드레인 접합 저면에서의 B 농도의 값을 Si 기판(51) 내에 동일한 깊이의 B 농도, 즉 측벽 절연막 혹은 게이트 전극 아래에, 상기 드레인 접합 저면과 대체로 동일한 깊이의 영역에서의 B 농도의 값으로 나눈 것이다. 상기 p형 확산 영역(51P)이 형성되지 않는 경우, 상기 기판 농도비는 1로 된다. 또한 도면에서 ▲는 정전 방전 보호/입출력 회로(50)를 0.18㎛ 룰의 프로세스로 형성한 경우를, ■는 0.13㎛ 룰의 프로세스로 형성한 경우를 나타낸다.
도 22를 참조하면, 기판 농도비가 1 내지 10의 사이에서는 0.13㎛ 프로세스의 소자와 0.18㎛ 소자로 다소 내압 특성에 차가 생기고 있지만, 이것은 기판 농도비 이외의 조건이 다르기 때문이다. 0.13㎛ 프로세스의 소자에서는 기판 농도비가 8을 넘으면, 또한 0.18㎛ 프로세스의 소자에서는 기판 농도비가 5를 넘으면, 도 22에 일점쇄선으로 나타낸 바와 같이 정전 방전 내압은 급격히 향상되며, 또한 어느 프로세스의 소자라도 정전 방전 내압의 향상이, 도면에 일점쇄선으로 나타낸 대체로 동일한 라인 위를 따라서 생기는 것을 알 수 있다. 이것은 명백히, 도면에 파선으로 나타낸 pn 접합면에서의 애밸런치 항복에 의한 효과라고 생각된다.
이 일점쇄선을 외삽(外揷)하면, 기판 농도비가 1을 넘으면, 즉 p형 확산 영역(51P)이, p형 Si 기판의 농도보다 높은 불순물 농도로 형성되어 있으면, 정전 방전 내압의 향상이 얻어지는 것을 알 수 있다.
[제6 실시예]
도 23의 (a) 내지 (d)는, 도 7에 설명한 종속 접속 구조를 갖는 정전 방전 보호/입출력 회로에서, 본 발명을 적용한 예를 도시한다. 단 도면에서, 상술한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고, 그 설명은 생략한다.
도 23의 (a)를 참조하면, 본 실시예는 도 13의 (a) 내지 (d)의 실시예의 일변형예로 되어 있으며, 상기 p형 Si 기판(41) 상에는 상기 n형 확산 영역(41A)을 사이에 두고 게이트 전극 패턴(43)에 대향하는 측에, 동일한 게이트 절연막(42)을 개재하여 다른 폴리실리콘 게이트 전극 패턴(43')이 형성되어 있다. 상기 폴리실리콘 게이트 전극(43 및 43')을 마스크로 하여 P를 20keV의 K속 전압 아래, 4×1013㎝-2의 도우즈량으로 이온 주입함으로써, 상기 게이트 전극(43)의 양측에 n형 확산 영역(41A, 41B)이, 상기 게이트 전극(43')의 소스측에 n형 확산 영역(41A)'이, 소스 영역으로서 형성되어 있다.
또한 도 23의 (a)의 공정에서는, 상기 드레인 익스텐션 영역(41B)에 대응하는 부분을 노출하도록 레지스트 패턴(43R)을 형성하고, 또한 상기 레지스트 패턴(43R)을 마스크로 하여, B를 60keV의 가속 전압 하에 3.5×1013㎝-2의 도우즈량으로 이온 주입하고, 상기 n형 확산 영역(41B)의 아래에 p형 확산 영역(41P)이 형 성된다. 여기서는 생략하였지만, 도 13의 (a)과 마찬가지로 As를 10keV의 가속 전압 하에 6×1013㎝-2의 도우즈량으로, 또한 P를 10keV의 가속 전압 하에 1×1013 ㎝-2의 도우즈량으로 이온 주입함으로써, 상기 드레인 익스텐션 영역(41B)의 표면에 매우 얕은 n+형 확산 영역을 형성하여도 된다.
다음에 도 23의 (b)의 공정에서 상기 레지스트 패턴(43R)은 제거되고, 또한, SiO2막 등의 절연막(44)이 CVD법에 의해, 상기 Si 기판(41) 상에 상기 게이트 전극 패턴(43, 43')을 덮도록 동일하게 형성된다. 도 23의 (b)의 공정에서는 또한 상기 절연막(44) 상의 레지스트 패턴(44R)이 형성되고, 도 23의 (c)의 공정에서 상기 절연막(44)을 상기 레지스트 패턴(44R)을 마스크로 하여 패터닝함으로써, 상기 게이트 전극 패턴(43')의 소스측에, 측벽 절연막의 거리를 사이에 두고 소스 영역을 노출한다. 또한 상기 게이트 전극(43)의 드레인측에 측벽 절연막 및 드레인 익스텐션 영역만큼 이격하여 드레인 영역을 노출한다.
또한, 도 23의 (c)의 공정에서는, 이와 같이 노출된 소스 영역 및 드레인 영역에, 상기 도 23의 (c)의 공정에서 패터닝된 절연막 패턴(44A)을 마스크로 하여, As를 40keV의 가속 전압 하에 2×1015㎝-2의 도우즈량으로 이온 주입하고, 1000℃, 20초 간의 급속 열 처리에 의해 n+형 확산 영역(41D 및 41E)을 형성한다.
또한, 도 23의 (d)의 공정에서, 도 23의 (c)의 공정에서 상기 소스 영역(41D) 및 드레인 영역(41E)에 실리사이드막(41F 및 41G)이 형성된다. 도 23의 (d)의 공정에서는, 상기 절연막 패턴(44A)은 실리사이드 블록 패턴으로서 작용한 다.
물론, 이러한 종속 접속 구성의 정전 방전 보호/입출력 회로는, 도 13의 (a) 내지 (d)의 소자(40)뿐만 아니라, 그 밖의 소자, 예를 들면 소자(30 혹은 50)를 사용하여 구성할 수도 있다.
도 24는 도 23의 (d)의 정전 방전 보호/입출력 회로(30)의 전압 전류 특성의 예를 도시한다.
도 24를 참조하면 상기 드레인 영역(35B)에 유입되는 서지 전압이 6V를 넘은 부근에서 방전이 시작되어, 서지 전압의 상승률이 감소한다. 또한 서지 전압이 7V를 넘은 부근에서 횡형 바이폴라 트랜지스터가 도통하고, 큰 방전 전류가 소스 영역(31C)과 드레인 영역(31D) 사이를 흐른다. 이것에 의해 서지 전압의 상승률은 더욱 억제되지만, 서지 전압의 값을 더욱 증대시키면 약 15V 전후의 값으로 다시 방전 전압이 저하하기 시작하여, 소자가 파괴된 것을 알 수 있다.
이것에 대하여, 도 25의 (a)는 완전히 동일한 구성의 정전 방전 보호/입출력 회로(30)에서, 상기 실리사이드 블록 패턴(34A)을 형성하지 않은 경우의 방전 특성을 나타낸다. 이 경우에는, 상기 실리사이드 블록 패턴(34A)이 존재하지 않기 때문에, 상기 Si 기판(31)의 표면 중, 게이트 측벽 절연막(33B)의 위치까지 실리사이드층(35B)이 형성되어 있다.
도 25의 (a)로부터 알 수 있듯이, 이 경우에는 소자가 파괴할 때의 방전 전류가 크게 저감하고 있으며, 정전 방전 보호 소자로서의 능력이 저하하고 있는 것을 알 수 있다.
또한, 도 25의 (b)는 도 23의 (d)의 구성에서 상기 실리사이드 블록 패턴(34A)뿐만 아니라, p형 확산 영역(31F)을 생략한 경우를 도시한다.
도 25의 (b)로부터 알 수 있듯이, 이 경우에는 방전 전류가 거의 흐르지 않아, 소자가 파괴되어 있으며, 또한 10V 정도의 낮은 서지 전압으로 파괴가 생기고 있는 것을 알 수 있다.
[제7 실시예]
그런데, 이러한 정전 방전 보호/입출력 회로는, 먼저 도 24 및 도 25의 (a) 및 (b)에서도 설명한 바와 같이, 형성되는 실리사이드 블록 패턴의 유무나 종류에 의해, 또한 p형 확산 영역(41P)의 불순물 농도에 의해 정전 방전 내압이 변화한다.
따라서 본 실시예에서는, 도 23의 (d)에 도시한 종속 접속 구성의 정전 방전 보호/입출력 회로 장치에 대하여, 도 26의 (h)의 실리사이드 블록 패턴(44A)을 도 26의 (a) 내지 (g)에 도시한 바와 같이 변화시키고, 또한 이하의 표 1에 나타낸 바와 같이 도 23의 (a)의 B 이온 주입 공정의 때의 가속 전압(에너지량) 및 도우즈량을 변화시키고, 정전 방전 내압을 실 디바이스에 의해 평가하였다. 단, 도 26의 (a) 내지 (g)의 구조에서는, 소자 분리 구조에 의해 구획된 소자 영역 내에 게이트 전극(43 및 43')을 구비한 도 23의 (d)의 구조가, 드레인 영역(41E)에서 대칭으로 폴딩되어 형성되어 있다. 이 중, 도 26의 (a)는 26의 (h)의 실리사이드 블록 패턴(44A)을 형성하지 않고, 게이트 전극 패턴(43, 43')의 측벽 절연막의 위치까지 실리사이드층이 형성되는 경우를, 그 밖의 경우에는 실리사이드층 형성 영역의 위치 및 크기를 다양하게 변화시키고 있다. 도면에서, 바둑판 무늬로 나타낸 부분이 실리사이드 형성이 억제되는 부분이다. 물론, Si 기판(41) 중 게이트 전극(43, 43') 바로 근처의 영역은 측벽 절연막으로 덮어져 있으며, 실리사이드 형성은 이루어지지 않는다.
예를 들면, 도 26의 (b)의 예는, 드레인 영역(41E)으로부터 최초의 폴리실리콘 게이트 전극 패턴(43)까지의 사이에, 실리사이드 블록(44A)이 형성되지 않은 부분이 있는 경우를 나타내며, 도 26의 (c)의 예는, 드레인 영역(41E)으로부터 게이트 전극 패턴(43)까지의 사이가 완전하게 실리사이드 블록으로 되지만, 게이트 전극 패턴(43)과 게이트 전극 패턴(43') 사이의 영역은 실리사이드 블록으로 되지 않은 경우를 나타내며, 도 26의 (d)의 예는, 드레인 영역(41E)으로부터 게이트 전극 패턴(43)까지의 사이는 완전하게 실리사이드 블록으로 되지만, 게이트 전극 패턴(43)과 게이트 전극 패턴(43') 사이의 영역은 부분적으로 실리사이드 블록으로 되는 경우를 나타낸다. 또한 도 26의 (e)의 예는, 드레인 영역(41E)으로부터 게이트 전극 패턴(43)까지의 사이는 완전하게 실리사이드 블록으로 되며, 게이트 전극 패턴(43)과 게이트 전극 패턴(43') 사이의 영역도 완전하게 실리사이드 블록으로 되지만, 게이트 전극 패턴(43')은 실리사이드 블록으로 되지 않은 경우를 나타내며, 도 26의 (f)의 예는, 드레인 영역(41E)으로부터 게이트 전극 패턴(43)까지의 사이는 완전하게 실리사이드 블록으로 되며, 게이트 전극 패턴(43)과 게이트 전극 패턴(43') 사이의 영역도 완전하게 실리사이드 블록으로 되며, 게이트 전극 패턴(43')도 실리사이드 블록으로 되지만, 게이트 전극 패턴(43')의 소스측 영역은 실리사이드 블록으로 되지 않은 경우를 나타내며, 도 26의 (g)의 예는 게이트 전극 패턴(43')의 소스측 영역도, 소스 컨택트 영역을 제외하고 실리사이드 블록이 형성되는 경우를 나타낸다. 또한 표 1에서는, 각 B 이온 주입 조건에 대응된, 횡형 바이폴라 트랜지스터(LNPN)의 동작점 전압(Vt1)도 표시하고 있다. 동작점 전압은, 도 26에 도시한 실리사이드 블록 패턴에는 의존하지 않는다.
Figure 112003020587515-pat00001
표 1로부터 알 수 있듯이, 조건 1 내지 조건 3에서는 가속 전압은 60keV로 설정되며, 도우즈량이 2×1013㎝-2로부터 순차적으로 4.5×1013㎝-2 까지 증대되어 있다. 한편 조건 4 내지 조건 6에서는 가속 전압은 80keV로 설정되며, 도우즈량이 1×1013로부터 순차적으로 5×1013㎝-2까지 증대되어 있다.
표 2 및 표 3은, 도 26의 (a) 내지 도 26의 (g)의 각각의 구성, 및 표 1의 각 이온 주입 조건의 조합에 대하여 구한 정전 방전 보호/입출력 회로의 내압 특성을, 각각 MM(머신 모델) 시험 및 HBM(인체 모델) 시험에서의 내압값으로서 나타낸다.
Figure 112003020587515-pat00002
Figure 112003020587515-pat00003
표 2를 참조하면, 실리사이드 블록 패턴(44A)을 형성하지 않는 경우에는 MM 시험에서 20V 정도의 내압값, HBM 시험에서 400V 이하의 내압값밖에 얻어지지 않은 것을 알 수 있다. 또한 도 25의 (a)의 공정에서 B의 이온 주입을 행하지 않은 경 우에도, MM 시험에서 140V 이하, HBM 시험에서 1400V 이하의, 불만족스러운 내압값밖에 얻어지지 않는다. 또한 도 26의 (b) 내지 (g)의 실리사이드 블록 구조는 사용하였지만, B의 이온 주입량이 표 2의 조건 4에 도시한 바와 같이 적은 경우에도, 불만족스러운 내압값밖에 얻어지지 않은 것을 알 수 있다.
이것에 대하여, 도 26의 (b)의 구성의 정전 방전 보호/입출력 회로에서는, MM 시험에서는 B의 이온 주입량이 적은 조건 1의 경우를 제외하고, 원하는 300V 이상의 내압값을 확보할 수 있는 것을 알 수 있다. 한편, HBM 시험에서는, 도 26의 (b)의 구성의 정전 방전 보호/입출력 회로에서는, 이온 주입 농도가 높은 조건 3인 경우에 원하는 3000V 이상의 내압값이 얻어지는 것을 알 수 있다.
그 이외의 구성에서는, 이온 주입 조건 1 및 4를 제외하고, 모두 MM 시험에서 300V 이상, HBM 시험으로 3000V 이상의 원하는 내압값이 실현되어 있다.
이와 같이, 종속 접속 구성의 정전 방전 보호/입출력 회로에서도, 본 발명에 따르면, 드레인 익스텐션 영역 아래에 p형 확산 영역(41P)을 형성하며, 또한 상기 드레인 익스텐션 영역에 실리사이드 블록 패턴을 형성함으로써 실리사이드 형성을 억제함으로써, 원하는 정전 방전 내압 특성을 실현하는 것이 가능하게 된다.
이상, 본 발명을 바람직한 실시예에 대하여 설명하였지만, 본 발명은 상기 특정한 실시예에 한정되는 것이 아니며, 특허청구범위에 기재한 요지 내에서 다양하게 변형 및 변경이 가능하다.
(부기 1)
기판과,
상기 기판 상에 형성된 게이트 전극과,
상기 기판 내, 상기 게이트 전극의 제1 측에 형성된, 제1 도전형을 갖는 제1 확산 영역과,
상기 기판 내, 상기 게이트 전극의 제2 측에 형성된, 상기 제1 도전형을 갖는 제2 확산 영역과,
상기 기판 내, 상기 제2 확산 영역의 아래에, 상기 확산 영역에 접하여 형성된, 제2 도전형을 갖는 제3 확산 영역
을 구비하며,
상기 제3 확산 영역은, 상기 기판 내, 게이트 전극 아래의 동일한 깊이의 영역에서의 제2 도전형 불순물의 불순물 농도보다도 큰 농도로, 상기 제2 도전형 불순물을 포함하는 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 제3 확산 영역 내에서의 상기 제2 도전형 불순물의 불순물 농도는, 상기 기판 내, 게이트 전극 아래의 동일한 깊이의 영역에서의 제2 도전형 불순물의 불순물 농도보다도, 5배 이상 큰 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 게이트 전극은 0.13㎛의 게이트 길이를 갖는 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 4)
상기 제3 확산 영역에서의 상기 제2 도전형 불순물의 불순물 농도는, 상기 기판 내, 게이트 전극 아래의 동일한 깊이의 영역에서의 제2 도전형 불순물의 불순물 농도보다도, 8배 이상 큰 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 5)
상기 게이트 전극은 0.18㎛의 게이트 길이를 갖는 것을 특징으로 하는 부기 4에 기재된 반도체 장치.
(부기 6)
상기 제2 확산 영역의 표면에는, 상기 게이트 전극의 상기 제2 측의 측벽면에 형성된 측벽 절연막으로부터 이격하여, 실리사이드층이 형성되어 있는 것을 특징으로 하는 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치.
(부기 7)
상기 기판 상에는, 상기 측벽 절연막으로부터 연속하여, 상기 실리사이드층의 형성 부분까지의 사이의 영역을 덮도록, 절연막 패턴이 연장되는 것을 특징으로 하는 부기 6에 기재된 반도체 장치.
(부기 8)
상기 기판 내에는, 상기 실리사이드층의 형성 부분에 대응하여, 상기 제1 도전형의 드레인 영역이 형성되어 있는 것을 특징으로 하는 부기 7에 기재된 반도체 장치.
(부기 9)
상기 기판 상에는 상기 게이트 전극의 상기 제2 측에, 상기 측벽 절연막으로 부터 이격하여 절연막 패턴이 형성되며, 상기 기판 표면에는 상기 절연막 패턴의 상기 제2 측에 선단부에 대응하여 제1 실리사이드 영역이, 또한 상기 측벽 절연막과 상기 절연막 패턴 사이에 제2 실리사이드 영역이 형성되며, 상기 기판 내에는, 상기 제1 실리사이드 영역의 아래에 상기 제1 도전형의 드레인 영역이, 상기 제2 실리사이드 영역의 아래에는 상기 제1 도전형의 다른 확산 영역이 형성되어 있는 것을 특징으로 하는 부기 6에 기재된 반도체 장치.
(부기 10)
상기 게이트 전극 상에는 실리사이드층이 형성되어 있는 것을 특징으로 하는 부기 1 내지 9 중 어느 하나에 기재된 반도체 장치.
(부기 11)
기판과,
상기 기판 상에 형성된 제1 게이트 전극과,
상기 기판 내, 상기 제1 게이트 전극의 제1 측에 형성된, 제1 도전형을 갖는 제1 확산 영역과,
상기 기판 내, 상기 제1 게이트 전극의 제2 측에 형성된, 상기 제1 도전형을 갖는 제2 확산 영역과,
상기 기판 내, 상기 제2 확산 영역의 아래에 상기 확산 영역에 접하여 형성된, 제2 도전형을 갖는 제3 확산 영역과,
상기 기판 상, 상기 제1 게이트 전극의 상기 제1 측에 상기 제1 확산 영역을 사이에 두고 형성된 제2 게이트 전극과,
상기 기판 내, 상기 제2 게이트 전극의 상기 제1 측에 형성된, 상기 제1 도전형을 갖는 제4 확산 영역
을 구비하며,
상기 제3 확산 영역은, 상기 기판 내, 제1 게이트 전극 아래의 동일한 깊이의 영역에서의 제2 도전형 불순물의 불순물 농도보다도 큰 농도로, 상기 제2 도전형 불순물을 포함하는 것을 특징으로 하는 반도체 장치.
(부기 12)
상기 기판 표면에는, 상기 제1 게이트 전극의 상기 제2 측에, 상기 게이트 절연막의 상기 제2 측의 측벽면을 덮는 측벽 절연막에 연속하여 절연막이 연장되고, 상기 기판 내, 상기 절연막의 선단부에 대응하여 상기 제1 도전형의 드레인 영역이 형성되며, 상기 기판 표면에는 상기 드레인 영역에 대응하여 실리사이드층이 형성되는 것을 특징으로 하는 부기 11에 기재된 반도체 장치.
(부기 13)
기판 내에, 게이트 전극 패턴을 마스크로 한 이온 주입 공정에 의해, 제1 도전형의 제1 불순물 원소를 도입하고, 상기 게이트 전극 패턴의 제1 및 제2 측에, 상기 제1 도전형의 제1 확산 영역 및 제2 확산 영역을 형성하는 공정과,
상기 기판 내에, 상기 게이트 전극 및 상기 게이트 전극의 양 측벽면에 형성된 측벽 절연막을 마스크로 하여, 상기 제1 도전형의 제2 불순물 원소 및 제2 도전형의 제3 불순물 원소를 도입하고, 상기 제1 및 제2 확산 영역의 아래쪽에, 상기 제2 도전형의 제3 및 제4 확산 영역을 각각 형성하는 공정과,
상기 제3 및 제4 확산 영역의 상측에 상기 제1 도전형의 제5 및 제6 확산 영역을 각각 형성하는 공정과,
상기 제1 및 제2 확산 영역 표면에 실리사이드층을 형성하는 공정
을 포함하는 것을 특징으로 하는 반도체 장치.
(부기 14)
기판 내에, 게이트 전극 패턴을 마스크로 한 이온 주입 공정에 의해, 제1 도전형의 제1 불순물 원소를 도입하고, 상기 게이트 전극 패턴의 제1 및 제2 측에, 상기 제1 도전형의 제1 및 제2 확산 영역을 형성하는 공정과,
상기 기판 내에, 상기 게이트 전극 및 상기 게이트 전극의 양 측벽면에 형성된 측벽 절연막을 마스크로 하여, 상기 제1 도전형의 제2 불순물 원소 및 제2 도전형의 제3 불순물 원소를 도입하고, 상기 제1 및 제2 확산 영역의 아래쪽에, 상기 제2 도전형의 제3 및 제4 확산 영역을 각각 형성하는 공정과,
상기 기판 상, 상기 게이트 전극의 상기 제2 측에, 상기 기판 표면을 따라서 상기 제2 측으로 연장되는 절연막 패턴을 형성하는 공정과,
상기 절연막 패턴을 마스크로 하여, 상기 기판 표면의 상기 절연막 패턴 선단부에, 실리사이드층을 형성하는 공정
을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 15)
기판 내에, 게이트 전극 패턴을 마스크로 한 이온 주입 공정에 의해, 제1 도전형의 제1 불순물 원소를 도입하고, 상기 게이트 전극 패턴의 제1 및 제2 측에, 상기 제1 도전형의 제1 및 제2 확산 영역을 형성하는 공정과,
상기 기판 내에 상기 제2 확산 영역이 형성된 영역에 대응하여, 단 상기 제2 확산 영역보다도 깊은 위치에 제2 도전형의 불순물 원소를 도입하고, 제2 도전형의 제3 확산 영역을 형성하는 공정과,
상기 기판 내, 상기 제2 확산 영역이 형성된 영역에 대응하여, 단 상기 제2 확산 영역보다도 얕은 위치에 제1 도전형의 불순물 원소를 도입하고, 제1 도전형의 제4 확산 영역을 형성하는 공정과,
상기 기판 상, 상기 게이트 전극의 상기 제2 측에, 상기 기판 표면을 따라서 상기 제2 측으로 연장되는 절연막 패턴을 형성하는 공정과,
상기 절연막 패턴을 마스크로 하여, 상기 기판 표면의 상기 절연막 패턴 선단부에 실리사이드층을 형성하는 공정
을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 16)
상기 절연막 패턴을 형성하는 공정의 후, 상기 실리사이드층을 형성하는 공정보다 전에, 상기 기판 내에 제1 도전형의 불순물 원소를 도입하고, 상기 절연막 패턴 선단부에, 드레인 영역이 되는 제1 도전형의 확산 영역을 형성하는 것을 특징으로 하는 부기 14 또는 15에 기재된 반도체 장치의 제조 방법.
(부기 17)
기판과,
상기 기판 상에 형성된 게이트 전극과, 상기 기판 내, 상기 게이트 전극의 제1 측에 형성된, 제1 도전형을 갖는 제1 확산 영역과, 상기 기판 내, 상기 게이트 전극의 제2 측에 형성된 상기 제1 도전형을 갖는 제2 확산 영역과, 상기 기판 내, 상기 제2 확산 영역의 아래에, 상기 확산 영역에 접하여 형성된, 제2 도전형을 갖는 제3 확산 영역을 구비하며, 상기 제3 확산 영역은, 상기 기판 내, 게이트 전극 아래의 동일한 깊이의 영역에서의 제2 도전형 불순물의 불순물 농도보다도 큰 농도로, 상기 제2 도전형 불순물을 포함하는 것을 특징으로 하는 반도체 장치와,
상기 기판 상에 상기 제2 확산 영역에 접속하여 형성된 전극 패드를 구비하고,
상기 게이트 전극 패턴과 상기 제1 확산 영역은 전원 라인에 접속되어 있는 것을 특징으로 하는 정전 방전 보호 장치.
본 발명에 따르면, 서지 전압이 유입되는 드레인 영역 혹은 드레인 익스텐션 영역의 아래에 역도전형의 확산 영역을 형성함으로써, 드레인 영역 아래에 면적이 넓은 급격한 pn 접합이 형성되며, 서지 전압의 유입에 수반하여, 용이하게 애밸런치 항복이 생겨, 보다 저압으로 효율적으로 기생 바이폴라 트랜지스터가 도통한다. 상기 pn 접합은, 기생 바이폴라 트랜지스터 도통에 수반하는 대전류가 통과하는 접합부로부터 이격되어 있다. 그 결과, 발열의 집중이 완화되고, 큰 방전 능력을 갖는 정전 방전 보호 장치가 얻어진다. 또한 본 발명에 따르면, 종속 접속 구성의, 큰 방전 능력을 갖는 정전 방전 보호 장치를 실현할 수 있다. 본 발명의 반도체 장치는, 반도체 집적 회로를 구성하는 다른 저전압 동작 MOS 트랜지스터와 동시에 형성하는 것이 가능하다. 또한 본 발명에 따르면, 종속 접속 구성의, 큰 방전 능력을 갖는 정전 방전 보호 장치를 실현할 수 있다. 본 발명의 반도체 장치는, 반도체 집적 회로를 구성하는 다른 저전압 동작 MOS 트랜지스터와 동시에 형성하는 것이 가능하다.

Claims (8)

  1. 기판과,
    상기 기판 상에 형성된 게이트 전극과,
    상기 기판 내, 상기 게이트 전극의 제1 측에 형성된, 제1 도전형을 갖고 소스 영역으로 되는 제1 확산 영역과,
    상기 기판 내, 상기 게이트 전극의 제2 측에 형성된, 상기 제1 도전형을 갖고 드레인 영역으로 되는 제2 확산 영역과,
    상기 기판 내, 상기 제2 확산 영역의 아래에, 상기 제2 확산 영역에 접하여 형성된, 제2 도전형을 갖는 제3 확산 영역
    을 포함하며,
    상기 제3 확산 영역은, 상기 기판 내, 게이트 전극 아래의, 상기 제3 확산 영역과 동일한 깊이의 영역에서의 제2 도전형 불순물의 불순물 농도보다도 큰 농도로, 상기 제2 도전형 불순물을 포함하고,
    상기 제2 확산 영역의 표면에는, 상기 게이트 전극의 상기 제2 측의 측벽면에 형성된 측벽 절연막으로부터 이격하여, 실리사이드층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 기판 상에는, 상기 측벽 절연막으로부터 연속하여, 상기 실리사이드층의 형성 부분까지의 사이의 영역을 덮도록, 절연막 패턴이 연장되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 기판 내에는, 상기 실리사이드층의 형성 부분에 대응하여, 상기 제1 도전형의 드레인 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 기판과,
    상기 기판 상에 형성된 제1 게이트 전극과,
    상기 기판 내, 상기 제1 게이트 전극의 제1 측에 형성된, 제1 도전형을 갖는 제1 확산 영역과,
    상기 기판 내, 상기 제1 게이트 전극의 제2 측에 형성된, 상기 제1 도전형을 갖는 제2 확산 영역과,
    상기 기판 내, 상기 제2 확산 영역의 아래에, 상기 제2 확산 영역에 접하여 형성된, 제2 도전형을 갖는 제3 확산 영역과,
    상기 기판 상, 상기 제1 게이트 전극의 상기 제1 측에, 상기 제1 확산 영역을 사이에 두고 형성된 제2 게이트 전극과,
    상기 기판 내, 상기 제2 게이트 전극의 상기 제1 측에 형성된, 상기 제1 도전형을 갖는 제4 확산 영역
    을 포함하고,
    상기 제2 확산 영역은 드레인 영역을 형성하고, 상기 제4 확산 영역은 소스 영역을 형성하며,
    상기 제3 확산 영역은, 상기 기판 내, 제1 게이트 전극 아래의, 상기 제3 확산 영역과 동일한 깊이의 영역에서의 제2 도전형 불순물의 불순물 농도보다도 큰 농도로, 상기 제2 도전형 불순물을 포함하고,
    상기 제2 확산 영역의 표면에는, 상기 제1 게이트 전극의 상기 제2 측의 측벽면에 형성된 측벽 절연막으로부터 이격하여, 실리사이드층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 기판 표면에는, 상기 제1 게이트 전극의 상기 제2 측에, 상기 제1 게이트 전극의 상기 제2 측의 측벽면을 덮는 측벽 절연막에 연속하여 절연막이 연장되고, 상기 기판 내, 상기 절연막의 선단부에 대응하여 상기 제1 도전형의 드레인 영역이 형성되며, 상기 기판 표면에는, 상기 드레인 영역에 대응하여 실리사이드층이 형성되는 것을 특징으로 하는 반도체 장치.
  7. 삭제
  8. 기판과,
    상기 기판 상에 형성된 게이트 전극과, 상기 기판 내, 상기 게이트 전극의 제1 측에 형성된, 제1 도전형을 갖고 소스 영역으로 되는 제1 확산 영역과, 상기 기판 내, 상기 게이트 전극의 제2 측에 형성된, 상기 제1 도전형을 갖고 드레인 영역으로 되는 제2 확산 영역과, 상기 기판 내, 상기 제2 확산 영역의 아래에, 상기 제2 확산 영역에 접하여 형성된, 제2 도전형을 갖는 제3 확산 영역을 구비하며, 상기 제3 확산 영역은, 상기 기판 내, 게이트 전극 아래의, 상기 제3 확산 영역과 동일한 깊이의 영역에서의 제2 도전형 불순물의 불순물 농도보다도 큰 농도로, 상기 제2 도전형 불순물을 포함하고, 상기 제2 확산 영역의 표면에는, 상기 게이트 전극의 상기 제2 측의 측벽면에 형성된 측벽 절연막으로부터 이격하여, 실리사이드층이 형성되어 있는 반도체 장치와,
    상기 기판 상에, 상기 제2 확산 영역에 접속하여 형성된 전극 패드
    를 포함하고,
    상기 게이트 전극 패턴과 상기 제1 확산 영역은 전원 라인에 접속되어 있는 것을 특징으로 하는 정전 방전(ESD) 보호 장치.
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