TWI836908B - 積體電路裝置及其形成方法 - Google Patents

積體電路裝置及其形成方法 Download PDF

Info

Publication number
TWI836908B
TWI836908B TW112105908A TW112105908A TWI836908B TW I836908 B TWI836908 B TW I836908B TW 112105908 A TW112105908 A TW 112105908A TW 112105908 A TW112105908 A TW 112105908A TW I836908 B TWI836908 B TW I836908B
Authority
TW
Taiwan
Prior art keywords
strip
region
type
active region
semiconductor substrate
Prior art date
Application number
TW112105908A
Other languages
English (en)
Other versions
TW202406090A (zh
Inventor
黃筱晴
許勝福
徐浩樺
陳品辰
黃麟淯
鐘于彰
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/872,471 external-priority patent/US12132042B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202406090A publication Critical patent/TW202406090A/zh
Application granted granted Critical
Publication of TWI836908B publication Critical patent/TWI836908B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H01L27/0277—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the local electrical biasing of the layer acting as base of said parasitic bipolar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

電阻平衡條帶極大地提高了閘極接地N型通道金屬氧化物半導體（ggNMOS）裝置承受及防護人體靜電模式（HBM）靜電放電（ESD）事件的能力。電阻平衡條帶是在基底中在主動區與環繞主動區的塊狀環之間形成的高電阻區，主動區包括ggNMOS裝置的金屬氧化物半導體場效電晶體（MOSFET）。Vss軌經由塊狀環耦合至位於MOSFET之下的基底。位於MOSFET之下的基底為寄生電晶體提供基極區，寄生電晶體導通以使ggNMOS裝置進行操作。所述條帶抑制基極區與塊狀環之間的低電阻路徑並防止ggNMOS裝置的大部分在ggNMOS裝置的其餘部分保持導通時被斷開。所述條帶可被劃分成插入關鍵位置處的段。

Description

積體電路裝置及其形成方法
本揭露實施例是有關於積體電路裝置及其形成方法。
靜電放電(electrostatic discharge，ESD)保護裝置用於保護積體電路。利用雙極-互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)-雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor，DMOS)(Bipolar-CMOS-DMOS，BCD)技術進行ESD保護尤其困難。BCD技術會結合多種製程技術，以在單個積體晶片上提供多種功能。該些技術包括用於實施類比功能的雙極技術、用於數位功能的互補金屬氧化物半導體(CMOS)技術、以及用於功率及高電壓裝置的雙擴散金屬氧化物半導體(DMOS)技術。所得的積體晶片具有高電壓區及低電壓區二者。結合不斷縮小的關鍵尺寸，該些組合使得電性安全工作區(electrically safe operating area，e-SOA)縮小。
本揭露實施例的一種積體電路裝置，所述積體電路裝置包括半導體基底、閘極接地N型通道金屬氧化物半導體靜電放電裝置、所述半導體基底的重度P型摻雜區以及條帶。所述半導體基底包括由隔離結構環繞的主動區。所述閘極接地N型通道金屬氧化物半導體靜電放電裝置形成於所述半導體基底的P型阱之上且包括設置於所述主動區內的多個金屬氧化物半導體場效電晶體指狀物。所述重度P型摻雜區環繞所述主動區且為所述閘極接地N型通道金屬氧化物半導體靜電放電裝置提供塊狀環。所述條帶位於所述半導體基底中，其中所述條帶是所述半導體基底的具有較所述P型阱輕的P型摻雜或具有N型摻雜的區，且所述條帶位於所述主動區外且位於所述塊狀環下方或位於所述塊狀環內。
本揭露實施例的一種積體電路裝置，所述積體電路裝置包括由隔離結構環繞的主動區的半導體基底、形成於所述半導體基底的P型阱之上的閘極接地N型通道金屬氧化物半導體靜電放電裝置、位於所述主動區外的所述閘極接地N型通道金屬氧化物半導體靜電放電裝置的基底接觸件以及在所述半導體基底中位於所述基底接觸件與所述主動區之間的電阻平衡條帶。所述閘極接地N型通道金屬氧化物半導體靜電放電裝置包括設置於所述主動區內的第一指狀物及第二指狀物。所述積體電路裝置更包括由所述P型阱提供的第一基極區，所述第一基極區位於所述第一指狀物下方；以及由所述P型阱提供的第二基極區，所述第二基極區位於所述第二指狀物下方。所述基底接觸件與所述第一基極區之 間具有第一電阻，所述基底接觸件與所述第二基極區之間具有第二電阻，所述第一電阻大於所述第二電阻；且所述電阻平衡條帶與所述P型阱的摻雜不同，藉此降低所述第一電阻對所述第二電阻的比率。
本揭露實施例的一種形成積體電路裝置的方法，所述方法包括提供包括N型掩埋層及位於所述N型掩埋層之上的P型阱的半導體基底；在所述N型掩埋層上方形成隔離結構，其中所述隔離結構環繞所述半導體基底的主動區；藉由對所述半導體基底的位於所述隔離結構外及所述P型阱上方的區進行重度P型摻雜來形成塊狀環；在位於所述半導體基底中的所述P型阱之上形成閘極接地N型通道金屬氧化物半導體靜電放電裝置，其中所述閘極接地N型通道金屬氧化物半導體靜電放電裝置包括位於所述主動區內的多個指狀物；以及在所述半導體基底中在所述主動區外形成條帶，其中所述條帶位於所述塊狀環下方或位於所述塊狀環內，所述條帶向下延伸至所述N型掩埋層，且所述條帶是所述半導體基底的具有較所述P型阱輕的P型摻雜或者具有N型摻雜的區。
101A、101B、101C、101D、101E:ESD保護裝置
103:塊狀環
105:淺溝渠隔離(STI)區
107:源極區
109:指狀物
111:閘電極
112:閘極介電質
113:側壁間隔件
114、4101:光阻保護氧化物(RPO)層
115:汲極區
117、119、121、123:接觸插塞
125:Vss軌
131:半導體基底
133:N型掩埋層
135A、135B、135C、135D、135E:條帶
137:第一路徑
139:第一寄生NPN電晶體
140:基極區
140A:第一基極區
140B:第二基極區
141:P型阱
143:第二路徑
145:第二寄生NPN電晶體
147:主動區
161:外周邊
163:內周邊
300、400、500、700、900、1000、1100、1200、1500、1600、1700、1800、1900、2000、2100、2200、2400、2500、2600、2700、2800、2900、3000、3100:佈局
301、401、501、701、901、1001、1101:段
405、505、705、905:開口
907、2201:環路
1005、1105:狹槽
1103:隅角區
1300、1400、2300:積體晶片(IC)
1301:Vdd軌
1303:區
1305:接觸墊
1307:裝置
1309:核心區
3200、3300、3400、3500、3600、3700、3800、3900、4000、4100、4200、4300、4400:剖視圖
3201:上部部分
3301:溝渠
3303、3503、3701、3903、4003、4201、4403:罩幕
3501、4001:P型摻雜劑
3601:閘極堆疊
3603:電極層
3605:閘極介電層
3901、4401:N型摻雜劑
4500、4600:製程
4501、4503、4505、4507、4509、4511、4513、4515、4601、4603:動作
D1、D2、D3、D4:距離
H1:高度
L1、L2:長度
P1:間距
W1、W2、W3、W4、W5、W6:寬度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特 徵的尺寸。
圖1示出根據本揭露一些實施例的ESD保護裝置的橫截面側視圖。
圖2示出根據本揭露一些其他實施例的ESD保護裝置的橫截面側視圖。
圖3至圖5示出根據本揭露各種實施例的ESD保護裝置的平面圖。
圖6A及圖6B示出根據本揭露兩個實施例的ESD保護裝置的橫截面側視圖，其可對應於圖5所示的平面圖。
圖7示出根據本揭露一些實施例的ESD保護裝置的平面圖。
圖8示出根據實施例的ESD保護裝置的橫截面側視圖，其可對應於圖7所示的平面圖。
圖9至圖12示出根據本揭露各種實施例的ESD保護裝置的平面圖。
圖13至圖14示出根據本揭露一些實施例的具有ESD保護裝置的積體晶片(integrated chip，IC)。
圖15至圖22示出根據本揭露各種實施例的可用於圖14所示的積體晶片中的ESD保護裝置的平面圖。
圖23示出根據本揭露一些實施例的具有ESD保護裝置的積體晶片。
圖24至圖31示出根據本揭露各種實施例的可用於圖23中所示的積體晶片中的ESD保護裝置的平面圖。
圖32至圖42是舉例示出用於形成根據本揭露的ESD裝置的本揭露的方法的一系列剖視圖。
圖43至圖44示出在一些實施例中所利用的圖32至圖42所示的方法的變型。
圖45至圖46提供示出用於形成根據本揭露的ESD裝置的本揭露的方法的流程圖。
本揭露提供用於實施本揭露的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他 定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
閘極接地N型通道金屬氧化物半導體(grounded-gate N-channel metal-oxide-semiconductor，ggNMOS)ESD保護裝置具有觸發電壓低、功耗低以及與雙極CMOS-DMOS(BCD)技術完全相容等優點。ggNMOS ESD保護裝置(ggNMOS裝置)可位於輸入/輸出(Input/Output，I/O)墊與由所述裝置保護的核心電路之間。ggNMOS裝置包括位於主動區內的N型通道金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)。I/O墊耦合至MOSFET的汲極區。MOSFET的閘極區、源極區及基極區全部耦合至Vss軌等。基極區是P型阱的一部分。P型阱經由位於主動區外的基底接觸件耦合至Vss軌。基底接觸件可為環繞主動區的塊狀環。
在MOSFET的源極區、汲極區與基極區之間形成寄生NPN電晶體。當對I/O墊施加電性脈波時，在汲極區處會發生碰撞電離(impact ionization)及雪崩崩潰(avalanche breakdown)且電流會自汲極區流動至基極區。當基極區電壓充分上升時，基極區至源極區的電流會使寄生電晶體導通。當寄生電晶體導通時，存在自汲極區至源極區的高放電電流。
根據ggNMOS裝置的期望載流容量(current carrying capacity)來確定主動區。為了在維持通道寬度的同時利用主動區，MOSFET可被設置為多個指狀物，所述多個指狀物各自在整 個主動區上延伸。MOSFET的基極區包括位於這些指狀物中的每一者之下的位置。基極區與塊狀環之間的電阻隨著距塊狀環的距離而變化。對於塊狀環附近的電阻低的位置而言，已經發現流至塊狀環的電流可導致電壓下降至使此區中的寄生電晶體斷開的程度。同時，在遠離塊狀環的位置處，寄生電晶體可保持導通。寄生電晶體在一些位置處關斷會在寄生電晶體保持導通的位置處引起更高的電流負載。已發現，此種效應可如此之大以至於理論上足夠面積的ggNMOS裝置會在普通ESD事件(例如以人體靜電模式(Human Body Model，HBM)為代表的事件)下發生故障。
本揭露提供了對此問題的解決方案，即在基底中在主動區與塊狀環之間的關鍵位置處插入電阻平衡條帶。電阻平衡條帶會增大塊狀環與基極區之間的電阻，進而減小基極區位置之中的電阻變化的影響。ggNMOS裝置承受及防護HBM ESD事件的能力藉此得到極大的提高。
在一些實施例中，所述條帶位於MOSFET源極及汲極區的深度下方。在一些實施例中，所述條帶在基底中位於環繞主動區的隔離結構正下方。在一些實施例中，所述條帶位於塊狀環正下方。在一些實施例中，所述條帶延伸穿過P型阱。在一些實施例中，所述條帶向下延伸至N型掩埋層等。在一些實施例中，所述條帶相較於距塊狀環而言距主動區更近。在一些實施例中，所述條帶相較於距主動區而言距塊狀環更近。在特定的實施方式中，該些位置中的一者可提供最佳的電阻平衡。
在一些實施例中，所述條帶是基底的具有較周圍的P型阱輕的P型摻雜的P型摻雜區。在一些實施例中，此些條帶藉由在摻雜提供基極區的P型阱的同時對條帶區進行遮罩而形成。在一些實施例中，條帶是基底的N型摻雜區。該些N型摻雜區可與位於核心區內的電路系統的N型阱一起形成。
在一些實施例中，所述條帶可完全地環繞主動區。經由所述條帶的電阻可支配塊狀環與各種基極區位置之間的其他電阻，進而使得依賴於距塊狀環的距離的變化可忽略不計。然而，若所述條帶完全地環繞主動區，則基極區可浮置。因此，在一些實施例中，在所述條帶中存在開口，藉此P型阱在塊狀環與繞過所述條帶的基極區之間提供連通路徑。
在一些實施例中，主動區是矩形的，且所述條帶包括位於在隅角處具有開口的所述矩形的四個側中的每一者上的段。基極區與塊狀環之間的直接路徑經由所述隅角而形成。基極區可經由該些路徑被偏置至Vss軌電壓。在一些實施例中，段具有與主動區的對應側相同的長度。在一些實施例中，藉由使段較主動區的對應側短來增大直流電流的面積。直流電流的面積可藉由將段定位成更靠近塊狀環而增大，且可藉由將段定位成更靠近主動區而減小。
在一些實施例中，所述條帶被開有狹槽。在一些實施例中，所述狹槽沿著沿主動區的一側延伸的條帶的段是週期性的。所述狹槽將所述段劃分成較短的段。在一些實施例中，所述狹槽 具有使得該些較小的段的長度小於或等於所述條帶的寬度的週期數(frequency)。所述狹槽調節基極區與塊狀環之間的電流。
在一些實施例中，主動區是矩形的且所述條帶僅設置於矩形的兩側上。在一些實施例中，所述兩側是兩個較長的側。僅位於該兩側上的條帶段便可足以平衡電阻。將所述條帶限制於該些位置會維持主動區與塊狀環之間的電流。在一些實施例中，位於所述兩側上的條帶段各自具有與主動區的長度相等的長度。在一些實施例中，每一側上的段跨越較主動區的長度小的長度。在一些實施例中，段被開有狹槽。在一些實施例中，狹槽週期性地設置。在一些實施例中，狹槽的週期數使得該些較小的段的長度小於或等於所述條帶的寬度。使條帶具有展現出該些特徵中的一或多種特徵的組合的段可為給定應用提供最有效的電阻平衡。
在一些實施例中，根據本揭露的一個ggNMOS裝置被提供給沿晶片的一側排列的多個接觸墊中的每一者。ggNMOS裝置可在其各自的接觸墊與核心區之間排列成一列。在一些實施例中，主動區的寬度可能會受到接觸墊的間距的影響。在一些實施例中，主動區的寬度(接觸件至接觸墊的方向)小於其長度(接觸墊至核心區的方向)。在該些實施例中的一些實施例中，所述條帶在其較長側上具有段，但在其較短側上不存在段。在該些實施例中的一些實施例中，段平行於MOSFET指狀物伸展。
在一些實施例中，接觸墊間隔不緊密，但核心區大。在一些實施例中，主動區的長度可能會受到核心區的大小的影響。 在一些實施例中，主動區的寬度(接觸件至接觸墊的方向)大於其長度(接觸墊至核心區的方向)。在該些實施例中的一些實施例中，所述條帶在其較長側上具有段，但在其較短側上不存在段。在該些實施例中的一些實施例中，所述段垂直於MOSFET指狀物伸展。
圖1示出根據本揭露一些態樣的ESD保護裝置101A。ESD保護裝置101A包括形成於P型阱141之上的MOSFET指狀物109，P型阱141位於半導體基底131中的N型掩埋層133上方。MOSFET指狀物109位於由淺溝渠隔離(shallow trench isolation，STI)區105環繞的主動區147內。ESD保護裝置101A更包括藉由半導體基底131的重度P型摻雜區而形成的塊狀環103。塊狀環103環繞主動區147，鄰接STI區105，且藉由STI區105而與主動區147分隔開。塊狀環103位於P型阱141及N型掩埋層133正上方。
MOSFET指狀物109包括位於半導體基底131之上且藉由閘極介電質112而與P型阱141分隔開的閘電極111。源極區107及汲極區115由半導體基底131的隔著側壁間隔件113在指狀物109的相對側上對準的重度N型摻雜區提供。可設置光阻保護氧化物(resist protective oxide RPO)層114，以部分地覆蓋汲極區115。汲極區115經由接觸插塞117耦合至I/O墊(未示出)。塊狀環103、源極區107及閘電極111分別經由接觸插塞123、接觸插塞121及接觸插塞119耦合至Vss軌125。
P型阱141的位於指狀物109正下方的部分為寄生電晶體提供基極區140。基極區140包括第一基極區140A及第二基極區140B。在距塊狀環103第一距離的指狀物109之下形成第一寄生NPN電晶體139。第一寄生NPN電晶體139包括源極區107、第一基極區140A及汲極區115。在遠離塊狀環103的指狀物109之下形成第二寄生NPN電晶體145。第二寄生NPN電晶體145包括另一源極區107、第二基極區140B及汲極區115。
第一基極區140A經由第一路徑137而與塊狀環103連通。第二基極區140B經由第二路徑143而與塊狀環103連通。第一路徑137及第二路徑143經過條帶135A或圍繞條帶135A。第一路徑137及第二路徑143除了經過條帶135A之外亦經過P型阱141。條帶135A具有較P型阱141高得多的電阻。
第一基極區140A與塊狀環103之間的電阻是R1。第二基極區140B與塊狀環103之間的電阻是R2。儘管第二基極區140B距塊狀環103遠得多，然而R2僅稍微大於R1。一個可能的原因在於，第一路徑137及第二路徑143經過條帶135A且沿每一路徑的電阻由經由條帶135A的電阻支配。另一可能的原因在於，第一路徑137及第二路徑143二者圍繞條帶135A經過瓶頸(bottleneck)且經由瓶頸的電阻支配沿第一路徑137及第二路徑143的其他電阻。又一可能的原因在於，第一路徑137及第二路徑143二者圍繞條帶135A，且圍繞條帶135A所需的距離遠大於第一路徑137或第二路徑143與塊狀環103之間的直接距離。實際上，原因可 能是前述原因的組合。
無論佔支配地位的特定機制如何，條帶135A對於降低R2與R1之間的比率均是有效的。在一些實施例中，R2與R1之間的比率為4或大於4。在一些實施例中，R2與R1之間的比率為10或大於10。在一些實施例中，條帶135A將R2對R1的比率降低了2倍或大於2倍。在一些實施例中，條帶135A將R2對R1的比率降低了4倍或大於4倍。在一些實施例中，條帶135A將R2對R1的比率降低了10倍或大於10倍。
P型阱141是半導體基底131的具有P型摻雜的區。在一些實施例中，P型阱141被摻雜成介於約1015/立方公分至約1019/立方公分的範圍內的濃度。條帶135A是半導體基底131的經P型摻雜的但濃度較低的區。在一些實施例中，條帶135A被摻雜成介於約1012/立方公分至約1015/立方公分的範圍內的濃度。在一些實施例中，條帶135A的電阻率較P型阱141的電阻率大100倍或大於100倍。在一些實施例中，條帶135A的電阻率較P型阱141的電阻率大1000倍或大於1000倍。在一些實施例中，條帶135A中的P型摻雜劑濃度是P型阱141中的P型摻雜劑濃度的十分之一或小於十分之一。在一些實施例中，條帶135A中的P型摻雜劑濃度是P型阱141中的P型摻雜劑濃度的百分之一或小於百分之一。在一些實施例中，條帶135A中的P型摻雜劑濃度是P型阱141中的P型摻雜劑濃度的千分之一或小於千分之一。P型摻雜劑的實例包括硼(B)、鋁(Al)、鎵(Ga)、銦(In)、其組合及類似 材料。
在一些實施例中，條帶135A延伸穿過P型阱141的深度。在一些實施例中，條帶135A向下延伸至N型掩埋層133。在一些實施例中，條帶135A向上延伸至與STI區105鄰接。在一些實施例中，條帶135A的頂部位於源極區107的底部下方。在一些實施例中，條帶135A具有介於約0.5微米至約100微米的範圍內的高度H1。在一些實施例中，高度H1介於約1.5微米至約10微米的範圍內。若條帶足夠深，則條帶135A不需要延伸穿過P型阱141，且可容許條帶135A之下的傳導。在一些實施例中，條帶135A具有介於約0.1微米至約50微米的範圍內的寬度W1。在一些實施例中，寬度W1介於約0.5微米至約5微米的範圍內。較小的寬度適合於欲允許經由條帶135A進行一定傳導的情形。
圖2示出根據本揭露一些其他態樣的ESD保護裝置101B。ESD保護裝置101B相似於ESD保護裝置101A，除了ESD保護裝置101B具有條帶135B。條帶135B是半導體基底131的N型摻雜區。在一些實施例中，條帶135B具有濃度介於約1012/立方公分至約1015/立方公分的範圍內的N型摻雜。在一些實施例中，條帶135B具有濃度介於約1015/立方公分至約1019/立方公分的範圍內的N型摻雜。N型摻雜劑的實例包括磷(P)、砷(As)、銻(Sb)、其組合及類似材料。
圖3示出根據一些實施例的ESD保護的佈局300。在實例性佈局300中，條帶段301完全地環繞主動區147。條帶段301 可對應於圖1所示的條帶135A。儘管佈局300對於電阻平衡而言是有效的，然而塊狀環103與基極區140之間的連通可被完全地阻斷且使基極區140浮置。
圖4示出根據一些其他實施例的佈局400。在佈局400中，所述條帶由各自與主動區147的一側鄰近的四個段401提供。所述條帶可為圖1所示的條帶135A或圖2所示的條帶135B。段401在主動區147的隅角處分離，以在所述條帶中形成開口405。在一些實施例中，位於主動區147上方及下方的段401的長度近似等於主動區147的寬度W2。在一些實施例中，位於主動區147左側及右側的段401的長度近似等於主動區147的長度L2。在一些實施例中，寬度W2介於約2微米至約300微米的範圍內。在一些實施例中，寬度W2介於約5微米至約160微米的範圍內。在一些實施例中，長度L2介於約5微米至約400微米的範圍內。在一些實施例中，長度L2介於約10微米至約200微米的範圍內。在一些實施例中，主動區147為近似正方形的。
圖5示出根據一些其他實施例的佈局500。佈局500相似於佈局400，除了在佈局500中，條帶具有相較於距主動區147而言距塊狀環103更近的段501。在一些實施例中，段501的一些部分位於塊狀環103正下方。在一些實施例中，段501與塊狀環103鄰接。佈局500具有較圖4所示的佈局400的開口405大的開口505。
圖6A示出具有可由段501構成的條帶135C的ESD保護 裝置101C。條帶135C及段501與主動區147間隔開距離D1。在一些實施例中，距離D1是主動區147與塊狀環103之間的距離D2的一半或大於一半。在一些實施例中，距離D1介於約0.1微米至約10微米的範圍內。在一些實施例中，距離D1介於約0.2微米至約5微米的範圍內。在一些實施例中，距離D2介於約0.1微米至約20微米的範圍內。在一些實施例中，距離D2介於約0.5微米至約10微米的範圍內。
圖6B示出根據一些其他實施例的具有條帶135D的ESD保護裝置101D。條帶135D亦可使用佈局500。在一些實施例中，條帶135D位於塊狀環103正下方且自塊狀環103的內周邊163延伸至塊狀環103的外周邊161，以在一些區中將塊狀環103與其之下的P型阱141完全分隔開。然而，塊狀環103與P型阱141之間的連通仍可出現於開口505的區中(參見圖5)。
圖7示出根據一些其他實施例的佈局700。佈局700相似於佈局400，除了在佈局700中，所述條帶具有相較於距塊狀環103而言距主動區147更遠的段701。佈局700不同於圖5所示的佈局500之處在於，段701不延伸超過STI區105。在一些實施例中，段701與塊狀環103間隔開。佈局700在隅角處具有較圖4所示的佈局400的開口405小的開口705。
圖8示出具有可由段701構成的條帶135E的ESD保護裝置101E。條帶135E及段701與主動區147間隔開距離D3。在一些實施例中，距離D3是主動區147與塊狀環103之間的距離 D2的一半或大於一半。在一些實施例中，距離D3介於約0.1微米至約10微米的範圍內。在一些實施例中，距離D3介於約0.2微米至約5微米的範圍內。朝主動區147或遠離主動區147移動條帶提供調節基極區140(參見圖1)與塊狀環103之間的電流的手段以在維持總電流的同時達成平衡。
圖9至圖11提供佈局900至佈局1100，其提供示出用於達成電阻平衡的其他概念的附加實施例。圖9示出包括位於主動區147的四個側上的四個段901的佈局900。所述四個段901可構成圖1所示的條帶135A或圖2所示的條帶135B。段901短於主動區147的對應側，使得段901的端部在較主動區147的相應的端部短距離D4的位置處終止。在一些實施例中，距離D4介於約0.2微米至約100微米的範圍內。在一些實施例中，距離D4介於約0.5微米至約30微米的範圍內。段901短於主動區147的相應側使得條帶135A或135B的隅角處的開口905較大。相同的原理可應用於條帶135C及條帶135D。
圖9示出圍繞主動區147的環路907。由段901構成的條帶沿環路907的長度的大部分設置。在一些實施例中，所述條帶沿環路907的長度的90%或大於90%設置。該些陳述適用於本揭露的其中條帶不完全環繞主動區147的所有佈局。
圖10示出佈局1000。佈局1000相似於圖4所示的佈局400，但具有在段401中形成的寬度為W3的狹槽1005，進而將段401斷成更小的段1001。狹槽1005的間距及間距可發生變化，以 調節基極區140(參見圖1)與塊狀環103之間的電阻。在一些實施例中，狹槽1005的寬度W3介於約0.01微米至約20微米的範圍內。在一些實施例中，寬度W3介於約0.5微米至約5微米的範圍內。在一些實施例中，間距P1介於約0.5微米至約200微米的範圍內。在一些實施例中，間距P1介於約1微米至約100微米的範圍內。
圖11示出佈局1100。佈局1100相似於佈局1000，除了佈局1100具有將所述條帶劃分成短段1101的狹槽1105。段1101具有小於或等於其寬度W1的長度L1。在一些實施例中，長度L1介於約0.01微米至約10微米的範圍內。在一些實施例中，長度L1介於約0.1微米至約5微米的範圍內。狹槽1105具有寬度W6。在一些實施例中，寬度W6介於約0.01微米至約10微米的範圍內。在一些實施例中，寬度W6介於約0.03微米至約3微米的範圍內。在一些實施例中，寬度W6介於約0.1微米至約1微米的範圍內。在佈局1100中，隅角區1103可保持敞開以更佳地調節主動區147內的體電壓(bulk voltage)。
應理解，圖10及圖11所示的佈局1000及佈局1100的特徵可與圖5、圖7及圖9的佈局500、佈局700及佈局900中的任一者的特徵組合起來以提供附加實施例。此外，在該些佈局中示出的段可像圖1所示的條帶135A一樣進行輕度P型摻雜，像圖2所示的條帶135B一樣進行N型摻雜，不進行摻雜，或者可進行其組合。
圖12示出佈局1200，佈局1200相似於圖4所示的佈局400，除了在佈局1200中，指狀物109在整個主動區147上均勻地間隔開。參照圖2，此使汲極區115的寬度W4等於源極區107的寬度W5。如佈局1200所示，在一些實施例中，寬度W4小於寬度W5的兩倍且可等於寬度W5。如圖2所示，在一些實施例中，寬度W4是寬度W5的至少兩倍。在一些實施例中，寬度W4是寬度W5的三倍或大於三倍。根據任何前述實例的電阻平衡對於任何該些指狀物間距而言可為有效的。
圖2示出具有四個指狀物109的主動區147。圖12示出具有六個指狀物109的主動區147。該些僅為實例。更一般而言，指狀物109的數目可為自1至100。在一些實施例中，存在多個指狀物109。在一些實施例中，指狀物109的數目為自4至40。在一些實施例中，指狀物109的數目是八或大於八。無論指狀物109的數目及厚度如何，條帶135A至條帶135E對於電阻平衡而言可為有效的。
在一些實施例中，汲極區115的寬度W4介於約0.1微米至約20微米的範圍內。在一些實施例中，寬度W4介於約0.2微米至約6微米的範圍內。在一些實施例中，源極區107的寬度W5介於約0.1微米至約20微米的範圍內。在一些實施例中，寬度W5介於約0.2微米至約6微米的範圍內。
前面的實例已示出為正方形的主動區147。然而，主動區147可為矩形的或其他形狀的。前面的實例已示出在主動區147 的每一側上相同的佈局。然而，不同的佈局可用於不同側上。此外，如下面給出的實例所示，可自一些側完全消除段。如下面給出的實例所示，條帶135A至條帶135D可具有選擇性地設置於主動區的所述四個側中的兩側上的段。
圖13示出根據本揭露一些態樣的積體晶片(IC)1300。積體晶片1300在其周邊附近具有接觸墊1305。根據本揭露的ESD保護裝置101A或其他ESD保護裝置定位於接觸墊1305與核心區1309之間。由ESD保護裝置101A保護的電路位於核心區1309中。Vss軌125在圍繞核心區1309的環路中在ESD保護裝置101A上方通過，並與ESD保護裝置101A形成連接。
除了ESD保護裝置101A之外，另一組裝置1307亦可定位於接觸墊1305與核心區1309之間。在一些實施例中，附加裝置1307包括P型金屬氧化物半導體(P type metal oxide semiconductor，PMOS)裝置。在一些實施例中，附加裝置1307包括ESD保護裝置101A的PMOS對應體(PMOS counterpart)。Vdd軌1301可在圍繞核心區1309的環路中在附加裝置1307上方通過且形成與附加裝置1307的連接。
在區1303中形成將接觸墊1305連接至ESD保護裝置101A、附加裝置1307及核心區1309的配線。該些配線位於第一金屬化層(未示出)中。Vss軌125及Vdd軌1301位於第二金屬化層中。在一些實施例中，第二金屬化層位於第一金屬化層上方。在一些實施例中，第一金屬化層是M3金屬化層。在一些實施例 中，指狀物109在自相應的接觸墊1305朝核心區1309的方向上延伸且垂直於Vss軌125。該些配置有利於進行配線連接。
ESD保護裝置101A的主動區147(參見圖1)可為矩形的且具有四個側。在積體晶片1300中，第一側面向對應的接觸墊1305。第二側面向核心區1309。第三側及第四側平行於指狀物109伸展。條帶135A(參見圖1)可在主動區的所有四個側上具有段。
圖14示出根據本揭露一些其他態樣的積體晶片(IC)1400。積體晶片1400具有相較於積體晶片1300的接觸墊而言間隔更近的接觸墊1305。為了維持面積，位於積體晶片1400中的ESD保護裝置101A的主動區147具有大於其寬度W2的長度L2。在一些實施例中，長度L2較寬度W2大至少50%。在一些實施例中，長度L2是寬度W2的至少兩倍。在一些實施例中，長度L2是寬度W2的至少三倍。
圖15至圖22示出佈局1500至佈局2200，佈局1500至佈局2200是積體晶片1400中所使用的ESD保護裝置101A或其他ESD保護裝置的佈局的非限制性實例。在所有該些實例中，條帶僅在主動區147的兩側上選擇性地具有段。該些段位於主動區147的較長側上且平行於指狀物109伸展。
圖15示出佈局1500。佈局1500相同於圖9所示的佈局900之處在於，佈局1500包括與指狀物109及主動區147近似同樣長的段901。然而，佈局1500僅使用段901中的兩者。圖16示出佈局1600，佈局1600相似於佈局1500，除了在佈局1600中 指狀物109是均勻間隔開的。
圖17示出佈局1700。佈局1700相同於圖5所示的佈局500之處在於，佈局1700包括在塊狀環103之下延伸且相較於距主動區147而言距塊狀環103更近的兩個段501。圖18示出佈局1800。佈局1800相同於圖7所示的佈局700之處在於，佈局1800包括相較於距塊狀環103而言距主動區147更近的兩個段701。
圖19示出佈局1900。佈局1900相同於圖10所示的佈局1000之處在於，所述佈局包括被狹槽1005劃分成更小的段1001的段401。圖20示出佈局2000。佈局2000相同於圖11所示的佈局1100之處在於，佈局2000具有擁有將條帶劃分成段1101的諸多狹槽1105的條帶，段1101的長度L1小於或等於其寬度W1。
圖21示出佈局2100。佈局2100相同於圖9所示的佈局900之處在於，佈局2100包括在較與主動區147的端部對齊之處短距離D4的位置處終止的段901。圖22示出佈局2200。佈局2200將佈局1900的特徵與佈局2100的特徵相結合，使得佈局2200包括藉由狹槽1005而分隔開的段1001且最末端的段1001與主動區147的邊緣相距距離D4。應理解，其他佈局的特徵可同樣進行組合，且段可為輕度P型摻雜區或N型摻雜區。在佈局2200中以及潛在地在任何該些其他組合中，段1001及/或其他段共同佔據圍繞主動區147的環路2201的長度的大部分。
圖23示出根據本揭露一些其他態樣的積體晶片(IC)2300。積體晶片2300具有較圖13所示的積體晶片1300大的核心 區1309。為了容納較大的核心區1309，位於積體晶片2300中的ESD保護裝置101A或其他ESD保護裝置的主動區147具有大於其長度L2的寬度W2。在一些實施例中，寬度W2較長度L2大至少50%。在一些實施例中，寬度W2是長度L2的至少兩倍。在一些實施例中，寬度W2是長度L2的至少三倍。
圖24至圖31示出佈局2400至佈局3100，佈局2400至佈局3100是可用於積體晶片2300中的位於ESD保護裝置101A中的條帶的佈局的非限制性實例。在所有該些實例中，所述條帶僅在主動區147的兩側上具有段。所述段位於主動區147的較長側上且垂直於指狀物109伸展。
圖24示出佈局2400。佈局2400相同於圖9所示的佈局900之處在於，佈局2400包括與主動區147近似同樣寬的段901。然而，佈局2400僅使用段901中的兩者。圖25示出佈局2500，佈局2500相似於佈局2400，除了在佈局2500中，指狀物109是均勻間隔開的。
圖26示出佈局2600。佈局2600相同於圖5所示的佈局500之處在於，佈局1700包括在塊狀環103之下延伸且相較於距主動區147而言距塊狀環103更近的兩個段501。圖27示出佈局2700。佈局2700相同於圖7所示的佈局700之處在於，佈局2700包括相較於距塊狀環103而言距主動區147更近的兩個段701。
圖28示出佈局2800。佈局2800相同於圖10所示的佈局1000之處在於，所述佈局包括被狹槽1005劃分成更小的段1001 的段401。圖29示出佈局2900。佈局2900相同於圖11所示的佈局1100之處在於，佈局2900具有擁有將條帶劃分成段1101的諸多狹槽1105的條帶，段1101的長度L1小於或等於其寬度W1。
圖30示出佈局3000。佈局3000相同於圖9所示的佈局900之處在於，所述佈局包括在較與主動區147的端部對齊之處短距離D4的位置處終止的段901。圖31示出佈局3100。佈局3100將佈局2800的特徵與佈局3000的特徵組合起來。佈局2200包括藉由狹槽1005而分隔開的段1001且最末端的段1001與主動區147的邊緣相距距離D4。應理解，其他佈局的特徵可同樣進行組合，且段可為輕度P型摻雜區或N型摻雜區。
僅在主動區147的兩側上具有段可在塊狀環與一些基極區140(參見圖1)之間留下低電阻路徑。此可使ESD保護裝置101A的一些區斷開，而其他區保持現用(active)。然而，ESD保護裝置101A的藉由低電阻路徑而斷開的區相較於保持現用的區而言可較小。因此，保持現用的區不會經受過度的電流負載且電阻平衡是充分的。
圖32至圖42是舉例示出形成具有本揭露的ESD保護裝置的積體晶片的根據本揭露的方法的剖視圖。儘管參照方法的各種實施例闡述了圖32至圖42，然而應理解，圖32至圖42所示的結構不限於所述方法，而是可獨立於所述方法。圖32至圖42被闡述為一系列動作。在其他實施例中，該些動作的次序可變更。儘管圖32至圖42示出且闡述了一組特定的動作，然而在其他實 施例中可省略一些動作。此外，其他實施例中可包括未示出及/或闡述的動作。儘管圖32至圖42所示的方法示出ESD保護裝置101A的形成，然而所述方法可用於形成本揭露的其他ESD保護裝置。
如圖32的剖視圖3200所示，所述方法可首先提供半導體基底131。半導體基底131可為塊狀半導體、絕緣體上矽(silicon-on-insulator，SOI)型結構或任何另一類型的半導體主體。所述半導體可為矽或另一半導體材料，例如SiGe及/或其他III族、IV族及/或V族元素、其組合或類似材料。在一些實施例中，半導體基底131設置有N型掩埋層133。半導體基底131亦包括上部部分3201。在一些實施例中，上部部分3201具有濃度介於約1012/立方公分至約1015/立方公分的範圍內的P型摻雜。在一些實施例中，在上部部分3201進行磊晶生長之後形成N型掩埋層133。
如圖33的剖視圖3300所示，所述方法可繼續進行形成罩幕3303，隨後蝕刻罩幕3303以形成溝渠3301。所述方法中使用的罩幕3303及類似的罩幕可藉由微影而形成。所述蝕刻可為濕式蝕刻或電漿蝕刻。在進行蝕刻之後，剝除罩幕3303。
如圖34的剖視圖3400所示，可沉積介電質以填充溝渠3301且形成STI區105。在進行沉積之後，可利用例如化學機械研磨(chemical mechanical polishing，CMP)等平坦化製程來移除過量的介電質。作為另外一種選擇，可藉由氧化來形成隔離結構。 在一些實施例中，STI區105是二氧化矽或類似材料，然而亦可使用另一介電質。
如圖35的剖視圖3500所示，可在植入P型摻雜劑3501以形成P型阱141之後形成罩幕3503。相同的植入可用於同一積體電路中的其他裝置，包括核心區1309中的裝置(參見圖13)。罩幕3503使上部部分3201的區未經摻雜或僅具有輕P型摻雜以形成條帶135A。在進行摻雜之後，可剝除罩幕3503。
如圖36的剖視圖3600所示，可形成閘極堆疊3601。閘極堆疊3601包括閘極介電層3605及電極層3603。閘極介電層3605可為或包含氧化矽、高介電常數(high κ)介電質、類似材料、某種(一些)其他合適的介電質或前述材料的任何組合。電極層3603可為或包含經摻雜的多晶矽、金屬、類似材料、某種其他合適的導電材料或前述材料的組合。在一些實施例中，電極層3603是經摻雜的多晶矽。在一些實施例中，電極層3603包含金屬且閘極介電層3605是高介電常數介電質。在一些實施例中，閘極介電層3605藉由氧化而形成。在一些實施例中，閘極介電層3605藉由沉積而形成。沉積製程可為原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、類似製程或前述製程的組合。電極層3603可進行沉積或生長。可能合適的製程的實例包括ALD、CVD、PVD、電鍍及無電鍍覆。閘極堆疊3601亦可為虛設閘極堆疊且所示方法被修改成包括閘極替換製程。
如圖37的剖視圖3700所示，罩幕3701可形成且用於自閘極堆疊3601界定指狀物109的蝕刻中。所述蝕刻可為電漿蝕刻或類似製程。如圖38的剖視圖3800所示，然後可在指狀物109的側面上形成側壁間隔件113。形成側壁間隔件113可包括沉積間隔件材料且然後實行僅留下形成側壁間隔件113的材料的非等向性蝕刻。間隔件材料可為或包括氮化矽(SiN)、氮氧化矽(SiON)、碳氮化矽(SiCN)、類似材料或任何另一合適的介電質。側壁間隔件113可包含幾層不同的材料。
如圖39的剖視圖3900所示，可形成罩幕3903，隨後植入N型摻雜劑3901以形成源極區107及汲極區115。源極區107及汲極區115與指狀物109自對準。所述植入提供重摻雜。重摻雜是摻雜成至少約1020/立方公分的濃度。如圖40的剖視圖4000所示，可形成罩幕4003，隨後植入P型摻雜劑4001以形成塊狀環103。在一些實施例中，塊狀環103被摻雜成至少1020/立方公分的濃度。
如圖41的剖視圖4100所示，所述製程繼續進行沉積RPO層4101。沉積製程可為ALD、CVD、PVD、類似製程或前述製程的組合。RPO可為氧化物，例如二氧化矽(SiO2)或類似氧化物。作為另外一種選擇，RPO層可為氮化矽(SiN)、氮氧化矽(SiON)、其組合或類似材料。如圖42的剖視圖4200所示，然後形成罩幕4201，隨後對罩幕4201進行蝕刻以界定RPO層114。所述製程可繼續進行在塊狀環103、源極區107、汲極區115及閘電極111的 被暴露出的區上形成矽化物，隨後形成金屬內連線以形成具有圖1所示的ESD保護裝置101A的積體晶片。
圖43及圖44提供剖視圖43及剖視圖44，其示出前述製程的變型。如圖43的剖視圖4300所示，P型摻雜劑3501的植入在沒有罩幕3503(參見圖35)的情況下進行。如圖44的剖視圖4400所示，形成罩幕4403。植入N型摻雜劑4401以在P型阱141中形成條帶135B，同時罩幕4403覆蓋P型阱141的其他區。以上示出的進一步處理形成具有圖2所示的ESD保護裝置101B的積體晶片。
圖45展示出可用於形成根據本揭露的具有ESD保護裝置的積體晶片的製程4500的流程圖。儘管圖45所示的製程4500在本文中被示出及闡述為一系列動作或事件，然而應理解，此些動作或事件的所示次序不應被解釋為限制性的。舉例而言，一些動作可以不同的次序發生及/或與除了本文中所示出及/或闡述的動作或事件之外的其他動作或事件同時發生。此外，並非所有示出的動作是實施本文中的說明的一或多個態樣或實施例所必需的，且本文中所繪示的一或多個動作可在一或多個單獨的動作及/或階段中施行。
製程4500可開始進行動作4501，動作4501提供半導體基底。圖32所示的剖視圖3200提供了實例。如此實例所示，基底可包括N型掩埋層及經輕度P型摻雜的上部層。
所述製程繼續進行動作4503，動作4503形成隔離結構。 圖33及圖34所示的剖視圖3300及剖視圖3400提供了實例。如此實例所示，隔離結構可為STI結構。作為另外一種選擇，隔離結構可為場氧化物(field oxide)或某種其他類型的隔離結構。隔離結構界定主動區。
所述製程繼續進行動作4505，動作4505形成罩幕且對所述罩幕進行摻雜以形成P型阱。在被所述罩幕覆蓋的區中形成電阻平衡條帶。圖35所示的剖視圖3500提供了實例。視需要，此摻雜發生在形成隔離結構的動作4503之前。
所述製程繼續進行動作4507，動作4507形成指狀物。指狀物是細長的閘極。動作4507可包括形成閘極堆疊，對閘極堆疊進行圖案化以形成閘極，以及形成閘極的側壁間隔件。圖36至圖38所示的剖視圖3600至剖視圖3800提供了實例。形成指狀物亦可包括形成高介電常數金屬閘極的替換閘極製程。
所述製程繼續進行動作4509，動作4509進行摻雜以形成源極及汲極區。圖39及圖40所示的剖視圖3900及剖視圖4000提供了實例。所述摻雜可包括形成罩幕及植入離子。
所述製程繼續進行動作4511，動作4511形成RPO層。此可包括沉積RPO材料、形成罩幕及進行蝕刻。圖41及圖42所示的剖視圖4100及剖視圖4200提供了實例。作為另外一種選擇，基底的一些部分可被罩幕覆蓋，同時藉由氧化或類似製程形成RPO層。所述製程可繼續進行動作4513以及動作4515，動作4513在未被RPO層等覆蓋的區中形成矽化物，動作4515進行後段製 程(back-end-of-line，BEOL)處理以形成金屬內連線。
圖46提供製程4600的流程圖，製程4600是圖45所示的製程4500的變型。製程4600的不同之處在於其利用動作4601，在動作4601中，摻雜P型阱，而不對所述條帶的期望位置進行遮罩。圖43所示的剖視圖4300提供了實例。相反，製程4600利用動作4603來形成所述條帶。動作4603對所述條帶進行N型摻雜，同時對P型阱的其他區進行遮罩。圖44所示的剖視圖4400提供了實例。
本揭露的一些態樣是有關於一種積體電路裝置，所述積體電路裝置具有半導體基底、P型阱、由隔離結構環繞的主動區、閘極接地N型通道金屬氧化物半導體(ggNMOS)靜電放電裝置及條帶。ggNMOS裝置位於P型阱之上且包括設置於主動區內的多個MOSFET指狀物。半導體基底的位於主動區外且環繞主動區的重度P型摻雜區為ggNMOS靜電放電裝置提供塊狀環。所述條帶是半導體基底的具有較P型阱輕的P型摻雜或者具有N型摻雜的區。所述條帶位於塊狀環下方或塊狀環內。在一些實施例中，積體電路(integrated circuit，IC)裝置包括在半導體基底中位於P型阱下方且位於塊狀環及主動區二者正下方的N型掩埋層。所述條帶向下延伸至N型掩埋層。在一些實施例中，所述條帶位於隔離結構正下方。在一些實施例中，所述條帶相較於距主動區而言距塊狀環更近。在一些實施例中，所述條帶包括長度較主動區的對應側短的段。在一些實施例中，所述條帶被開有狹槽。在一些 實施例中，所述主動區是矩形的，且所述條帶選擇性地設置於主動區的四個側中的兩個側上。在一些實施例中，MOSFET指狀物平行於條帶伸展。在一些實施例中，MOSFET指狀物垂直於條帶伸展。在一些實施例中，所述條帶在所述四個側中的每一者上包括段。在一些實施例中，對應於所述四個側的段彼此分離。
本揭露的一些態樣是有關於一種包括半導體基底的積體電路裝置，所述半導體基底包括由隔離結構環繞的主動區。ggNMOS靜電放電裝置形成於半導體基底的P型阱之上。ggNMOS裝置包括設置於主動區內的第一指狀物及第二指狀物。ggNMOS靜電放電裝置的基底接觸件位於主動區外。電阻平衡條帶在半導體基底中形成於基底接觸件與主動區之間。由P型阱提供的第一基極區位於第一指狀物正下方。由P型阱提供的第二基極區位於第二指狀物正下方。基底接觸件與第一基極區之間具有第一電阻。基底接觸件與第二基極區之間具有第二電阻。第一電阻大於第二電阻。電阻平衡條帶與P型阱的摻雜不同，藉此降低第一電阻對第二電阻的比率。在一些實施例中，體電路裝置更包括接觸墊及含有由ggNMOS靜電放電裝置保護的電路的核心區。ggNMOS靜電放電裝置設置於接觸墊與核心區之間。在一些實施例中，電阻平衡條帶設置於接觸墊與ggNMOS靜電放電裝置之間。在一些實施例中，主動區具有面向接觸墊的第一側、面向核心區的第二側，且電阻平衡條帶沿著第三側。在一些實施例中，電阻平衡條帶沿圍繞主動區的環路的長度的大部分進行定位。在一些實施例 中，電阻平衡條帶不完全環繞主動區。
本揭露的一些態樣是有關於一種方法，所述方法包括：提供具有N型掩埋層及位於N型掩埋層之上的P型阱的半導體基底；在N型掩埋層上方形成隔離結構，其中隔離結構環繞半導體基底的主動區；藉由對半導體基底的位於隔離結構外及P型阱正上方的區進行重度P型摻雜來形成塊狀環；直接在位於半導體基底中的P型阱之上形成ggNMOS靜電放電裝置，其中ggNMOS靜電放電裝置包括位於主動區內的多個指狀物；在半導體基底中在主動區外形成條帶。所述條帶是半導體基底的具有較P型阱輕的P型摻雜或者具有N型摻雜的區。所述條帶位於塊狀環下方或塊狀環內。所述條帶向下延伸至N型掩埋層。在一些實施例中，形成所述條帶包括在進行摻雜以形成P型阱的同時對條帶的位置進行遮罩。在一些實施例中，形成所述條帶包括植入N型摻雜劑。在一些實施例中，所述條帶位於隔離結構正下方。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
101A: ESD保護裝置 103: 塊狀環 105: 淺溝渠隔離（STI）區 107: 源極區 109: 指狀物 111: 閘電極 112: 閘極介電質 113: 側壁間隔件 114: 光阻保護氧化物（RPO）層 115: 汲極區 117、119、121、123: 接觸插塞 125: Vss軌 131: 半導體基底 133: N型掩埋層 135A: 條帶 137: 第一路徑 139: 第一寄生NPN電晶體 140: 基極區 140A: 第一基極區 140B: 第二基極區 141: P型阱 143: 第二路徑 145: 第二寄生NPN電晶體 147: 主動區 H 1: 高度 W 1: 寬度

Claims (10)

  1. 一種積體電路裝置，包括：半導體基底，包括由隔離結構環繞的主動區；閘極接地N型通道金屬氧化物半導體靜電放電裝置，形成於所述半導體基底的P型阱之上且包括設置於所述主動區內的多個金屬氧化物半導體場效電晶體指狀物；所述半導體基底的重度P型摻雜區，環繞所述主動區且為所述閘極接地N型通道金屬氧化物半導體靜電放電裝置提供塊狀環；以及條帶，位於所述半導體基底中，其中所述條帶是所述半導體基底的具有較所述P型阱輕的P型摻雜或具有N型摻雜的區，且所述條帶位於所述主動區外且位於所述塊狀環下方或位於所述塊狀環內。
  2. 如請求項1所述的積體電路裝置，其中所述條帶位於所述隔離結構正下方。
  3. 如請求項1所述的積體電路裝置，其中所述條帶相較於其距所述主動區而言距所述塊狀環更近。
  4. 如請求項1所述的積體電路裝置，其中所述條帶被開有狹槽。
  5. 一種積體電路裝置，包括：半導體基底，包括由隔離結構環繞的主動區；閘極接地N型通道金屬氧化物半導體靜電放電裝置，形成於 所述半導體基底的P型阱之上且包括設置於所述主動區內的第一指狀物及第二指狀物；所述閘極接地N型通道金屬氧化物半導體靜電放電裝置的基底接觸件，位於所述主動區外；電阻平衡條帶，在所述半導體基底中位於所述基底接觸件與所述主動區之間；由所述P型阱提供的第一基極區，位於所述第一指狀物下方；以及由所述P型阱提供的第二基極區，位於所述第二指狀物下方，其中所述基底接觸件與所述第一基極區之間具有第一電阻，所述基底接觸件與所述第二基極區之間具有第二電阻，所述第一電阻大於所述第二電阻；且所述電阻平衡條帶與所述P型阱的摻雜不同，藉此降低所述第一電阻對所述第二電阻的比率。
  6. 如請求項5所述的積體電路裝置，其中所述電阻平衡條帶沿圍繞所述主動區的環路的長度的大部分進行定位。
  7. 如請求項6所述的積體電路裝置，其中所述電阻平衡條帶不完全環繞所述主動區。
  8. 一種形成積體電路裝置的方法，包括：提供包括N型掩埋層及位於所述N型掩埋層之上的P型阱的半導體基底；在所述N型掩埋層上方形成隔離結構，其中所述隔離結構環繞所述半導體基底的主動區； 藉由對所述半導體基底的位於所述隔離結構外及所述P型阱上方的區進行重度P型摻雜來形成塊狀環；在位於所述半導體基底中的所述P型阱之上形成閘極接地N型通道金屬氧化物半導體靜電放電裝置，其中所述閘極接地N型通道金屬氧化物半導體靜電放電裝置包括位於所述主動區內的多個指狀物；以及在所述半導體基底中在所述主動區外形成條帶，其中所述條帶位於所述塊狀環下方或位於所述塊狀環內，所述條帶向下延伸至所述N型掩埋層，且所述條帶是所述半導體基底的具有較所述P型阱輕的P型摻雜或者具有N型摻雜的區。
  9. 如請求項8所述的方法，其中形成所述條帶包括在進行摻雜以形成所述P型阱的同時對所述條帶的位置進行遮罩。
  10. 如請求項8所述的方法，其中形成所述條帶包括植入N型摻雜劑。
TW112105908A 2022-07-25 2023-02-18 積體電路裝置及其形成方法 TWI836908B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/872,471 2022-07-25
US17/872,471 US12132042B2 (en) 2022-07-25 Strap technology to improve ESD HBM performance

Publications (2)

Publication Number Publication Date
TW202406090A TW202406090A (zh) 2024-02-01
TWI836908B true TWI836908B (zh) 2024-03-21

Family

ID=89577121

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112105908A TWI836908B (zh) 2022-07-25 2023-02-18 積體電路裝置及其形成方法

Country Status (2)

Country Link
CN (1) CN220400593U (zh)
TW (1) TWI836908B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040164354A1 (en) * 2001-06-14 2004-08-26 Sarnoff Corporation Minimum-dimension, fully- silicided MOS driver and ESD protection design for optimized inter-finger coupling
TW200509363A (en) * 2003-08-27 2005-03-01 Samsung Electronics Co Ltd Integrated circuit device having input/output electrostatic discharge protection cell equipped with electrostatic discharge protection element and power clamp
TW200522280A (en) * 2003-12-22 2005-07-01 Vanguard Int Semiconduct Corp High-voltage device structure having high endurance capability of ESD
TW201327778A (zh) * 2011-12-28 2013-07-01 United Microelectronics Corp 半導體元件結構
US20140167169A1 (en) * 2012-12-18 2014-06-19 Macronix International Co., Ltd. Esd protection circuit
TW201807801A (zh) * 2016-08-31 2018-03-01 健行學校財團法人健行科技大學 具基座外接電阻之靜電防護金氧半場效電晶體及其製造方法
US20180301445A1 (en) * 2017-04-12 2018-10-18 Hong Kong Applied Science and Technology Research Institute Company, Limited Embedded PMOS-Trigger Silicon Controlled Rectifier (SCR) with Suppression Rings for Electro-Static-Discharge (ESD) Protection

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040164354A1 (en) * 2001-06-14 2004-08-26 Sarnoff Corporation Minimum-dimension, fully- silicided MOS driver and ESD protection design for optimized inter-finger coupling
TW200509363A (en) * 2003-08-27 2005-03-01 Samsung Electronics Co Ltd Integrated circuit device having input/output electrostatic discharge protection cell equipped with electrostatic discharge protection element and power clamp
TW200522280A (en) * 2003-12-22 2005-07-01 Vanguard Int Semiconduct Corp High-voltage device structure having high endurance capability of ESD
TW201327778A (zh) * 2011-12-28 2013-07-01 United Microelectronics Corp 半導體元件結構
US20140167169A1 (en) * 2012-12-18 2014-06-19 Macronix International Co., Ltd. Esd protection circuit
TW201807801A (zh) * 2016-08-31 2018-03-01 健行學校財團法人健行科技大學 具基座外接電阻之靜電防護金氧半場效電晶體及其製造方法
US20180301445A1 (en) * 2017-04-12 2018-10-18 Hong Kong Applied Science and Technology Research Institute Company, Limited Embedded PMOS-Trigger Silicon Controlled Rectifier (SCR) with Suppression Rings for Electro-Static-Discharge (ESD) Protection

Also Published As

Publication number Publication date
US20240030215A1 (en) 2024-01-25
CN220400593U (zh) 2024-01-26
TW202406090A (zh) 2024-02-01

Similar Documents

Publication Publication Date Title
US10879387B2 (en) Drain centered LDMOS transistor with integrated dummy patterns
US6753574B2 (en) Semiconductor device and method for fabricating the same
EP1946371B1 (en) Electrically programmable fuse
EP1543546B1 (en) Process for fabricating an isolated field effect transistor in an epi-less substrate
US7804132B2 (en) Semiconductor device
US6897536B2 (en) ESD protection circuit
US5420061A (en) Method for improving latchup immunity in a dual-polysilicon gate process
US7453135B2 (en) Semiconductor device and method of manufacturing the same
US8921173B2 (en) Deep silicon via as a drain sinker in integrated vertical DMOS transistor
EP1708274B1 (en) Lateral bipolar transistor with additional ESD implant
US9508605B2 (en) Dummy gate for a high voltage transistor device
JP4145364B2 (ja) Ｄｍｏｓ構造及びその製造方法
KR20020076738A (ko) 소이형 반도체 장치 및 그 형성 방법
US20200006550A1 (en) Protection of drain extended transistor field oxide
US5683918A (en) Method of making semiconductor-on-insulator device with closed-gate electrode
KR101051684B1 (ko) 정전기 방전 보호소자 및 그 제조방법
KR19990036490A (ko) 반도체 장치 및 그 제조방법
TWI836908B (zh) 積體電路裝置及其形成方法
US11942541B2 (en) Semiconductor device and method for forming the same
KR102435160B1 (ko) 반도체 디바이스 및 그 제조 방법
US12132042B2 (en) Strap technology to improve ESD HBM performance
US11688804B2 (en) Semiconductor device with ring-shaped doped region and manufacturing method thereof
EP0791965A2 (en) Vertical four terminal transistor
KR100646561B1 (ko) 씨모스형 반도체 장치 및 그 형성 방법