KR20020076738A - 소이형 반도체 장치 및 그 형성 방법 - Google Patents

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Abstract

소이형 반도체 장치 및 그 형성 방법이 개시된다. 본 발명 장치는, 하부 실리콘층, 매몰 산화층, 소이층으로 이루어지는 소이형 기판에 형성된다. 소자 분리막과 매몰 산화층에 의해 격리되면서 소이층으로 이루어진 바디에 적어도 하나의 모스형 전계 트랜지스터(MOSFET) 형성을 위한 소오스/드레인 영역이 형성되어 이루어지는 소자 영역과 소자 분리막에 의해 소자 영역과 분리되며 불순물로 도핑된 소이층으로 이루어진 바디로 이루어지는 접지 영역을 구비한다. 접지 영역과 소자 영역 사이의 소자 분리막이 형성된 영역의 일부인 연결부에서 소자 분리막 저면이 매몰 산화층과 이격되어 소자 영역의 바디와 접지 영역의 바디가 소이층을 통해 전기적으로 연결되고, 소이층 하부에는 실리콘 게르마늄층이 구비되어 연결부에서 소자 영역의 바디와 접지 영역의 바디를 연결하는 소이층에 실리콘 게르마늄층의 적어도 일부가 존재하게 된다. 실리콘층과 함께 실리콘 게르마늄층도 단결정층으로 형성되는 것이 바람직하다. 실리콘 게르마늄층에는 게르마늄 함량이 10 내지 40% 정도로 존재하는 것이 바람직하다.

Description

소이형 반도체 장치 및 그 형성 방법 {SOI TYPE SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 소이형 반도체 기판을 이용한 반도체 장치 및 그 형성 방법에 관한 것으로서, 보다 상세하게는 소이형 기판에 형성되는 각 소자가 완전히 절연됨에 따라 발생하는 바디 플로팅 현상(FBE:floating body effect)을 억제할 수 있는 반도체 장치 및 그 형성 방법에 관한 것이다.
반도체 장치를 형성하기 위해 실리콘 웨이퍼 표층에 많은 소자를 형성하고 배선을 통해 이들을 전기적으로 연결시키게 된다. 따라서, 좁은 영역에 형성되는 각 소자가 전기적으로 주변 소자에 의해 영향을 받지 않도록 분리할 필요가 있다. 이를 위해 반도체 장치에서는 불순물 접합과 소자 분리막을 이용하게 된다. 그러나, 반도체 장치의 집적도가 높아지고, 소자의 크기가 작아지면서 소자간의 거리도 짧아지고, 종래의 소자 분리막에 의한 실리콘 표층의 구획만으로는 소자 간의 영향을 배제하기 어렵다.
한편, 불순물형이 다른 반도체층을 서로 접하도록 설치하는 접합 방식의 소자영역 분리 방법은 접합면의 내압의 한계로 인하여 고전압 소자를 채택하는 반도체 장치에는 적합하지 않다. 또한, 감마선과 같은 방사선에 의해 접합의 공핍층에서 생성되는 전류때문에 높은 방사선 환경에서는 접합 방식의 소자 영역 분리 방법은 사용에 적합하지 않다.
따라서, 이런 문제를 해결하기 위한 방법으로 소자 하부에 매몰 산화층을 형성한 소이형 기판을 사용하는 반도체 장치가 사용되고 있다. 특히, CPU(central processing unit)와 같은 고성능 반도체 장치로는 소자영역이 절연층에 의해 완전히 격리되는 소이형 반도체 장치를 많이 사용하고 있다.
도1을 참조하면, 하부 실리콘층(100), 매몰 산화층(110), 소이층이 적층된소이형 기판에 트렌치 소자 분리막(112) 등을 형성하여 소자 분리를 실시하면 매몰 산화층(110)과 소자 분리막(112)으로 분리된 개개의 구역에서 소이층은 반도체 소자의 바디(body:122)를 이룬다. 즉, 바디는 하부와 측방의 절연막에 의해 전기적으로 완전히 격리(플로팅:floating) 상태를 이루게 된다. 이는 소이 기판이 목적하는 것이나, 한편, 플로팅 바디 현상( floating body effect)에 따른 여러 부작용이 발생한다. 가령, 도1에 도시된 바와 같이 NMOSFET(N type Metal Oxide Silicon Field Effect Transistor) 트렌지스터에서 게이트 전극에 전압이 인가되어 드레인 영역(116)에서 소오스 영역(114)으로 채널 영역(120)을 통해 전류가 흐르면서 전자와 바디를 이루는 원자가 부딪혀 홀(HOLE)과 전자(electron)의 쌍(pair)이 발생할 수 있다. 통상의 벌크(bulk)형 기판을 사용하는 반도체 장치에서 발생된 홀은 기판과 연결된 접지선을 통해 제거될 수 있다. 그러나, 소이형 기판을 이용한 반도체 장치에서는 각 구역의 고립된 반도체층인 바디(122)의 저전위 영역 즉, 소오스 영역(114)과 채널 영역(120) 경계면의 하부를 중심으로 홀이 계속 축적된다. 축적된 홀은 도2에 도시된 바와 같이 채널의 전위를 높이는 역할을 하고, 스레숄드 전압(threshold voltage)을 낮추게 되며, 킹크 현상(kink effect) 같은 트렌지스터의 드레인 전압-전류 특성 변화를 가져올 수 있다.
또한, 홀 축적이 심화되면, 소오스/드레인 영역 사이의 채널을 포함하는 바디층은 p형 불순물 영역을 형성하게 된다. 따라서, 소오스 드레인 영역을 이루는 n형 불순물 영역과 함께 일종의 npn 바이폴라 트렌지스터를 구성하게 된다 (parastic bipolar action). 이런 현상이 일어나면 트렌지스터 장치의 항복전압(breakdown voltage)를 저하시켜 소자의 정상 작동을 불가능하게 할 수 있다. 그리고, 이들 누적된 홀이 특정 동작 전류가 흐를 때 트렌지스터 작동을 위한 전류의 일부를 구성하는 전자와 결합하는 경우에는 일종의 누설 전류가 되면서 회로 동작상의 오류를 일으키는 원인이 될 수 있다.
따라서, 소이형 기판을 이용한 반도체 장치에서 각 구역의 바디에 축적되는 홀을 제거할 수 있도록 별도의 접지 수단이 요청되고 있다. 접지 수단으로 우선 생각될 수 있는 것이 바디의 일부 영역(소오스 및 채널 경계의 홀이 집적되는 영역)과 연결되는 콘택을 형성하여 별도의 접지선과 연결시키는 것이다. 그런데, 기존의 단위 소자 영역을 정의하는 분리된 바디는 단위 소자에 적합하게 집약된 형태를 가지는 것이다. 따라서, 접지를 위한 콘택 형성을 위해서는 도3의 평면도에 도시된 것과 같이 소자 분리막(112)으로 둘러싸이고 게이트 전극(118)이 걸쳐져 나뉜 소오스/드레인 영역(114,116), 채널 영역 같은 기존 활성 영역에 추가하여 홀 집적부에서 연장 형성되는 콘택 형성 영역(130)을 만들어야 한다. 그리고, 콘택과 접지선을 형성하기 위해서 기존의 소자 영역의 집약적 형태가 변경된다. 이런 변경은 소자 집적도를 낮추는 요인이 되고, 새로운 구조에 따른 기생 캐퍼시터(parasitic capacitor)를 증가시키는 문제와 공정 비용을 증가시키는 문제를 야기시킨다.
다른 접지 수단으로 생각할 수 있는 것이, 기존의 소자 영역(222)과 별도로 소자 영역 주위에 접지를 위한 접지영역(230)을 형성하는 것이다. 그리고, 소자 영역(222)과 접지영역(230) 사이의 소자 분리막(112) 형성 구간의 일부인 연결부(220)에서 소자 분리막의 저면이 매몰 산화층에 닿지 않도록 얕은 트렌치 소자 분리막(212)을 형성한다. 이런 구성은 도4 및 도5에 나타나 있다. 따라서, 연결부(220)에서 얕은 트렌치 소자 분리막(212)과 하부 매몰 산화층(110) 사이의 틈에 있는 소이층을 통해 소자 영역(222)의 바디와 접지 영역(230)의 바디가 연결된다. 소자 영역(222)에서 발생하여 누적되는 홀이 접지 영역(230), 콘택 플러그(232), 접지 배선(234)을 통해 외부로 배출된다. 그러나, 반도체 장치에서 이런 바디 연결 구조(body linked structure)를 사용하는 경우에도, 소자 영역의 바디 폭, MOS 트랜지스터의 채널의 폭(width)이 넓은 경우에는 바디 자체의 저항 작용에 의해 연결부와 먼 쪽에 누적된 홀의 이동 배출이 원할하지 않게 되는 문제가 있다.
얕은 트렌치 소자 분리막 아래로 홀이 잘 배출되기 위해서는 연결부의 부분 트렌치 소자 분리막 저면과 매몰 산화층 사이에서 홀의 통로가 되는 연결부 반도체층에서 P형 불순물의 농도가 높은 것이 바람직하다. 그러나, 이 연결부에 P형 불순물로서 보론 이온주입을 실시할 경우에도 주변의 매몰 산화막이나 트렌치 소자 분리막에 보론이 쉽게 확산되어 불순물의 농도가 낮아지는 문제가 있다. 따라서, 홀의 배출이 원활하지 않게 되는 문제는 계속된다.
본 발명은 상술한 소이형 반도체 장치의 플로팅 바디 현상으로 인한 문제점을 줄이기 위한 것으로, 고속 동작 및 엄밀한 소자 분리를 가능하게 하면서 동시에 플로팅 바디 현상으로 인한 소자 동작 이상을 방지할 수 있는 소이형 반도체 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 직접적으로, 격리된 NMOS 트렌지스터 소자 영역의 바디에축적되는 홀을 효율적으로 배출시킬 수 있는 소이형 반도체 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
도1은 종래의 바디 플로팅 현상을 나타내기 위한 개념도,
도2는 종래의 바디 플로팅 현상에 따른 채널 전위 변화를 나타내기 위한 개념도,
도3은 바디 플로팅 현상을 방지하기 위한 종래의 일 구성예를 나타내는 소자부 평면도.
도4 및 도5는 종래의 다른 구성예를 나타내는 반도체 장치 부분 절단 사시도 및 측단면도,
도6 내지 도9는 각각 본 발명 방법의 일 실시예에서의 중요 단계를 나타내는 공정 단면도이다.
도10은 이상의 과정을 거쳐 형성된 반도체 장치의 접지 영역, 소자 영역 및 그 중간의 소자 분리막 영역의 구성을 개략적으로 나타내는 부분단면 사시도이다.
상기 목적을 달성하기 위한 본 발명의 소이형 반도체 장치는, 하부 실리콘층, 매몰 산화층, 소이층으로 이루어지는 소이형 기판에 형성된다. 그리고, 소자 분리막과 매몰 산화층에 의해 격리되면서 소이층으로 이루어진 바디에 적어도 하나의 모스형 전계 트랜지스터(MOSFET) 형성을 위한 소오스/드레인 영역이 형성되어 이루어지는 소자 영역과 소자 분리막에 의해 소자 영역과 분리되며 불순물로 도핑된 소이층으로 이루어진 바디로 이루어지는 접지 영역을 구비한다.
또한, 본 발명의 장치에서는 접지 영역과 소자 영역 사이의 소자 분리막이 형성된 영역의 일부인 연결부에서 소자 분리막 저면이 매몰 산화층과 이격되어 소자 영역의 바디와 접지 영역의 바디가 소이층을 통해 전기적으로 연결되고, 소이층 하부에는 실리콘 게르마늄층이 구비되어 연결부에서 소자 영역의 바디와 접지 영역의 바디를 연결하는 소이층에 실리콘 게르마늄층의 적어도 일부가 존재하게 된다.
바람직하게는 소자 분리막은 트렌치형 소자 분리막으로 이루어진다.
상기 실리콘 게르마늄층은 상기 소이층의 최하부 즉, 매몰 산화층과의 경계부에 형성되거나, 소이층 하부에서 소이층을 이루는 실리콘층들 사이에 샌드위치 형태로 개재될 수 있다. 그리고, 실리콘층과 함께 실리콘 게르마늄층도 단결정층으로 형성되는 것이 바람직하다. 실리콘 게르마늄층에는 게르마늄 함량이 10 내지 40% 정도로 존재하는 것이 본 발명의 효과를 충분히 거두기 위해 바람직하다.
상기 목적을 달성하기 위한 본 발명의 소이형 반도체 장치 형성 방법은, 하부에 실리콘 게르마늄층이 설치된 소이형 기판을 준비하는 단계, 소이형 기판에 트렌치 소자 분리막을 형성하되 소자가 형성되는 소자 영역과 접지를 위한 접지 영역 사이의 일정 부분에는 트렌치 소자 분리막 저면이 실리콘 게르마늄층 하단보다 위쪽에 놓이도록 얕은 트렌치로 형성하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
트렌치 소자 분리막 형성 단계는 상기 일정 부분에 얕은 트렌치를 형성하고, 다른 소자 분리막 형성 영역에 깊은 트렌치 형성하고, 이들 트렌치를 절연막으로 채워 소자 분리막을 형성하는 방법으로 이루어지는 것이 바람직하다. 트렌치 소자 분리막 형성에 이어 통상 이온주입 마스크를 형성하고, 접지 영역의 소이층에 전극 형성을 위한 불순물 이온주입을 실시하는 단계, 게이트 전극 패턴을 형성하는 단계, 게이트 패턴을 이온주입 마스크로 소오스/드레인 영역 형성을 위한 불순물 이온주입 단계가 후속적으로 더 구비된다.
한편, 실리콘 게르마늄층에 불순물을 주입하는 방법으로는 실리콘 게르마늄층이 에피택셜층(epitaxiallayer)인 경우에 에피택시 성장 과정에서 소오스 가스에 불순물인 보론을 함께 공급하는 방법을 사용할 수 있다. 또는 실리콘 게르마늄 층을 가진 소이형 기판을 준비한 뒤 후속적으로 보론을 실리콘 게르마늄층을 타겟으로 이온주입하고 큐어링(curing)하는 방법을 사용할 수 있다.
이하 도면을 참조하면서 본 발명의 실시예를 통해 본 발명을 보다 상세히 설명한다.
도6 내지 도9는 각각 본 발명 방법의 일 실시예에서의 중요 단계를 나타내는 공정 단면도이다.
도6을 참조하면, 먼저 하부 실리콘층(100), 매몰 산화층(110), 소이층(300)을 구비하며, 소이층(300)에 실리콘 게르마늄 단결정층(310)이 형성된 소이형 기판을 준비한다. 소이형 기판을 준비하는 방법에는 여러 가지가 있을 수 있다. 가령, 한 벌크 실리콘 기판에 실리콘 게르마늄 단결정층 혹은 실리콘 게르마늄 단결정층과 실리콘층을 성장시키고, 한쪽으로는 벌크 실리콘 기판 표면에 산화막을 형성시켜 두 기판을 열로 접착시키고 실리콘 게르마늄 단결정층이 있는 기판의 기저부 실리콘층 대부분을 제거하는 방법을 들 수 있다.
소이형 기판에서 소이층 내에 형성되는 실리콘 게르마늄 단결정층은 매몰 산화층과 접하도록 소이층 최하단에 위치할 수 있다. 매몰 산화층과 실리콘 게르마늄 단결정층 사이에 실리콘 단결정층이 가령, 500 옹스트롬 이하의 두께로 설치되는 것도 가능하다. 소이층 전체는 통상 1500 내지 2000 옹스트롬으로 형성되며, 실리콘 게르마늄 단결정층은 100 내지 800 옹스트롬, 실리콘 게르마늄층 위쪽의 실리콘 단결정층은 500 내지 1500 옹스트롬 정도가 되도록 형성하는 것이 바람직하다. 실리콘 게르마늄 단결정층의 게르마늄 함유율은 실리콘 게르마늄 단결정층 하부에서 상부로 저농도-고농도-저농도의 분포, 고농도-저농도의 분포 혹은 동일 분포를 가질 수 있다. 이때, 저농도는 중량기준으로 0 내지 10%, 고농도는 10 내지 40%이며, 동일 농도 분포인 경우 20 내지 30%의 농도가 적합하다.
도7을 참조하면, 소이형 기판에 소자 분리를 위한 트렌치 소자 분리막을 형성한다. 트렌치 소자 분리막의 일부는 저면이 소이층의 실리콘 게르마늄 단결정층(310) 내에 놓인다. 따라서, 트렌지스터가 형성되는 소자 영역(222)과 접지를 위한 접지 영역(230) 사이에 가로놓인 트렌치 소자 분리막이 연결부(220)에서는 아래쪽 일부가 없는 얕은 트렌치 소자 분리막(212)으로 형성된다. 그리고, 이 열린 부분에서 소이층(300) 내의 실리콘 게르마늄 단결정층(310)을 통해 소자 영역(222)과 접지 영역(230) 사이에 홀의 배출을 위한 전기적 통로가 이루어진다. 연결부(222)를 제외한 나머지 부분에서는 트렌치 소자 분리막이 매몰 산화층(110)과 닿아 실리콘 산화막이 연결되도록 하는 깊은 트렌치 소자 분리막(312)으로 형성된다.
CMOS(Complementary type Metal Oxide Silicon)형 반도체 장치에서 PMOS 트랜지스터 영역에는 플로팅 보디 효과로 인한 문제가 심각하지 않으므로 통로는 NMOS 트렌지스터 영역과 인근의 접지 영역 사이에서만 이루어질 수 있다.
부분적으로 깊이가 다른 트렌치 소자 분리막을 형성하기 위한 한 방법을 살펴보면, 우선, 매몰 산화층에 이르지 않는 얕은 트렌치를 먼저 패터닝을 통해 형성한다. 다음으로, 패터닝 과정을 통해 매몰 산화층이 드러나도록 깊은 트렌치를 형성한다. 얕은 트렌치와 깊은 트렌치의 형성 순서는 변경될 수 있다. 통상, 트렌치를 형성하는 패터닝 과정에서는 기판 표층의 오염을 막기 위해 기판 위에 실리콘 질화막을 먼저 형성한다. 그리고, 포토레지스트막을 도포하고 패턴 노광을 실시한다. 실리콘 질화막으로 식각 마스크 패턴을 형성하면 이를 식각 마스크로 사용하여 소이층을 식각하게 된다.
트렌치가 형성된 뒤 통상의 방법에 따르면, 트렌치 내벽의 열산화, 실리콘 질화막 라이너 형성, 화학기상증착(CVD:chemical vapor deposition) 방식의 실리콘 산화막 적층이 이루어진다. 트렌치를 채운 CVD 산화막에 대해 CMP(Chemical Mechanical Polishing) 등으로 평탄화 식각하여 실리콘 질화막 식각 마스트 패턴을 노출시킨다. 습식 식각을 통해 실리콘 질화막 식각 마스크 패턴을 제거한다.
도8을 참조하면, 접지를 위해 형성한 접지 영역(230)에 선택적으로 보론과 같은 P 불순물 이온주입을 실시하여 도전성을 높인다. 선택적 이온주입을 위해 도시되지 않은 포토레지스트 이온주입 마스크를 형성한 뒤 이온주입을 실시한다. 별도의 도시되지 않은 포토레지스트 패턴을 이용하여 소자 영역(222)에 대한 채널 이온주입을 실시한다. 본 발명이 CMOS형 반도체 장치에 적용되는 경우라면, NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역에 대한 채널 이온주입이 한 번씩 이루어진다. 접지 영역에 대한 P형 불순물 이온주입이 NMOS 트랜지스터 영역의 채널 이온주입과 함께 이루어질 가능성도 있다. 통상, 접지 영역을 위한 이온주입은 도즈량 1E14 내지 1E16 이온/Cm2정도의 고농도 이온주입이 되고, 채널 이온주입은 1E12 이온/cm2정도의 저농도 이온주입이 될 것이다.
도9를 참조하면, 소자 분리막으로 분리된 각 영역의 소이층 표면에 열산화를 통해 게이트 절연막(340)을 형성한다. 게이트막을 형성하고, 게이트막을 패터닝하여 게이트 전극(118)을 형성한다. 그리고, NMOS 트랜지스터 형성을 위한 N형 이온주입 등의 통상적 후속 공정이 이루어진다. 게이트막은 단일 도전막 혹은 폴리실리콘과 금속 실리사이드의 복층막으로 이루어질 수 있다.
대개, CMOS형 반도체 장치에서 게이트 전극 패터닝은 NMOS 및 PMOS 트랜지스터 영역을 위해 동시에 이루어진다. 한편, 이들 두 형태의 트랜지스터 영역에서 소오스/드레인 영역을 형성하기 위한 이온주입은 각 영역별로 이루어진다. 도8의 설명에서 나타나는 접지 영역에 대한 이온주입은 경우에 따라 게이트 전극 형성 후 PMOS 트렌지스터 영역에 소오스/드레인 영역을 형성하기 위한 깊은 이온주입이 이루어지면서 함께 이루어질 수 있다. 소오스/드레인 영역 형성을 위한 깊은 이온주입의 도즈량은 1E14 내지 1E16 이온/Cm2정도가 된다.
보다 일반적인 형태로, 게이트 전극의 양 측벽에는 스페이서가 형성되는 경우를 보면, 게이트 전극 형성 후 먼저 각 영역에 대해 LDD 영역을 형성하기 위한 이온주입이 이루어진다. 이때 이온주입은 1E12 이온/cm2정도의 저농도 이온주입이 이루어진다. 게이트 전극 위로 스페이서 산화막이 전면에 콘포말하게 적층되고, 전면 이방성 식각이 이루어져 게이트 전극 양 쪽에 스페이서가 형성된다. 이어서, 각 영역에 대해 소오스/드레인 영역 형성을 위한 고농도 이온주입이 이루어진다.
도10은 이상의 과정을 거쳐 형성된 반도체 장치의 접지 영역, 소자 영역 및 그 중간의 소자 분리막 영역의 구성을 개략적으로 나타내는 부분단면 사시도이며, 앞선 도9는 도10을 I-I 위치에서 화살표 방향으로 절단한 단면을 나타내는 것에 해당한다.
한편, 접지 영역과 관련하여, 하나의 접지 영역이 많은 개별 트랜지스터 영역과 통로로 연결된 상태를 가지면서 기판에 일종의 배선 형태로 형성될 수 있다. 이런 경우, 접지 영역으로 이루어지는 배선의 주변측 일 단부에 외부 접속을 위한 콘택이 이루어질 수 있다. 한편, 접지 영역이 개별 트랜지스터 영역별로 이루어질 수 있다. 이때, 각 접지 영역에는 외부로 접속되는 별도의 접지 배선과의 연결을 위한 콘택이 형성될 수도 있다.
이상의 단계를 구비하여 형성된 소이형 반도체 장치에서 이루어지는 구성 및 작용을 살펴보면, 소이층의 하부에는 실리콘 게르마늄층이 존재한다. 따라서, NMOS 트랜지스터의 채널 도핑에 따라 보론 이온이 주입될 때 보론 이온은 보론에 대한 보유 경향이 높은 실리콘 게르마늄층에 집중적으로 분포하게 된다. 보론의 주변 산화막, 즉, 매몰 산화층과 소자 분리막으로의 확산은 억제되며, 불순물이 주변 산화막으로 확산되면서 불순물 농도 감소로 인한 소자 영역의 바디의 전기저항 감소가 방지될 수 있다.
소자 작동에 따라 NMOS 트랜지스터의 채널에 전자를 다수 캐리어로 하는 전류가 흐르면서 소자 영역의 채널에는 전자와 바디 원자들의 충돌에 의한 홀-전자 쌍이 발생한다. 전자는 채널 전류를 구성하면서 드레인 영역으로 이동되고, 홀들은 종래와 같이 소오스 영역과 채널 경계면 하부의 저전위 영역으로 유도된다. 그 과정에서 홀들은 저전위 영역에 걸치는 실리콘 게르마늄 단결정층에 투입된다. 실리콘 게르마늄 단결정층에 많이 분포되는 보론으로 인하여 다수 캐리어인 홀의 이동성이 높아지므로 실리콘 게르마늄 단결정층의 전기 저항은 종래에 비해 많이 줄어든 상태이다. 소자 영역과 접지 영역의 보디를 이어주는 연결부의 소이층에 적어도일부 포함되는 실리콘 게르마늄 단결정층은 소자 영역에서 발생한 홀의 좋은 통로 혹은 배출구가 된다. 접지 단자에 약간의 음전압이 인가될 경우 홀의 배출은 보다 원활히 이루어질 수 있다.
본 발명에 따르면 소이형 반도체 장치에서 플로팅 바디 효과로 인한 홀 누적과 그로 인한 반도체 소자의 동작 불량, 특성 열화를 기존의 구성에서 큰 변화없이 효과적으로 방지할 수 있다.

Claims (14)

  1. 하부 실리콘층, 매몰 산화층, 소이(SOI)층으로 이루어지는 소이형 기판에;
    소자 분리막과 상기 매몰 산화층에 의해 격리된, 상기 소이층으로 이루어진 바디(body)에 적어도 하나의 모스형 전계 트랜지스터(MOSFET) 형성을 위한 소오스/드레인 영역이 형성되어 이루어지는 소자 영역과;
    상기 소자 분리막에 의해 상기 소자 영역과 분리되며 불순물로 도핑(dopping)된, 상기 소이층으로 이루어진 바디로 이루어지는 접지 영역이 구비되고;
    상기 소자 분리막이 형성된 영역의 일부인 연결부에서 상기 소자 분리막 저면이 상기 매몰 산화층과 이격되어 상기 소자 영역의 바디와 상기 접지 영역의 바디가 상기 소이층을 통해 전기적으로 연결되고;
    상기 소이층 하부에는 실리콘 게르마늄층이 구비되어 상기 연결부에서 상기 소자 영역의 바디와 상기 접지 영역의 바디를 연결하는 소이층에 상기 실리콘 게르마늄층의 적어도 일부가 존재하는 것을 특징으로 하는 기판 연결 방식(body linked type)의 소이형 반도체 장치.
  2. 제 1 항에 있어서,
    상기 실리콘 게르마늄층은 상기 소이층과 상기 매몰 산화층과의 경계부에 형성됨을 특징으로 하는 기판 연결 방식의 소이형 반도체 장치.
  3. 제 1 항에 있어서,
    상기 실리콘 게르마늄층은 상기 소이층 하부에서 상기 소이층을 이루는 실리콘층들 사이에 형성됨을 특징으로 하는 기판 연결 방식의 소이형 반도체 장치.
  4. 제 1 항에 있어서,
    상기 실리콘 게르마늄층의 게르마늄 함량이 10 내지 40 중량%인 것을 특징으로 하는 기판 연결 방식의 소이형 반도체 장치.
  5. 제 1 항에 있어서,
    상기 실리콘 게르마늄층은 단결정으로 형성되는 것을 특징으로 하는 기판 연결 방식의 소이형 반도체 장치.
  6. 제 5 항에 있어서,
    상기 소이층에서 상기 실리콘 게르마늄 단결정층은 100 내지 800 옹스트롬, 상기 실리콘 게르마늄 단결정층 위쪽의 실리콘 단결정층은 500 내지 2000 옹스트롬 으로 형성되는 것을 특징으로 하는 기판 연결 방식의 소이형 반도체 장치.
  7. 제 1 항에 있어서,
    상기 소자 영역에는 보론(Boron)을 불순물로 채널 이온주입이 이루어진NMOS(N type Metal Oxide Silicon)형 트랜지스터가 형성되고,
    상기 접지 영역은 고농도 P형 불순물 이온주입이 이루어진 것을 특징으로 하는 기판 연결 방식의 소이형 반도체 장치.
  8. 제 1 항에 있어서,
    상기 소자 분리막은 트렌치형 소자 분리막으로 이루어짐을 특징으로 하는 기판 연결 방식의 소이형 반도체 장치.
  9. 제 1 항에 있어서,
    상기 소자 영역은 NMOS(N type Metal Oxide Silicon) 트랜지스터 영역이고,
    상기 소이형 기판에 PMOS(P type Metal Oxide Silicon) 트랜지스터 영역이 더 구비되며,
    상기 연결부는 상기 NMOS 트랜지스터 영역과 상기 접지 영역 사이의 소자 분리막 형성 영역에만 형성되고,
    상기 NMOS 트랜지스터 영역과 상기 PMOS 트랜지스터 영역에 형성되는 트랜지스터 소자는 CMOS(Complementary type Metal Oxide Silicon)형 반도체 장치를 구성함을 특징으로 하는 기판 연결 방식의 소이형 반도체 장치.
  10. 하부 실리콘층, 매몰 산화층, 하부에 실리콘 게르마늄층이 설치된 소이층을 구비하는 소이형 기판을 준비하는 단계,
    상기 소이형 기판에 트렌치 소자 분리막을 형성하되 소자가 형성되는 소자 영역과 접지를 위한 접지 영역 사이의 일정 부분에는 상기 트렌치 소자 분리막 저면이 상기 실리콘 게르마늄층 하단보다 위쪽에 놓이도록 부분 트렌치로 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 기판 연결 방식의 소이형 반도체 장치 형성 방법.
  11. 제 10 항에 있어서,
    상기 트렌치 소자 분리막 형성 단계는,
    상기 일정 부분에 저면이 상기 매몰 산화층과 이격되도록 얕은 트렌치를 형성하는 단계,
    상기 일정 부분을 제외한 소자 분리막 영역에 상기 매몰 산화층이 드러나도록 깊은 트렌치를 형성하는 단계,
    화학기상증착(CVD) 방식의 산화막을 적층하여 상기 얕은 트렌치와 상기 깊은 트렌치를 채우는 단계를 구비하여 이루어지는 것을 특징으로 하는 기판 연결 방식의 소이형 반도체 장치 형성 방법.
  12. 제 10 항에 있어서,
    상기 트렌치 소자 분리막을 형성하는 단계에 이어서,
    이온주입 마스크를 형성하고, 상기 접지 영역의 소이층에 전극 형성을 위한 불순물 이온주입을 실시하는 단계,
    상기 소자 영역에 채널 이온주입을 실시하는 단계,
    상기 소자 영역의 게이트 전극을 포함하는 게이트 전극 패턴을 형성하는 단계,
    상기 게이트 전극 패턴을 이온주입 마스크로 상기 소자 영역에 대해 소오스/드레인 영역 형성을 위한 불순물 이온주입 단계가 더 구비되는 것을 특징으로 하는 기판 연결 방식의 소이형 반도체 장치 형성 방법.
  13. 제 12 항에 있어서,
    상기 소자 영역에 대한 채널 이온주입과 상기 소오스/드레인 영역 형성을 위한 불순물 이온주입 단계는 PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역에 대해 한번씩 이루어지고,
    상기 게이트 전극 패턴을 형성하는 단계에서 게이트 전극 패터닝은 상기 PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역에 대해 동시에 이루어지는 것을 특징으로 하는 기판 연결 방식의 소이형 반도체 장치 형성 방법.
  14. 제 13 항에 있어서,
    상기 접지 영역의 소이층에 전극 형성을 위한 불순물 이온주입을 실시하는 단계는 상기 소오스/드레인 영역 형성을 위한 불순물 이온주입 단계의 PMOS 트랜지스터 영역에 대한 이온주입 실시와 함께 이루어짐을 특징으로 하는 기판 연결 방식의 소이형 반도체 장치 형성 방법.
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