KR100230745B1 - 반도체 디바이스의 소자 분리막 형성 방법(Method for isolating semiconductor device) - Google Patents
반도체 디바이스의 소자 분리막 형성 방법(Method for isolating semiconductor device) Download PDFInfo
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Abstract
본 발명은 반도체 디바이스의 소자 분리막 형성 방법에 관한 것으로, 본 발명의 소자 분리막 형성 방법은, 활성 영역 및 필드 영역를 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 제 1 열산화막, 질화막 및 폴리실리콘막을 순차적으로 형성하는 단계; 상기 반도체 기판의 필드 영역 상에 배치된 폴리실리콘막 및 질화막 부분을 제거하는 단계; 전체 상부에 제 1 TEOS 산화막을 증착하되, 필드 영역상에 증착된 부분에 요홈을 갖도록 균일한 두께로 증착하는 단계; 상기 요홈에 감광막을 매립하는 단계; 노출된 제 1 TEOS 산화막 부분과 그 하부의 반도체 기판 부분을 식각해서, 트랜치들을 형성하는 단계; 상기 감광막과 그 하부의 제 1 TEOS 산화막 및 제 1 열산화막을 제거하는 단계; 노출된 반도체 기판의 필드 영역에 확산 저지 이온과 채널 스탑 이온을 순차적으로 이온주입하는 단계; 질화막을 식각 저지층으로해서, 폴리실리콘막과 노출된 반도체 기판 부분의 일부 두께를 식각하는 단계; 트랜치들을 포함한 반도체 기판의 필드 영역 표면에 제 2 열산화막을 형성하는 단계; 전체 상부에 제 2 TEOS 산화막을 증착하는 단계; 질화막을 식각 저지층으로 해서, 상기 제 2 TEOS 산화막을 식각하는 단계; 및 필드 산화막이 형성되도록, 상기 질화막과 제 1 열산화막을 제거하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 트랜치형으로 소자 분리막을 형성하는 반도체 소자의 소자 분리막 형성방법에 관한 것이다.
반도체 디바이스를 제조함에 있어서, 소자와 소자간을 격리 또는 절연시키기 위하여, 소자들 사이에 소자 분리막을 형성하고 있으며, 이러한 소자 분리막은 열산화 공정을 이용하는 로코스(local oxidation of silicon : LOCOS) 기술에 의해 주로 형성되고 있다.
그러나, 로코스 기술을 이용한 소자 분리막 형성 방법은 열산화 공정시에 발생되는 "버드 빅(bird's beak)"으로 인하여 소자의 활성 영역이 감소되는 문제점이 있으며, 이는 궁극적으로 반도체 장치dml 집적도 및 전기적 특성을 떨어뜨리는 치명적인 문제점이 있다.
따라서, 상기 문제점을 해결하기 위한 종래의 다른 방법으로서, 트랜치를 이용한 소자 분리막 형성 방법이 제안되었다.
이하, 트랜치를 이용한 반도체 디바이스의 소자 분리막 형성 방법을 도1a 내지 도1c를 참조하여 설명하면 다음과 같다.
도1a를 참조하면, 반도체 기판(1) 상에 소정 두께의 열산화막(2) 및 질화막(3)이 순차적으로 형성되고, 공지된 사진 식각에 의해 반도체 기판(1)의 활성 영역상에 배치되어 있는 질화막(3) 및 열산화막(2) 부분은 제거된다. 노출된 반도체 기판(1) 영역은 과도 식각되고, 이 결과로, 소정 깊이의 트랜치(T)가 형성된다. 소정의 불순물이 트랜치(T) 하부의 반도체 기판(1) 부분에 이온주입되고, 이어서, 반도체 기판(1)이 열처리되어, 트랜치(T) 하부에 채널 스탑 영역(7)이 형성된다. 그리고 나서, 트랜치(T)가 매립될 정도의 두께로 전체 상부에 TEOS 산화막(4)이 증착되고, 상기 TEOS 산화막(4) 상에 평탄화용 BPSG막(5)이 증착된다.
도1b를 참조하면, 질화막(3)이 노출될 때까지, BPSG막(5) 및 TEOS 산화막(4)은 순차적으로 에치 백(Etch back)된다.
도1c를 참조하면, 질화막(3) 및 열산화막(2)은 제거되고, 이 결과로, 반도체 기판(1)의 비활성 영역, 즉, 필드 영역에 트랜치형 필드 산화막(6)이 형성된다.
그러나, 상기와 같은 종래의 방법은, 고온 열처리가 수행되는 동안에 채널 스탑 이온들이 주위로 확산되는 것에 의해 채널 스탑 영역이 저농도가 되기 때문에, 이 결과로, 누설 전류가 야기되는 문제점이 있었다. 또한, 트랜치 내에 TEOS 산화막을 완전하게 매립시키기 위해서는 상기 TEOS 산화막의 두께를 두껍게 해야되는데, 이것은 후속의 에치백 공정시에 식각해야 할 산화막의 두께 증가를 초래하기 때문에 식각 균일도의 악화를 초래하게 되고, 이에 따라, 재현성 있는 필드 산화막의 형성을 어렵게 만드는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위한 본 발명은, 채널 스탑 이온들의 확산을 방지함과 동시에, 트랜치 내부에 산화막의 매립을 용이하게 수행할 수 있는 반도체 디바이스의 소자 분리막 형성 방법을 제공하는데, 그 목적이 있다.
도1a 내지 도1c는 종래 기술에 따른 반도체 디바이스의 소자 분리막 형성 방법을 설명하기 위한 일련의 공정 단면도.
도2a 내지 도2h는 본 발명에 제 1 실시예에 따른 반도체 디바이스의 소자 분리막 형성 방법을 설명하기 위한 일련의 공정 단면도.
도3a 내지 도3g는 본 발명의 제 2 실시예에 따른 반도체 디바이스의 소자 분리막 형성 방법을 설명하기 위한 일련의 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 31 : 반도체 기판 12, 32 : 제 1 열산화막
13, 33 : 질화막 14, 34 : 폴리실리콘막
15, 35 : 제 1 TEOS 산화막 16, 38 : 감광막
17, 39 : 트랜치 18, 40 : 확산 저지 이온
19, 41 : 채널 스탑 이온 20, 42 : 제 2 열산화막
21, 43 : 제 2 TEOS 산화막 22, 44 : 필드 산화막
36 : 요홈 37 : 스페이서
상기와 같은 목적은, 활성 영역 및 필드 영역을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 제 1 열산화막, 질화막 및 폴리실리콘막을 순차적으로 형성하는 단계; 상기 반도체 기판의 필드 영역 상에 배치된 폴리실리콘막 및 질화막 부분을 제거하는 단계; 전체 상부에 제 1 TEOS 산화막을 증착하되, 필드 영역 상에 증착된 부분에 요홈을 갖도록 균일한 두께로 증착하는 단계; 상기 요홈에 감광막을 매립하는 단계; 노출된 제 1 TEOS 산화막 부분과 그 하부의 반도체 기판 부분을 식각해서, 상기 반도체 기판에 트랜치들을 형성하는 단계; 상기 감광막과 그 하부의 제 1 TEOS 산화막 및 제 1 열산화막을 제거하는 단계; 상기 트랜치들을 갖는 노출된 반도체 기판의 필드 영역에 확산 저지 이온과 채널 스탑 이온을 순차적으로 이온주입하는 단계; 질화막을 식각 저지층으로해서, 폴리 실리콘막과 트랜치들을 포함한 노출된 반도체 기판 부분의 일부 두께를 식각하는 단계; 트랜치들을 포함한 반도체 기판의 필드 영역 표면에 제 2 열산화막을 형성하는 단계; 트랜치들이 매립되도록, 전체 상부에 제 2 TEOS 산화막을 식각하는 단계; 질화막을 식각 저지층으로해서, 상기 제 2 TEOS 산화막을 식각하는 단계; 및 필드 산화막이 형성되도록, 상기 질화막과 제 1 열산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법에 의하여 달성된다.
또한, 상기와 같은 목적은, 활성 영역 및 필드 영역을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 제 1 열산화막, 질화막 및 폴리실리콘막을 순차적으로 형성하는 단계; 상기 반도체 기판의 필드 영역 상에 배치된 폴리실리콘막 및 질화막 부분을 제거하는 단계; 전체 상부에 제 1 TEOS 산화막을 규일한 두께로 증착하는 단계; 상기 제 1 TEOS 산화막을 식각해서, 상기 폴리실리콘막 및 질화막의 측벽에 스페이서를 형성하는 단계; 스페이서들 사이의 요홈에 감광막을 매립하는 단계; 상기 스페이서 및 그 하부의 반도체 기판 부분을 식각하여 상기 반도체 기판에 트랜치들을 형성하는 단계; 상기 트랜치들을 포함한 반도체 기판의 필드 영역이 노출되도록, 상기 감광막과 그 하부의 제 1 열산화막을 제거하는 단계; 상기 트랜치들을 포함한 노출된 반도체 기판 부분의 일부 두께를 식각하는 단계; 상기 트랜치들을 갖는 노출된 반도체 기판의 필드 영역에 확산 저지 이온과 채널 스탑 이온을 순차적으로 이온주입하는 단계; 상기 트랜치들을 포함한 반도체 기판의 필드 영역 표면에 제 2 열산화막을 형성하는 단계; 트랜치들이 매립되도록, 전체 상부에 제 2 TEOS 산화막을 증착하는 단계; 질화막을 식각 저지층으로해서, 상기 제 2 TEOS 산화막을 식각하는 단계; 및 필드 산화막이 형성되도록, 상기 질화막과 제 1 열산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법에 의하여 달성된다.
본 발명에 따르면, 요홈을 이용하여 이중 구조의 트랜치를 형성하고, 아울러, 채널 스탑 이온의 외측에 확산 저지 이온을 주입하기 때문에, 트랜치의 매립을 용이하게 할 수 있으며, 또한, 채널 스탑 이온의 확산을 방지할 수 있는 것에 기인하여, 누설 전류의 발생을 억제시킬 수 있다.
[실시예]
이하, 도2a 내지 도2h를 참조하여 본 발명의 제 1 실시예를 보다 상세하게 설명한다.
도2a를 참조하면, 활성 영역 및 필드 영역을 갖는 반도체 기판(11) 상에 50 내지 350Å 두께의 제 1 열산화막(12), 1,000 내지 2,000Å 두께의 질화막(13) 및 500 내지 1,000Å 두께의 폴리실리콘막(14)이 순차적으로 형성되고, 공지된 사진 식각 공정에 의해 반도체 기판(11)의 필드 영역 상에 배치된 폴리실리콘막(14) 및 질화막(13) 부분은 제거된다. 그리고 나서, 전체 상부에 1,000 내지 3,000Å 두께로 제 1 TEOS 산화막(15)이 증착된다. 이때, 상기 제 1 TEOS 산화막(15)은 필드 영역 상에 배치된 부분에서 요홈을 갖도록 균일한 두께로 증착된다. 계속해서, 상기 제 1 TEOS 산화막(15)의 요홈에 감광막(16)이 매립된다.
도2b를 참조하면, 감광막(16) 및 폴리실리콘막(14)을 식각 마스크로 하여 노출된 제 1 TEOS 산화막(15) 및 반도체 기판(11)은 비등방성 식각법으로 과도 식각되고, 이 결과, 반도체 기판(11)의 필드 영역 가장자리 부분에 트랜치(17)가 형성된다. 여기서, 트랜치(17)의 깊이는 3,000 내지 10,000Å 정도이다.
도2c를 참조하면, 감광막(16)이 제거되고, 아울러, 그 하부의 제 1 TEOS 산화막(15)과 제 1 열산화막(12)도 비등방성 식각에 의해 제거된다. 그리고 나서, 트랜치들(17)을 포함한 노출된 반도체 기판(11)의 필드 영역에 확산 저지 이온(18)으로서 Ge 원자와 같은 불순물이 수직 및 약 3 내지 10도 기울여서 각각 1회씩, 40 내지 80KeV, 약 1×1013내지 1×1015원자/cm3의 조건으로 이온 주입된다.
도2d를 참조하면, 노출된 반도체 기판(11)에 채널 스탑 이온(19)으로서 붕소(B) 또는 BF2와 같은 불순물이 수직 및 3 내지 10도 기울여서 각각 1회씩, 20 내지 50KeV, 약 1×1012내지 1×1014원자/cm3의 조건으로 이온 주입된다. 이때, Ge 원자의 확산 계수는 붕소 이온 보다 작기 때문에 고온 열처리가 수행되더라도 상기한 Ge 원자에 의해 붕소 또는 다른 종류의 채널 스탑 이온의 외부 확산은 억제되고, 이에 따라, 채널 스탑 영역이 저농도화되어 누설 전류가 발생되는 것을 방지할 수 있게 된다.
도2e를 참조하면, 질화막(13)을 식각 저지층으로 하는 식각 공정에 의해 폴리실리콘막은 제거된다. 이때, 폴리실리콘막이 식각되는 동안, 트랜치들(17)을 포함한 노출된 반도체 기판(11) 부분의 추가 식각이 수반된다. 따라서, 이후의 필드 산화 공정시에 필드 산화막과 반도체 기판(11)간의 단차는 상기 반도체 기판(11)에 대한 추가 식각 정도에 따라 임의대로 조절할 수 있게 된다.
도2f를 참조하면, 트랜치들(17)을 포함한 반도체 기판(11)의 필드 영역 표면에 100 내지 150Å 두께의 제 2 열산화막(20)이 형성되고, 전체 상부에 트랜치들(17)이 충분히 매립되도록 제 2 TEOS 산화막(21)이 형성된다. 여기서, 이중 트랜치 구조를 갖고 있는 것에 기인하여, 상기 제 2 TEOS 산화막(21)의 매립은 종래 보다 용이하며, 아울러, 그 두께도 낮출 수 있다.
도2g를 참조하면, 질화막(13)을 식각 저지층으로 하여 제 2 TEOS 산화막(21)은 과도 식각된다.
도2h를 참조하면, 질화막(13) 및 제 1 열산화막(12)은 습식 식각에 의해 제거된다. 자세하게, 질화막(13)은 인산(H3PO4)을 이용한 식각 공정으로 제거되고, 제 1 열산화막(12)은 불산(HF)을 이용한 식각 공정으로 제거된다. 이 결과, 반도체 기판(11)의 필드 영역에는 필드 산화막(22)이 형성된다.
이하, 본 발명의 제 2 실시예를 도 3a 내지 도 3e를 참조하여 설명하면 다음과 같다.
도 3a를 참조하면, 활성 영역 및 필드 영역을 갖는 반도체 기판(31) 상에 50 내지 350Å 두께의 제 1 열산화막(32), 1,000 내지 2,000Å 두께의 질화막(33) 및 500 내지 1,000Å 두께의 폴리실리콘막(14)이 순차적으로 형성되고, 공지된 사진 식각 공정에 의해 반도체 기판(31)의 필드 영역 상에 배치된 폴리실리콘막(34) 및 질화막(33) 부분은 제거된다. 그리고 나서, 전체 상부에 1,000 내지 3,000Å 두께로 제 1 TEOS 산화막(35)이 증착된다. 이때, 필드 영역 상에 배치된 제 1 TEOS 산화막(35) 부분에는 요홈(36)이 발생된다.
도 3b를 참조하면, 비등방성 식각으로 제 1 TEOS 산화막(35)이 식각되고, 이 결과, 폴리실리콘막(34) 및 질화막(33)의 측벽에 스페이서(37)가 형성된다. 그리고 나서, 스페이서들(37) 사이의 요홈에 감광막(38)이 매립된다.
도 3c를 참조하면, 감광막(38) 및 폴리 실리콘막(34)을 식각 마스크로해서, 스페이서(37) 및 반도체 기판(31)은 비등방성 식각법으로 과도 식각되고, 이 결과, 반도체 기판(31)의 필드 영역의 양측 가장자리 부분 각각에 트랜치(39)가 형성된다. 여기서, 트랜치(39)는 3,000 내지 10,000Å 깊이로 형성된다.
도 3d를 참조하면, 감광막(38)이 제거되고, 노출된 제 1 열산화막(32)은 비등방성 식각에 의해 제거된다. 그리고 나서, 질화막(33)을 식각 저지층으로 하는 식각공정에 의해 폴리실리콘막이 제거된다. 이때, 폴리실리콘막이 식각되는 동안, 트랜치들(39)을 포함한 노출된 반도체 기판(11) 부분의 추가 식각이 수반된다. 따라서, 본 발명의 제 1 실시예에의 설명에서 언급한 바와 같이, 이후의 필드 산화 공정시에 필드 산화막과 반도체 기판(31)간의 단차는 상기 반도체 기판(31)에 대한 추가 식각 정도에 따라 임의대로 조절할 수 있게 된다.
도 3e를 참조하면, 트랜치들(39)을 포함한 노출된 반도체 기판(31)의 필드 영역 표면에 확산 저지 이온(40)으로서 Ge 원자와 같은 불순물이 30 내지 70KeV, 1×1013내지 1×1015원자/cm3의 조건으로 이온주입되고, 그리고 나서, 채널 스탑 이온(41)으로서 붕소(B) 또는 BF2와 같은 불순물이 40 내지 80KeV, 1×1012내지 1×1014원자/cm3의 조건으로 이온주입된다. 이때, 확산 저지 이온 (40)인 Ge 원자의 확산 계수는 채널 스탑 이온(41)인 붕소 보다 작기 때문에, 채널 스탑 이온(41)의 확산은 억제된다. 따라서, 채널 스탑 영역이 저농도화되어 누설 전류가 발생되는 것을 방지할 수 있게 된다.
도 3f를 참조하면, 트랜치들(39)을 포함한 노출된 반도체 기판(31)의 필드 영역 표면에 100 내지 150Å 두께의 제 2 열산화막(42)이 형성되고, 전체 상부에 트랜치(39)가 충분히 매립되도록 제 2 TEOS 산화막(43)이 형성된다.
도 3G를 참조하면, 질화막(33)을 식각 저지층으로하여, 제 2 TEOS 산화막(21)은 에치백되고, 그리고 나서, 순차적으로 질화막(33)은 인산(H3PO4)을 이용한 식각 공정으로 제거되고, 제 1 열산화막(32)은 불산(HF)을 이용한 식각 공정에 의해 제거된다. 이 결과, 반도체 기판(31)의 필드 영역에 필드 산화막(44)이 형성된다.
이상에서와 같이, 본 발명의 반도체 디바이스의 소자 분리막 형성 방법은, 이중 구조의 트랜치를 형성하여 산화막 매립이 용이하도록 하고, 또한 임의대로 반도체 기판과 필드 산화막과의 단차를 조절함으로써, 반도체 장치의 집적도 및 절연 특성을 개선시킬 수 있다.
또한, 채널 스탑 이온들의 외측에 확산 저지 이온을 이온주입시켜, 고온 열처리 공정시에 상기 채널 스탑 이온이 확산되는 것을 방지할 수 있기 때문에, 채널 스탑 영역의 저농도화를 억제시킬 수 있는 것에 기인하여, 누설 전류의 발생을 방지할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (34)
- 활성 영역 및 필드 영역을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 제 1 열산화막, 질화막 및 폴리실리콘막을 순차적으로 형성하는 단계; 상기 반도체 기판의 필드 영역 상에 배치된 폴리실리콘막 및 질화막 부분을 제거하는 단계; 전체 상부에 제 1 TEOS 산화막을 증착하되, 필드 영역 상에 증착된 부분에 요홈을 갖도록 균일한 두께로 증착하는 단계; 상기 요홈에 감광막을 매립하는 단계; 노출된 제 1 TEOS 산화막 부분과 그 하부의 반도체 기판 부분을 식각해서, 상기 반도체 기판에 트랜치들을 형성하는 단계; 상기 감광막과 그 하부의 제 1 TEOS 산화막 및 제 1 열산화막을 제거하는 단계; 상기 트랜치들을 갖는 노출된 반도체 기판의 필드 영역에 확산 저지 이온과 채널 스탑 이온을 순차적으로 이온주입하는 단계; 질화막을 식각 저지층으로해서, 폴리실리콘막과 트랜치들을 포함한 노출된 반도체 기판 부분의 일부 두께를 식각하는 단계; 트랜치들을 포함한 반도체 기판의 필드 영역 표면에 제 2 열산화막을 형성하는 단계; 트랜치들이 매립되도록, 전체 상부에 제 2 TEOS 산화막을 식각하는 단계; 질화막을 식각 저지층으로해서, 상기 제 2 TEOS 산화막을 식각하는 단계; 및 필드 산화막이 형성되도록, 상기 질화막과 제 1 열화산막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 제 1 열산화막은 50 내지 350Å 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 질화막은 1,000 내지 2,000Å 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 폴리실리콘막은 500 내지 1,000Å 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 제 1 TEOS 산화막은 1,000 내지 3,000Å 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 트랜치는 3,000 내지 10,000Å 깊이로 형성하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 1 항에 있어서, 상기 확산 저지 이온은 채널 스탑 이온 보다 확산 계수가 작은 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 1 항에 있어서, 상기 확산 저지 이온은 Ge 원자인 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 8 항에 있어서, 상기 Ge 원자는 수직 및 3 내지 10도를 기울여서 각각 1회씩 이온주입하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- 제 8항에 있어서, 상기 Ge 원자는 40 내지 80KeV, 1×1013내지 1×1015원자/cm3의 조건으로 이온주입하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 1 항에 있어서, 상기 채널 스탑 이온은 붕소 또는 BF2인 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정)제 11 항에 있어서, 상기 채널 스탑 이온은 수직 및 3 내지 10도 기울여서 각각 1회씩 이온주입하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정)제 11 항에 있어서, 상기 채널 스탑 이온은 20 내지 50KeV 1×1012내지 1×1014원자/cm3의 조건으로 이온주입하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 1 항에 있어서, 상기 제 2 열산화막은 100 내지 500Å 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 제 2 TEOS 산화막은 3,000 내지 5,000Å 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 질화막의 제거는, 인산(H3PO4)을 이용한 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 제 1 열산화막의 제거는, 불산(HF)을 이용한 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- 활성 영역 및 필드 영역을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 제 1 열산화막, 질화막 및 폴리실리콘막을 순차적으로 형성하는 단계; 상기 반도체 기판의 필드 영역 상에 배치된 폴리실리콘막 및 질화막 부분을 제거하는 단계; 전체 상부에 제 1 TEOS 산화막을 균일한 두께로 증착하는 단계; 상기 제 1 TEOS 산화막을 식각해서, 상기 폴리실리콘막 및 질화막의 측벽에 스페이서를 형성하는 단계; 스페이서들 사이의 요홈에 감광막을 매립하는 단계; 상기 스페이서 및 그 하부의 반도체 기판 부분을 식각하여 상기 반도체 기판에 트랜치들을 형성하는 단계; 상기 트랜치들을 포함한 반도체 기판의 필드 영역이 노출되도록, 상기 감광막과 그 하부의 제 1 열산화막을 제거하는 단계; 상기 트랜치들을 포함한 노출된 반도체 기판 부분의 일부 두께를 식각하는 단계; 상기 트랜치들을 갖는 노출된 반도체 기판의 필드 영역에 확산 저지 이온과 채널 스탑 이온을 순차적으로 이온주입하는 단계; 상기 트랜치들을 포함한 반도체 기판의 필드 영역 표면에 제 2 열산화막을 형성하는 단계; 트랜치들이 매립되도록, 전체 상부에 제 2 TEOS 산화막을 증착하는 단계; 질화막을 식각 저지층으로해서, 상기 제 2 TEOS 산화막을 식각하는 단계; 및 필드 산화막이 형성되도록, 상기 질화막과 제 1 열산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 18 항에 있어서, 상기 제 1 열산화막은 50 내지 350Å 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 18 항에 있어서, 상기 질화막은 1,000 내지 2,000Å 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 18 항에 있어서, 상기 폴리실리콘막은 500 내지 1,000Å 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 18 항에 있어서, 상기 제 1 TEOS 산화막은 1,000 내지 3,000Å 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 18 항에 있어서, 상기 트랜치는 3,000 내지 10,000Å 깊이로 형성하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 18 항에 있어서, 상기 확산 저지 이온은 채널 스탑 이온 보다 확산 계수가 작은 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 18 항에 있어서, 상기 확산 저지 이온은 Ge 원자인 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 25 항에 있어서, 상기 Ge 원자는 수직 및 3 내지 10도를 기울여서 각각 1회씩 이온주입하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 25 항에 있어서, 상기 Ge 원자는 40 내지 80KeV, 1×1013내지 1×1015원자/cm3의 조건으로 이온주입하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 18 항에 있어서, 상기 채널 스탑 이온은 붕소 또는 BF2인 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 28 항에 있어서, 상기 채널 스탑 이온은 수직 및 3 내지 10도 기울여서 각각 1회씩 이온주입하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 28 항에 있어서, 상기 채널 스탑 이온은 20 내지 50KeV, 1×1012내지 1×1014원자/cm3의 조건으로 이온주입하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 18 항에 있어서, 상기 제 2 열산화막은 100 내지 500Å 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 18 항에 있어서, 상기 제 2 TEOS 산화막은 3,000 내지 5,000Å 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 18 항에 있어서, 상기 질화막의 제거는, 인산(H3PO4)을 이용한 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
- (정정) 제 18 항에 있어서, 상기 제 1 열산화막의 제거는, 불산(HF)을 이용한 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 디바이스의 소자 분리막 형성 방법.
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