KR940006090B1 - 반도체 소자 격리 방법 - Google Patents

Abstract

내용 없음.

Description

반도체 소자 격리 방법

제1도는 종래 방법의 LOCOS 공정도.

제2도는 본 발명의 반도체 소자 격리방법의 공정도.

* 도면의 주요부분에 대한 부호의 설명

6 : 실리콘 기판 7 : 패드 산화막

9 : 포토 레지스트 10 : LOCOS 산화막

11 : 폴리 실리콘 12 : 사이드 월

13 : 제 1 산화막 14 : 제 2 산화막

15 : SOG 14' : 필드 산화막.

본 발명은 반도체 소자의 소자 격리방법에 관한 것으로, 특히 고집적 MOS IC 및 기억소자에 적하하도록 한 소자 격리방법에 관한 것이다.

종래에는 일반적으로 소자간의 격리를 위한 방법으로서 실리콘 질화막을 필드 산화시 마스크로 이용하는 부분산화 방법인 LOCOS 공정기술이 사용되었다.

이를 첨부된 제1(a)도 내지 제1(d)도를 참조하여 상술하면 다음과 같다.

먼저 제1(a)도와 같이 실리콘 기판(6)위에 패드 산화막(7) 및 질화막(8)을 차례로 증착하고, 제1(b)도와 같이 P.R(9)을 이용하여 액티브 영역을 한정한 다음 에치한 후 채널스톱이온(I/I)을 주입한다.

이어 제1(c)도와 같이 P.R(9)을 제거한 후 필드 산화시켜 LOCOS 산화막(10)을 형성한 후 제1(d)도와 같이 남은 질화막(8)을 제거하므로써 공정이 완료된다.

그러나, 상기 종래의 LOCOS 공정은 다음과 같이 문제점이 있었다.

첫째, 제 2 (d)도와 같이 버즈 비크(Bird's Beak)에 의해 소자의 액티브 영역이 감소되므로 소자를 고집적화시키는데 부적합하다.

둘째, 버즈 비크 주변의 잔류응력에 의해 실리콘 기판(6)에 결정 결함이 발생될 수 있다.

세째, LOCOS 산화막 형성시 채널스톱 도우펀트(Dopant)의 재분포에 따른 액티브 영역으로의 도우펀트침해(Encroachement)가 발생될 수 있다.

네째, 채널스톱 이온주입이 B⁺도핑(Doping)일 경우 필드 산화막인 LOCOS 산화막(10)내로의 도우펀트 디프리션(Depletion)으로 인해 표면농도가 저하될 수 있다.

또 일본특허공개 평 2-164037(90.6.25)호에 기재된 선행기술은 실리콘 기판(1)위에 다결정실리콘(7)과 질화실리콘(8)을 적층한 후, 활성영역의 다결정실리콘막(7)과 질화실리콘(8)만을 잔류하도록 질화실리콘(8), 다결정실리콘막(7) 및 실리콘 기판(1)을 제거하여 활성영역이 돌출한 형상을 만든다. 이어서 활성영역의 측면에 내산화절연막(10, 질화막)을 증착한 후, 고온열 산화하여 산화분리영역(11)을 형성하고 내산화절연막(10) 및 다결정실리콘막(7)을 제거하는 단계로 이루어진 소자 격리방법으로서, 내산화절연막을 형성하기 전에 다결정실리콘막을 증착함으로서 내산화절연막과 실리콘 기판과의 열팽창률의 차이에 의하여 발생하는 스트레스를 흡수한다. 그러나, 이러한 기술에 의하여도 활성영역의 측면에 피착되어 있는 내산화절연막에 의한 스트레스를 완전하게 흡수할 수 없으며, 또한 버즈 비크가 발생하는 문제가 있었다.

본 발명은 이와 같은 문제점을 해결하기 위해 안출된 것으로 필드 산화시 버즈 비크의 발생을 방지하고 소자의 격리특성을 개선하는 반도체 소자 격리방법을 제공하는 것이 목적이다.

제 2 도는 본 발명의 반도체 소자 격리방법의 공정을 도시한 것이다.

첨부된 도면 제2(a)도 내지 제2(g)도를 참조하여 설명하면 다음과 같다.

먼저 제2(a)도와 같이 실리콘 기판(6)에 웰(Well)공정을 수행하고 폴리 실리콘(11)을 CVD(Chemical Vapor Deposition) 방식으로 2000Å~2500Å의 두께로 데포지션 한다.

그후 폴리 실리콘(11)에 소자의 액티브 패턴을 형성하는 포토에치 공정을 실시한다(제 2 (b)도).

액티브 대 액티브 영역을 고려하여 적합한 사이드 월(side wall)을 형성하기 위하여 사이드 월 형성을 위한 폴리 실리콘을 데포지션한 후 에치백(Etch Back)하여 액티브패턴을 형성한 폴리 실리콘의 측면에 사이드 월((12)을 형성한다(제 2 (c)도).

이때 사이드 월(12)은 폴리 실리콘 외에도 CVD 산화물계의 산화물을 증착하여 형성할 수 있다.

이어서, 200Å 내외의 얇은 제 1 산화막(13)을 형성하고 소자와 소자를 격리시키는 필드 영역에 불순물 확산영역을 형성하기 위하여 필드이온 주입을 실시한다(제 2 (d)도).

계속해서 제 1 산화막 밑의 액티브 패턴의 Poly-Si(11)과 사이드 월을 모두 산화시킬 정도로 필드 열 산화를 실시하여 필드영역에 4000Å~5000Å정도 두께의 제 2 산화막(14)을 형성한다(제 2 (e)도).

이어서 층간막으로서 SOG(Spin On Glass)(15)를 코팅하여 제 2 산화막(14)을 평탄화를 한다(제 2 (f)도).

SOG(15)와 상기 제 2 산화막(14)을 같은 에치 레이트를 갖는 조건으로 액티브 영역의 실리콘 기판이 노출될때까지 층간막과 제 2 산화막을 드라이 에치하여 필드 산화막(14')을 형성한다. 동시에 단차가 없도록 평탄화한 액티브 영역과 필드영역을 형성한다(제 2 (g)도).

이와 같은 본 발명의 소자 격리방법을 실시하므로, 다음과 같은 효과를 기대할 수 있다.

첫째, 폴리 실리콘 사이드 월을 이용하므로 필드이온주입시 주입된 이온이 필드 열 산화막 형성시에 액티브 영역으로 적게 측면 확산되므로 전기적인 산화 잠식거리(2△W)가 줄어들게 된다.

둘째, 폴리 실리콘 사이드 월을 이용할 경우 필드 열 산화막 형성후, 액티브 영역으로의 필드 산화막 침범 즉 버즈 비크(Bird's Beak)가 제로가 된다.

세째, 필드 산화막 형성시 질화막을 산화 마스크로 사용하지 않고, 액티브 영역을 폴리 실리콘으로 데포지션하고 전면을 동일하게 산화시키므로 서로 다른 막의 열적 특성 차이에서 오는 스트레스에 의한 결정 결함 발생을 방지할 수 있어서 소자 격리 특성 즉 리키지 전류와 같은 전기적 특성이 우수하다.

Claims (5)

1. 반도체 소자 격리방법에 있어서, 실리콘 기판 위에 폴리 실리콘을 소정의 두께로 데포지션하고 포토에치를 실시하여 액티브 패턴을 형성하는 단계(a)와, 상기 패터닝된 폴리 실리콘의 측면에 사이드 월을 형성하는 단계(b)와, 제 1 산화막을 소정의 두께로 형성하고 필드이온 주입을 실시하는 단계(c)와, 필드 열 산화에 의하여 제 2 산화막을 소정의 두께로 형성하고, 그 위에 층간막을 형성하여 상기 제 2 산화막을 평탄화하고 상기 제 2 산화막과 같은 에치 레이트를 갖는 조건으로 액티브 영역의 실리콘 기판이 노출될때까지 층간막과 제 2 산화막을 드라이 에치하여 필드 산화막을 형성하는 단계(d)를 포함하여 이루어지는 반도체 소자 격리방법.
2. 제 1 항에 있어서, 단계(a)의 폴리 실리콘 CVD 방식으로 2000Å~2500Å의 두께로 데포지션하는 것을 특징으로 하는 반도체 소자 격리방법.
3. 제 1 항에 있어서, 단계(b)의 사이드 월은 폴리 실리콘 또는 CVD 산화물계의 산화물로 형성하는 것을 특징으로 하는 반도체 소자 격리방법.
4. 제 1 항에 있어서, 단계(d)의 열 산화는 폴리 실리콘 및 사이드 월이 모두 산화될 정도로 필드 열 산화시키는 것을 특징으로 하는 반도체 소자 격리방법.
5. 제 1 항에 있어서, 단계(d)중 상기 제 2 산화막 평탄화에는 SOG가 사용되는 것을 특징으로 하는 반도체 소자 격리방법.