KR100384761B1 - Ｎ２ｏ 질화 산화물 트렌치 측벽과 절연구조를 형성하는 방법 - Google Patents

Ｎ２ｏ 질화 산화물 트렌치 측벽과 절연구조를 형성하는 방법 Download PDF

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Abstract

반도체 기판 안에 절연 구조를 형성하는 방법이 개시되어 있다. 반도체 기판에서 트렌치가 먼저 에칭된다. 그 다음, 트렌치와 함께 제 1 산화물 층이 형성된다. 제 1 산화물 층은 질화산화물 가스 분위기를 받고, 반도체 기판과 제 1 산화물 층 사이의 실리콘-산소-질화물 계면 및 제 1 산화층 위의 산소-질화물 면을 형성하기 위해 어닐링된다. 그 다음, 제 2 산화물 층이 제 1 산화물 층의 산소-질화물면 위에 증착된다. 본 발명의 절연 구조와 방법은 도펀트 외부 확산을 방지하고, 트렌치 응력을 감소시키며, 얇은 게이트 산화물의 균일한 성장을 가능하게 하고, 더 얇은 게이트 산화물을 사용할 수 있게 한다.

Description

Ｎ２Ｏ 질화 산화물 트렌치 측벽과 절연구조를 형성하는 방법{N2O NITRIDED-OXIDE TRENCH SIDE WALLS AND METHOD OF MAKING ISOLATION STRUCTURE}
더 싸고, 더 빠르며, 더 낮은 전력을 소비하는 마이크로프로세서의 요구가 증가함에 따라서, 집적 회로(IC)의 디바이스 기록 밀도도 증가해야 된다. 초 대규 모 집적회로(VLSI)기술이 증가하는 요구를 충족시키기 위해 계속해서 발전되어 왔다. 회로의 크기를 충분히 최소화하기 위해서는 IC의 모든 면이 축소되야 된다. 트랜지스터 크기를 최소화함과 함께, 각 디바이스가 서로 독립적으로 작동할 수 있도록, 반도체 기판 위에 한 반도체 디바이스를 인접한 반도체 디바이스로부터 물리적 및 전기적인 절연을 제공하는 전계 영역(또는 절연 영역)의 크기를 최소화해야 한다.
일반적으로 실리콘 기판 위에 형성되는 복수의 트랜지스터는 트랜지스터의 크기 및 실리콘 기판의 이용가능한 면의 면적에 제한을 받는다. 기판의 절연 영역이 활성 영역 서로를 분리하기 위해 제공되는 반면 트랜지스터는 실리콘 기판의 활성 영역내에 형성된다. 따라서, 실리콘 기판 면 위에 복수의 트랜지스터를 최대로 하기 위해서는, 이용가능한 기판의 활성면 면적을 최대로 하는 것이 필요하다. 바꾸어 말하면, 실리콘 기판의 절연 영역을 최소로 함으로써 활성면 면적이 최대로 된다. 절연 영역을 충분히 최소로 하기 위해, 절연 영역 간격이 주어진 포토리소그래피 기술로 인쇄할 수 있는 최소 간격에 접근해야 된다.
절연 영역을 형성하기 위해 발전해 온 기술로 트렌치 기술이 있다. 기판에서 트렌치 영역을 에칭하고 이어서 여러 종류의 트렌치 채움(fill) 재료로 이 트렌치를 다시 채움으로써 실리콘 기판 안에 트렌치 절연 구조가 형성된다. 그에 따라, 트렌치 절연 구조에 인접한 활성 영역은 반도체 디바이스 또는 트랜지스터를 형성하기 위한 종래의 반도체 공정으로 사용될 수 있다.
반도체 기판 안에 형성된 트렌치를 채우기 위해 사용되는 재료는 트렌치 절연 구조의 절연 특성과 견고성에서 중요한 역활을 한다. 일반적으로, 트렌치는 예를 들면 실리콘 이산화물(산화물)과 같은 절연재료로 채워진다.
트렌치 절연 구조를 형성하는 종래 기술 방법의 한 예가 도 1a-k에 설명되어 있다. 도 1a는 폴리싱 정지 층(130)과 패드 산화물 층(120)이 증착된 반도체 기판(110)을 설명한다. 폴리싱 정지 층은 질화물로 예를 들면 실리콘 질화물로 구성될 수 있다. 다음, 도 1b에 도시된 바와 같이, 개구(140)를 형성하기 위해 폴리싱 정지 층(130)과 패드 산화물 층(120)은 패턴이 만들어진 후 에칭된다. 폴리싱 정지 층(130)과 패드 산화물 층(120)이 잘 알려진 포토리소그래피 마스킹 및 에칭 기술(도시생략)을 사용하여 패턴이 만들어진다는 것은 통상의 기술을 가진 당업자에게는 명백할 것이다.
폴리싱 정지 층(130)과 패드 산화물 층(120)이 패턴이 만들어진 후, 도 1c에 도시된 바와 같이, 기판(110)이 트렌치(145)를 형성하기 위해 에칭된다. 그러나 트렌치(145)가 에칭된 후, 트렌치의 측벽은 깨끗하지 않기 때문에 트렌치 측벽에서 찌꺼기를 제거하기 위해 프리클리닝(preclean)단계가 실행된다. 다음, 도 1d에 도시된 바와 같이, 희생 산화물(150)이 트렌치 안에 형성된다. 다음, 도 1e에 도시된 바와 같이, 찌꺼기가 없고 측벽을 깨끗한 상태로 하기 위해 희생 산화물(150)이 제거된다.
도 1f에 도시된 바와 같이, 트렌치 측벽 산화물(160)이 트렌치 안에 형성된다. 트렌치 측벽 산화물(160)이 희생 산화물(15)보다 더 높은 특성(더 순수한)을 가지며 트렌치 안에 남는다. 다음, 도 1g에 도시된 바와 같이, 트렌치 채움 산화물(170)을 형성하기 위해 트렌치가 산화물로 채워진다. 화학 기상 증착(CVD)기술을 사용하여 트렌치가 산화물로 채워진다는 것은 통상의 기술을 가진 당업자에게는 명백할 것이다. 트렌치가 채워진 후, 도 1h에 도시된 바와 같이, 폴리싱 정지 층(130)위에 과잉의 산화물을 제거하기 위해 트렌치 채움 산화물(170)이 폴리싱된다.도 1i에 도시된 바와 같이, 폴리싱 정지 층(130)이 제거된다. 폴리싱 정지층(130)이 종래의 에칭 기술을 사용하여 제거된다는 것은 통상의 기술을 가진 당업자에게는 명백할 것이다. 폴리싱 정지 층(130)이 제거된 후, 도 1j에 도시된 바와 같이, 트렌치 내에 트렌치 채움 산화물(170)과 트렌치 측벽 산화물(160)을 절연하기 위해 에칭-백 단계(etch-back step)가 실행된다. 에칭-백 단계가 화학 기계적 폴리싱(CMP)기술이 사용되어 실행된다는 것은 통상의 기술을 가진 당업자에게는 명백할 것이다.
트렌치 절연 기술의 사용에서 생기는 몇가지 문제점이 있다. 그중 한 문제는 도 1j에 도시된 바와 같이, 새부리(birds beak) 또는 트렌치의 예리한 상부 모서리(190)가 형성되는 점이다. 트렌치의 예리한 상부 모서리(190)는 더 강한 전자기장(e-fields)을 전할 수 있다. 뒤에 트렌치 양쪽에 활성영역을 형성할 때에 트렌치의 예리한 상부 모서리가 문제를 일으킨다. 예를 들면, 트렌치 부근에 트랜지스터를 형성할 때, 게이트 절연 산화물 층이 기판 위나 트렌치 위에 성장될 때, 트렌치의 상부 모서리가 예리하기 때문에 게이트 산화물 층이 균일한 두께로 성장될 수 없다. 도 1k에 도시된 바와 같이, 상부 모서리(190) 주변에 얇은 게이트 산화물 층(180)의 두께는 매우 얇다. 높은 전자기장을 받는다면 얇은 게이트 산화물 층이 파손될 수 있다. 예를 들면, 일단 트랜지스터가 형성되고 기능을 수행할때, 예리한 상부 모서리(190)가 높은 전자기장을 만들고 얇은 게이트 산화물 층(180)이 디바이스 실행을 저하하는 바람직하지 못한 기생 커패시턴스와 누설 전류로 인한 실패를 겪는다.
예리한 상부 모서리는 또한 트렌치를 채울 때에 문제를 일으킨다. 위에서 설명된 바와 같이, 산화물, 폴리실리콘, 또는 그것의 화합물과 같은 재료로 트렌치를 채우기 위해, 일반적으로는 화학 기상 증착 (CVD)기술을 사용하여 트렌치가 산화물로 채워진다. CVD공정은 불균일한 증착 공정을 야기하는 예리한 상부 모서리 주위에 전기장을 유도(생성)하는 플라즈마를 구조가 받도록 하고 트렌치 채움 안에 갭이나 보이드를 형성한다.
트렌치 절연 기술로 생기는 다른 문제는, 예를 들면 트랜지스터의 소스(220), 드레인(230) 영역(도 2에 도시된 바와 같이)에서 트렌치(245) 영역으로, 반도체 디바이스 영역으로부터의 도펀트 외부 확산에 관한 것이다. 디바이스 크기가(예를 들면 더 좁은 간격으로) 줄어듦에 따라서 외부 확산이 증가되기 쉬우므로 외부 확산은 특히 좁은 간격을 가진 N-채널 트랜지스터에서 활발하다. 디바이스 영역으로부터 도펀트의 외부 확산은 몇가지 효과를 가진다. 도펀트의 농도가 더 높을수록 트랜지스터의 임계 전압이 더 높아진다는 것은 이 기술 분야에 잘 알려져 있다. 따라서, 디바이스 영역에서 채널로의 도펀트 외부 확산이 트랜지스터의 도펀트 농도를 감소시키고, 따라서 디바이스의 임계 전압을 감소시킨다. 예를 들면, 소스 영역(220)에 인접한 영역(250)에 도펀트가 트렌치(245)로 외부 확산되면, 영역(250)에서의 도펀트 농도는 영역(255)에서의 도펀트 농도보다 더 낮을 것이다. 따라서, 영역(250)에서의 임계 전압은 영역(255)에서의 임계전압보다 더 낮을 것이다.도펀트의 외부확산은 또한 오프-누설(off-leakage) 전류를 증가시킨다. 게이트(240)에 적용된 전압이 0이고 (Vg=O), 드레인 전압(Vd)이 전원 전압(Vcc)(즉 일반적으로 전원 공급은 Vcc=1.8V이다)에 있을 때, 오프-누설 전류는 트랜지스터의 소스(220)에서 드레인(230)으로 흐르는 기생(즉, 안좋은 또는 원하지 않는)전류이다. 소스에서의 전압이 0이 될 (Vs=0)만큼 오프-누설 전류를 최소로 하는 것이 바람직하다. 그러나 도펀트가 트렌치로 외부 확산되면, 예를 들면, 소스 영역 근처의 도펀트(예를 들면, 영역(250)으로부터의 도펀트)가 트렌치로 확산되면 그 후 소스 영역 근처의 임계 전압이 채널 및 드레인 영역의 임계전압보다 더 낮아지고 소스(220)에서 드레인(230)으로 기생 전류가 흐를 수 있다.
트렌치로의 도펀트 외부 확산을 감소시키기 위해 사용된 종래 기술 방법은 측벽 산화물(160)면을 질소가 풍부한 산화물 면으로 변형하기 위해서 질소 플라즈마로 측벽 산화물(160)을 처리하는 것이다. 질소가 풍부한 산화물 면을 형성함으로써, 트렌치로 도펀트가 쉽게 확산되지 못한다. 그러나, 질소 플라즈마의 사용은 도펀트의 외부확산을 제어할만한 충분한 장벽을 형성하지 못한다. 질소 플라즈마의 사용은 일부 영역에 장벽을 형성하나 완벽한 장벽을 형성하기 위해서는 단지 질소 혼자만으로는 산화물 층과 충분한 반응을 하지 못한다. 따라서 도펀트의 외부확산은 여전히 일어나고 기생 전류도 계속해서 문제가 된다.
위에서 설명된 종래 절연 기술이 가진 더 큰 문제는 32Å보다 큰 얇은 게이트 산화물 층을 사용한 디바이스에 작용한다는 것이다. 그러나, 디바이스 특성이 줄어듦에 따라, 위에서 설명된 트렌치 절연 기술은 게이트 산화물이 더 얇은(32Å 이하)경우에는 실패한다. 바꾸어 말하면, 디바이스 크기가 .35μ기술에서 .25μ기술로 나아감에 따라서, 최근의 종래 트렌치 절연 기술은 부적합하게 된다
따라서, 필요한 것은 도펀트 외부 확산을 방지하고, 얇은 게이트 산화물을 균일하게 증착하며, 더 얇은 게이트 산화물의 사용을 가능하게 하는 구조를 만들기 위한 트렌치 절연 구조와 방법이다.
(발명의 개요)
반도체 기판 안에 절연 구조를 형성하는 방법이 설명되어 있다. 트렌치가 먼저 반도체 기판 내로 에칭된다. 다음, 제 1 산화물 층이 트렌치에 형성된다. 제 1 산화물 층과 반도체 기판 사이의 실리콘 산소-질화물 계면 및 제 1 산화물 층 위에 산소-질화물 면을 형성하기 위해, 제 1 산화물 층은 질소-산화물(N2O) 가스 분위기에서 N2O 질화 단계를 받는다. 다음, 제 2 산화물 층이 제 1 산화물 층의 산소-질화물 면위에 증착된다.본 발명의 추가적인 특성과 이점은 아래 설명된 발명의 상세한 설명, 도면, 청구항으로부터 명백해 질 것이다.(도면의 간단한 설명)본 발명은 예를 드는 방법으로 설명되었고 첨부된 도면에 제한은 없다.도 1a는 폴리싱 정지 층과 패드 산화물 층이 증착되어 있는 반도체 기판의 단면도,도 1b는 폴리싱 정지 층과 패드 산화물 층이 패턴이 만들어진 후의 도 1a에 구조 단면도,도 1c는 트렌치가 반도체 기판내에서 에칭된 후의 도 1b에 구조 단면도,도 1d는 희생 산화물이 트렌치 위에 증착된 후의 도 1c에 구조 단면도,도 1e는 프리클리닝 단계에서 희생 산화물의 제거가 실행된 후의 도 1d에 구조 단면도,도 1f는 트렌치 측벽 산화물이 형성된 후의 도 1e에 구조 단면도,도 1g는 트렌치가 산화물로 충분히 채워진 후의 도 1f에 구조 단면도,도 1h는 폴리싱 단계가 실행된 후의 도 1g에 구조 단면도,도 1i는 폴리싱 정지 층이 제거된 후의 도 1h에 구조 단면도,도 1j는 에칭-백 단계가 실행된 후의 도 1i에 구조 단면도,도 1k는 얇은 게이트 산화물이 성장된 후의 도 1j에 구조 단면도,도 2는 활성영역에 부근에 종래기술의 트렌치 절연 구조 설명도,도 3a는 폴리싱 정지 층과 패드 산화물 층이 증착되어 있는 반도체 기판의 단면도,도 3b는 폴리싱 정지 층과 패드 산화물 층이 증착되어 있는 패턴이 만들어진 후의 도 3a에 구조 단면도,도 3c는 트렌치가 반도체 기판내에서 에칭된 후의 도 3b에 구조 단면도,도 3d는 트렌치의 상부 모서리를 둥글게 하는 프리클리닝 단계가 실행된 후의 도 3c에 구조 단면도,도 3e는 N2O 질화와 어닐링 단계 동안의 도 3d에 구조 단면도,도 3f는 산소-질화물 면 또는 실리콘-산소-질화물 계면이 형성된 후의 도 3e에 구조 단면도,도 3g는 트렌치가 산화물로 충분히 채워진 후의 도 3f에 구조 단면도,도 3h는 폴리싱 단계가 실행된 후의 도 3g에 구조 단면도,도 3i는 폴리싱 정지 층이 제거된 후의 도 3h에 구조 단면도,도 3j는 에칭-백 단계가 실행된 후의 도 3i에 구조 단면도,도 3k는 얇은 게이트 산화물이 성장된 후의 도 3j에 구조 단면도,도 4는 활성영역에 부근에 현 발명의 트렌치 절연 구조의 실시예 설명도.
본 발명은 반도체 공정에 관한 것으로, 더 특별하게, 붕소의 외부확산을 방지하고 응력을 감소시키는 트렌치 절연 공정에 관한 것이다.
본 발명은 예를 들은 방법으로 설명되었고 첨부된 도면에 제한은 없다.
도 1a는 그(반도체 기판) 위에 증착된 폴리싱 정지 층과 패드 산화물 층이 있는 반도체 기판의 단면도,
도 1b는 폴리싱 정지 층과 패드 산화물 층이 패턴화되어진 후의 도 1a에 구조 단면도,
도 1c는 트렌치가 반도체 기판내에서 에칭된 후의 도 1b에 구조 단면도,
도 1d는 희생 산화물이 트렌치 위에 증착된 후의 도 1c에 구조 단면도,
도 1e는 프리클리닝 단계에서 희생 산화물의 제거가 실행된 후의 도 1d에 구조 단면도,
도 1f는 트렌치 측벽 산화물이 형성된 후의 도 1e에 구조 단면도,
도 1g는 트렌치가 산화물로 충분히 채워진 후의 도 1f에 구조 단면도,
도 1h는 폴리싱 단계가 실행된 후의 도 1g에 구조 단면도,
도 1i는 폴리싱 정지 층이 제거된 후의 도 1h에 구조 단면도,
도 1j는 에칭-백 단계가 실행된 후의 도 1i에 구조 단면도,
도 1k는 얇은 게이트 산화물이 성장된 후의 도 1j에 구조 단면도,
도 2는 활성영역에 부근에 종래기술의 트렌치 절연 구조 설명도,
도 3a는 그 (반도체 기판)위에 증착된 폴리싱 정지 층과 패드 산화물 층이 있는 반도체 기판의 단면도,
도 3b는 폴리싱 정지 층과 패드 산화물 층이 패턴화되어진 후의 도 3a에 구조 단면도,
도 3c는 트렌치가 반도체 기판내에서 에칭된 후의 도 3b에 구조 단면도,
도 3d는 트렌치의 상부 모서리를 둥글게 하는 프리클리닝 단계가 실행된 후의 도 3c에 구조 단면도,
도 3e는 N2O 질화와 어닐링 단계 동안의 도 3d에 구조 단면도,
도 3f는 산소-질화물 면 또는 실리콘-산소-질화물 계면이 형성된 후의 도 3e에 구조 단면도,
도 3g는 트렌치가 산화물로 충분히 채워진 후의 도 3f에 구조 다면도,
도 3h는 폴리싱 단계가 실행된 후의 도 3g에 구조 단면도,
도 3i는 폴리싱 정지 층이 제거된 후의 도 3h에 구조 단면도,
도 3j는 에칭-백 단계가 실행된 후의 도 3i에 구조 단면도,
도 3k는 얇은 게이트 산화물이 성장된 후의 도 3j에 구조 단면도,
도 4는 활성영역에 부근에 현 발명의 트렌치 절연 구조의 실시예 설명도.
붕소의 외부 확산을 방지하고 응력을 감소시키는 N2O 질화산화물 트렌치 측벽을 형성하는 방법이 개시되어 있다. 다음 설명에서, 본 발명의 철저한 이해 제공을 위해 세부적인 재료, 공정 파라미터, 크기등 복수의 세부 사항이 설명되어 있다. 그러나 본 발명을 실시하는데 이들 세부사항 모두를 반드시 사용할 필요가 없음은 통상의 기술을 가진 당업자에게는 명백할 것이다. 이 경우, 본 발명의 불분명함을 피하기 위해 잘 알려진 재료나 방법은 상세하게 설명하지 않았다.
본 발명은 도펀트의 외부확산을 방지하고, 얇은 게이트 산화물을 균일하게 증착하게 하며, 더 얇은 게이트 산화물을 사용하게 하는 트렌치 절연 구조 및 이 구조를 만드는 방법을 설명한다. 반도체 디바이스의 제조에 있어서, 본 발명은 활성영역의 도펀트가 트렌치로 외부확산되는 것을 막기 위해 트렌치와 활성영역 사이에 장벽을 형성하였다.
반도체 디바이스를 형성할 때, 활성영역 서로를 절연하기 위해 절연 트렌치가 활성영역 부근에 형성된다. 도 3a-k는 본 발명의 실시예를 설명한다. 도 3a는 패드 산화물층(320)과 폴리싱 정지층(330)이 증착된 반도체 기판(310)을 설명한다. 반도체 기판(310)은 실리콘으로 구성되어 있고, 폴리싱 정지층(330)은 예를 들면 실리콘 질화물과 같이, 질화물로 구성되어 있다. 본 발명의 한 실시예에서, 폴리싱 정지 층(330)은 대략 1800Å의 두께를, 패드 산화물(320)은 대략 100Å의 두께를 가진다. 그 후, 패드 산화물 층(320)과 폴리싱 정지 층(330)이 도 3b에 설명된 바와 같이 개구(340)를 형성하기 위해 패턴이 만들어지고 에칭된다. 패드 산화물 층(320)과 폴리싱 정지 층(330)이 잘 알려진 포토리소그래피 마스킹과 에칭 기술(도시 생략)을 사용하여 패턴이 만들어지는 것을 통상의 기술을 가진 당업자에게는 명확할 것이다.
도 3c에 설명된 바와 같이, 패드 산화물 층(320)과 폴리싱 정지 층(330)이 패턴이 만들어진 후, 기판(310)은 트렌치(345)를 형성하기 위해 에칭된다. 그러나, 트렌치(345)가 에칭된 후 트렌치의 측벽은 깨끗하지 못하므로 트렌치 측벽으로부터 찌꺼기를 제거하기 위해 프리클리닝단계를 실행한다. 트렌치 프리클리닝 단계는 SC1, SC2 및 HF로 구성된 화학을 사용하여 실행한다. 스탠다드 클린 1(Standard Clean 1)(SC1)은 NH4OH, H2O2, H2O의 조합이고, 스탠다드 클린 2(SC2)는 HCl, H2O2, H2O의 조합인 것을 주의한다. 프리클리닝 단계는 어느 정도 실리콘 반도체 기판(310)의 일부를 소모하기에 충분하도록 오랜 기간동안 실행한다. 도 3d에 설명된 바와 같이, "새부리" 효과를 감소시키고 둥근 상부 모서리(395)를 형성하기 위해, 프리클리닝 단계 동안의 실리콘의 소모가 트렌치의 예리한 상부 모서리(390)를 둥글게 한다. 따라서, 프리클리닝 단계를 오래할수록 트렌치의 상부 모서리(395)가 더 둥글게 된다. 트렌치(345)의 상부 모서리가 둥글게 되기 때문에, 높은 전자기장의 전달을 하지 않게 하고, 트렌치 부근 활성영역에 반도체 디바이스를 형성하기 위하여 얇은 게이트 산화물(380)(도 3k에 도시되어 있음)을 더 균일하게 증착할 수 있도록 한다.
그후, 도 3e에 설명된 바와 같이, 트렌치에 트렌치 측벽 산화물(360)이 형성된다. 트렌치 측벽 산화물(360)은 대략 900-1050℃범위의 온도에서 150-350Å의 두께로 성장될 수 있다. 본 발명의 바람직한 실시예에서, 트렌치 측벽 산화물(360)은 대략 1000℃의 온도에서 대략 250Å의 두께로 성장된 열산화물이다.
트렌치 측벽 산화물(360)이 형성된 후, 도 3e에 설명된 바와 같이, 트렌치 측벽 산화물(360)이 질소-산화물(N2O)가스 분위기에서 N2O 질화 단계와 어닐링 단계를 받는다. 질화 단계와 어닐링 단계는 트렌치(345)에 인접한 활성 영역에서 도펀트 외부 확산이 없도록 하는 제 1 산화물 층과 반도체 기판 사이의 산소-질화물 계면(장벽)과 트렌치에 응력을 감소시키는 제 1 산화물 층 위의 산소-질화물 면을 형성한다. 어닐링 단계는 대략 5-35분 범위의 기간 동안 900℃ 또는 그 이상의 온도에서 N2O 가스 분위기로 VDF 노에서 실행될 수 있다. 본 발명의 실시예에서는 N2O 가스 분위기에서 어닐링은 대략 15분 동안 대략 1000℃ 온도에서 실행된다. 도 3f에 설명된 바와 같이, 트렌치 측벽 산화물(360) 면 위에 산소-질화물면(365), 및 트렌치 측벽 산화물(360)과 실리콘 반도체 기판(310) 사이의 실리콘-산소-질화물 계면(366)을 만들기 위해 질화산화물은 트렌치 측벽 산화물과 반응한다.
N20 가스 분위기를 사용하는 것이 단지 질소 플라즈마를 사용하는 것보다 표면에 더 잘 반응하며 따라서, 응력을 방지하기 위한 트렌치 측벽 산화물 위에 더 실질적인 산소-질화물 면을 만들며, 활성영역에서 도펀트 외부 확산을 방지하고, 장벽의 역활을 하는 실리콘 반도체 기판과 트렌치 측벽 산화물 사이의 실리콘-산소-질화물을 만든다. 단지 질소 플라즈마를 사용하면 화학반응이 발생하지 않기 때문에 좋은 산소-질화물 또는 실리콘-산소-질화물을 만들 수 없다. 그러나, N2O와 트렌치 측벽 산화물과 실리콘 반도체 기판 사이의 화학 반응이 좋기 때문에 질화산화물을 사용하는 것이 좋은 산소-질화물 또는 실리콘-산소-질화물을 형성하게 한다.
다음 트렌치는 트렌치 채움 산화물(370)을 형성하기 위해 도 3g에 설명된 바와 같이 산화물로 채워진다. 화학 기상 증착(CVD)를 사용하여 트렌치가 산화물로 채워진다는 것을 유념해야 하며 이것은 통상의 기술을 가진 당업자에게는 명백할 것이다. 본 발명의 실시예를 위해 트렌치 채움 산화물(370)의 두께는 채워지는 트렌치의 크기에 높은 영향을 받는다. 부가적으로, 뒤에 이은 평면화(planarization)에칭 백 단계 동안, 적당한 평면화와 공정 제어를 제공하기위해, 트렌치 채움 산화물(370)의 두께를 선택해야 한다. 본 발명의 다른 실시예에서, 트렌치 채움 산화물(370)은 예를 들면, 플라즈마 에칭 CVD(PECVD), 열 CVD(ThCVD) 또는 저압 CVD(LPCVD)와 같은 공정에 의해 형성될 수 있고, TEOS와 산소외에 더 이외의 반응종을 사용해 형성할 수 있다. 예를 들면, 트렌치 채움 산화물(370)은 포스포실리케이트(phosphosilicate)유리(PSG), 보로실리케이트 (borosilicate) 유리(BSG), 또는 보로포스포실리케이트 (borophosphosilicate) 유리(BPSG)를 형성하는 도펀트를 포함할 수 있다.
트렌치를 채우는데 사용되는 재료를 선택할 때 고려해야 되는 중요한 점은, 선택되는 재료가, 반도체 기판의 면을 마스킹하는데 사용되는 밑에 있는 재료와 달라야 한다는 것이다. 예를 들면, 본 발명의 실시예에서, 폴리싱 정지 층(330)으로 질화물 층이 사용될 경우 트렌치를 채우는데 사용되는 재료로 질화물 층을 사용하는 것은 바람직하지 못하다. 이와 같이, 재료로 채워진 트렌치의 에칭 백이 밑에 있는 마스킹 층 위에서 정지되는지를 확인하기 위해 아래 기술한 뒤를 이은 평면화 에칭 백 공정 동안 공정과 화학적 작용이 실행될 수 있다. 본 발명의 다른 실시예를 위해서, 트렌치를 채우기 위해 사용되는 단일 CVD 산화물 층은 사용되는 특별한 적용에 적합한 트렌치 재료를 다층으로 쌓아 올림으로써 대체가능하다.
트렌치가 채워진 후, 도 3h에 도시된 바와 같이, 폴리싱 정지 층(330)위에 있는 과잉의 산화물을 제거하기 위해 트렌치 채움 산화물(370)이 폴리싱(또는 평면화)된다. 도 3i에 도시된 바와 같이, 폴리싱 정지 층(330)이 제거된다. 폴리싱 정지 층(330)이 일반적인 에칭 기술을 사용하여 제거된다는 것은 통상의 기술을 가진 당업자에게는 명백할 것이다. 폴리싱 정지 층(330)이 제거된 후, 도 3j에 도시된 바와 같이, 트렌치 내의 트렌치 채움 산화물 층(370)과 트렌치 측벽 산화물(360)을 절연하기 위해 에칭 백 단계가 실행된다. 에칭 백 단계가 화학 기계적 폴리싱(CMP)기술이 사용되어 실행된다는 것은 통상의 기술을 가진 당업자에게는 명백할 것이다.
본 발명은 트렌치 절연 기술을 사용하는 결과로 종래 기술에서 발생되는 몇가지 문제점을 해결하였다. 본 발명에서 해결된 한 문제점은 새부리 효과 또는 예리한 상부 모서리 효과이다. 먼저 진술된 바와 같이, 둥근 상부 모서리(395)를 형성하는 공정 동안에 트렌치(345)의 상부 모서리(390)가 둥글게 된다. 따라서, 둥근 상부 모서리(395)는 강한 전자기장(e-fields)을 전달하지 못한다. 본 발명은 둥근 상부 모서리(395)를 제공하기 때문에, 본 발명은, 트렌치 양쪽에 활성 영역의 형성에서 예리한 상부 모서리와 연관된 문제를 또한 해결할 수 있다. 예를 들면 트렌치의 인접한 부근에 트랜지스터를 형성할 때, 게이트 절연 산화물 층이 기판 위 및 트렌치 위에 성장되고, 본 발명에 트렌치의 상부 모서리가 둥글게 되기 때문에 게이트 산화물 층(380)이 균일한 두께로 성장된다. 도 3k에 도시된 바와 같이, 둥근 상부 모서리(395)에서 얇은 게이트 산화물 층(380)의 두께는 기판(310)과 트렌치(345)의 수평면 위에 있는 게이트 산화물 층과 동일한 두께(다시 말하면 균일한 두께)를 갖는다. 따라서, 얇은 게이트 산화물 층(380)은 높은 전자기장을 받게 될때 절연 파괴되기가 어렵다. 예를 들면, 일단 트랜지스터가 형성되어 기능을 수행하면 둥근 상부 모서리(395)는 전자기장을 더욱 고르게 분산시키고(집중시키지 않고) 따라서, 디바이스 실행을 저하시키는 누설전압과 바람직하지 못한 기생 커패시턴스를 방지하게 한다.둥근 상부 모서리(395)는 트렌치를 채우는 공정을 돕는다. 위에서 진술된 바와 같이, 산화물과 같은 재료로 트렌치를 채우기 위해, 트렌치는 일반적으로 화학 기상 증착(CVD) 기술을 사용하여 채워진다. 따라서 트렌치(345)의 상부 모서리가 둥글게 되기 때문에, 구조에, 예리한 상부 모서리 주위에 전기장을 유도(생성)하기 쉬운 플라즈마를 겪게 하는 CVD공정에서, 본 발명의 둥근 상부 모서리(395)주위에서는 그러한 전자기장이 유도되지 않는다. 따라서, 본 발명의 둥근 상부 모서리는 균일한 증착공정을 할 수 있게 하고 트렌치 채움에서 보이드나 갭 형성 가능성을 감소시킨다.본 발명은 또한 트렌치 절연 응력과 반도체 디바이스 영역으로부터 예를 들면, (도 4에 기술된) 트랜지스터의 소스(420)와 드레인(430)영역으로부터 트렌치(445)영역으로 도펀트의 외부 확산의 트렌치 절연기술과 연관된 문제를 해결한다. 특히 본 발명은 N-채널 트랜지스터에서 붕소 도펀트의 외부 확산을 방지한다. 먼저 진술된 바와 같이, 디바이스 크기가 (예를 들면 더 좁은 간격으로) 줄어듦에 따라서 외부 확산이 증가되기 쉬우므로 외부 확산은 특히 좁은 간격을 가진 N-채널 트랜지스터에서 현저하다.
본 발명은 산소-질화물 면(465)과 실리콘-산소-질화물 계면(466)을 형성함에 의해서 트렌치 응력과 N-채널 트랜지스터부터의 붕소 외부확산을 감소시키거나 제거한다. 산소-질화물 면(465)은 산화물 층 사이의 트렌치 절연 구조내에 존재하는 응력을 감소시킨다. 실리콘-산소-질화물 계면(466)은 붕소 도펀트가 트렌치 측벽 산화물(460)과 트렌치 채움 산화물(470)로 확산되는 것을 방지한다. 따라서, 활성 영역의 도펀트 농도는 일정하게 유지된다면 활성영역의 임계 전압이 일정하게 유지되고 디바이스 실행을 저하시키는 기생 전류의 가능성이 보다 작아진다. 예를 들면, 소스영역(420)에 인접한 영역(450)에 도펀트가 트렌치(445)로 외부확산되지 않는다면 영역(450)에 도펀트 농도는 영역(455)에서의 도펀트 농도와 같은 정도로 거의 유지된다. 따라서, 영역(450)에서 임계 전압은 영역(455)에서의 임계 전압과 같은 정도로 거의 유지된다.
본 발명에서 사용한 도펀트의 외부 확산의 방지 또는 제어는 어프-누설 전류를 또한 감소시킨다. 먼저 전술한 바와 같이, 게이트(440)에 적용된 전압이 0이고 (Vg=0), 드레인 전압(Vd)이 전원 공급 전압(Vcc)(즉 일반적으로 전원 공급은 Vcc=1.8V이다)에 있을때, 어프-누설 전류는 트랜지스터의 소스(420)에서 드레인(430)으로 흐르는 기생 전류(즉, 해로운 또는 원하지 않는)이다. 소스에서 전압이 0이 될 (Vs=0)만큼 어프-누설 전류를 최소로 하는 것이 바람직하다. 따라서, 현 발명의 사용이 트렌치로의 도펀트 외부 확산을 방지하기 때문에 예를 들면, 소스 영역 근처의 도펀트(예를 들면, 영역(450)으로부터의 도펀트)는 더 이상 트렌치로 확산될 수 없고, 따라서 소스 영역 근처의 임계 전압이 채널이나 드레인 영역에 임계 전압과 거의 동일하게 유지되어, 소스(420)로부터 드레인(430)으로 흐르는 기생전류가 없게 된다.
본 발명의 다른 이점은 종래 기술보다 더 얇은 게이트 산화물 층을 사용할 수 있다는 것이다. 게이트 산화물 층을 더 균일하게 성장할 수 있고 트렌치로 도펀트가 외부확산되는 것을 방지하기 때문에 32Å 또는 그 보다 더 작은 정도의 더 얇은 산화물 층을 사용할 수 있다. 따라서, 디바이스 특성이 줄어드는 예를 들면, 0.35μ기술에서 0.25μ 그리고 더 낮은 기술로 이동함에 따라서 본 발명의 트렌치 절연 기술은 더 얇은, 예를 들면 32Å 또는 그 보다 더 작은 게이트 산화물을 사용할 수 있다.
이로써, 붕소의 외부확산을 방지하고 응력을 감소시키는 N2O 질화산화물 트렌치 측벽을 형성하는 방법이 설명되었다. 비록 세부적인 장치, 파라미터, 방법, 및 재료를 포함하는 세부적인 실시예가 설명되어 있지만, 개시되지 않은 실시예의 다양한 수정이 이 개시된 것을 읽는 통상의 기술을 가진 당업자에게는 명백할 것이다. 따라서, 본 발명은 도시되고 설명된 세부적인 실시예에만 제한되지 않으면, 상기 실시예는 단지 실예에 불과하고 넓은 발명에서도 제한되지 않는다.

Claims (64)

  1. 반도체 기판 안에 절연 구조를 형성하는 방법에 있어서,
    a) 상기 반도체 기판 안에 트렌치를 에칭하는 단계;
    b) 상기 트렌치 내에 제 1 산화물 층을 형성하는 단계;
    c) 상기 제 1 산화물 층과 상기 반도체 기판 사이의 실리콘-산소-질화물 계면 및 상기 제 1 산화물 층 위에 산소-질화물 면을 형성하기 위하여 상기 제 1 산화물 층이 질소-산화물(N2O)가스 분위기를 받는 단계; 및
    d) 상기 제 1 산화물 층의 상기 산소-질화물 면 위에 제 2 산화물 층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 트렌치를 에칭하는 상기 단계 후, 및 상기 제 1 산화물 층을 형성하는 상기 단계에 앞서 트렌치 프리클리닝을 실행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 트렌치 내에 상기 제 1 및 제 2 산화물 층을 절연하기 위해 화학 기계적 폴리싱(CMP) 에칭-백 단계를 실행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 제 1 산화물 층이 트렌치 내에 열산화물 성장을 포함하는 방법으로 형성되는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 상기 제 2 산화물 층이 화학 기상 증착(CVD)공정으로 증착되는 것을 특징으로 하는 방법.
  6. 반도체 기판 안에 절연 구조를 형성하는 방법에 있어서,
    a) 상기 반도체 기판 안에 트렌치를 에칭하는 단계;
    b) 제 1 산화물 층을 형성하기 위해 상기 트렌치 내에 열산화물을 성장하는 단계;
    c) 상기 제 1 산화물 층과 상기 반도체 기판 사이의 실리콘-산소-질화물 계면 형성 및 상기 제 1 산화물 층 위에 산소-질화물 면을 형성하기 위하여 상기 제 1 산화물 층이 일부 상기 반도체 기판을 소모하고 상기 트렌치 상부 모서리를 둥글게 하는 질소산화물(N2O)가스 분위기를 받는 단계;
    d) 상기 제 1 산화물 층의 상기 산소-질화물 면 위에 제 2 산화물 층을 증착하는 단계; 및
    e) 상기 트렌치 내에 상기 제 1 및 제 2 산화물 층을 절연하기 위해 화학 기계적 폴리싱 에칭-백 단계를 실행하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 제 2 산화물 층이 실질적으로 도핑이 안된 산화물 층인 것을 특징으로 하는 방법.
  8. 제 6 항에 있어서, 상기 제 2 산화물 층이 보로실리케이트 유리(BSG), 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG) 및 그것으로부터의 조합으로 구성된 그룹에서 선택되어진 도핑된 산화물인 것을 특징으로 하는 방법.
  9. 제 6 항에 있어서, 상기 제 2 산화물 층이 화학 기상 증착(CVD)공정으로 증착되는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, CVD 공정이 TEOS 화학을 사용하여 실행하는 저압 CVD(LPCVD)공정인 것을 특징으로 하는 방법.
  11. 반도체 기판 안에 절연 구조를 형성하는 방법에 있어서,
    a) 상기 반도체 기판 위에 패드 산화물 층을 형성하는 단계;
    b) 상기 패드 산화물 층 위에 폴리싱 정지 층을 형성하는 단계;
    c) 상기 패드 산화물 층과 상기 폴리싱 정지 층을 패턴을 만들고 및 에칭하는 단계;
    d) 상기 반도체 기판 안에 트렌치를 에칭하는 단계;
    e) 트렌치 프리클리닝 단계를 실행하는 단계;
    f) 제 1 트렌치 산화물 층을 형성하기 위해 상기 트렌치 내에 제 1 산화물 층을 형성하는 단계;
    g) 상기 제 1 산화물 층과 상기 반도체 기판 사이의 실리콘-산소-질화물 계면 형성 및 상기 제 1 산화물 층 위에 산소-질화물 면을 형성하기 위하여 상기 제 1 산화물 층이 일부 상기 반도체 기판을 소모하고 상기 트렌치 상부 모서리를 둥글게 하는 질소산화물(N2O)가스 분위기를 받는 단계;
    h) 상기 제 1 트렌치 산화물 층의 상기 산소-질화물 면 위에 제 2 트렌치 산화물 층을 증착하는 단계;
    i) 상기 폴리싱 정지 층과 상기 제 2 트렌치 산화물 층의 일부분을 제거하기 위해 상기 제 2 트렌치 산화물 층을 폴리싱하는 단계
    j) 상기 폴리싱 정지 층을 제거하는 단계;
    k)상기 트렌치 내에 상기 제 1 및 제 2 산화물 층을 절연하기 위해 화학 기계적 폴리싱 에칭-백 단계를 실행하는 단계; 및
    l) 반도체 디바이스 형성에 사용되는 상기 트렌치와 상기 반도체 기판 위에 얇은 게이트 산화물 층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 상기 반도체 기판이 실리콘을 포함하는 것을 특징으로 하는 방법.
  13. 제 11 항에 있어서, 폴리싱 정지 층이 질화물 층을 포함하는 것을 특징으로 하는 방법.
  14. 제 11 항에 있어서, 상기 트렌치 프리클리닝 단계가 SC1, SC2, 및 HF를 포함하는 화학을 사용하여 실행되는 것을 특징으로 하는 방법.
  15. 제 11 항에 있어서, 상기 제 1 트렌치 산화물 층이 열 산화물 층을 포함하는 것을 특징으로 하는 방법.
  16. 제 12 항에 있어서, 상기 N2O 가스 분위기 처리 단계가 상기 트렌치의 상부 모서리를 둥글게 하고 실리콘 산소-질화물 면을 형성하기 위해 상기 일부 실리콘을 소모하는 것을 특징으로 하는 방법.
  17. 제 11 항에 있어서, 상기 제 2 산화물 층이 화학 기상 증착(CVD) 공정으로 증착되는 것을 특징으로 하는 방법.
  18. 제 11 항에 있어서, 상기 제 2 트렌치 산화물 층이 실질적으로 도핑이 안된 산화물 층인 것을 특징으로 하는 방법.
  19. 제 11 항에 있어서, 상기 제 2 산화물 층이 보로실리케이트 유리(BSG), 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 및 그것으로부터의 조합으로 구성된 그룹에서 선택되어진 도핑된 산화물인 것을 특징으로 하는 방법.
  20. 제 11 항에 있어서, 상기 얇은 게이트 산화물 층이 32Å보다 작은 두께를 가진 것을 특징으로 하는 방법.
  21. 반도체 기판 안에 형성된 절연 구조에 있어서,
    상기 반도체 기판 안에 트렌치;
    상기 트렌치를 라이닝하고, 산소-질화물 면을 가지는 제 1 산화물 층;
    상기 반도체 기판과 상기 제 1 산화물 층 사이에 실리콘 산소-질화물 계면; 및
    상기 제 1 산화물 층의 상기 산소-질화물 면위에 직접 배치된 상기 트렌치 안에 제 2 산화물 층을 포함하는 것을 특징으로 하는 절연 구조.
  22. 제 21 항에 있어서, 상기 트렌치가 얕은 트렌치 절연 구조인 것을 특징으로 하는 절연 구조.
  23. 제 21 항에 있어서, 상기 제 1 산화물 층이 열 산화물인 것을 특징으로 하는 절연 구조.
  24. 제 21 항에 있어서, 상기 제 2 산화물 층이 실질적으로 도핑이 안돼 있는 것을 특징으로 하는 절연 구조.
  25. 제 21 항에 있어서, 상기 제 2 산화물 층이 보로실리케이트 유리(BSG), 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 및 그것으로부터의 조합으로 구성된 그룹에서 선택되어진 도핑된 산화물인 것을 특징으로 하는 절연 구조.
  26. 상기 반도체 기판 안에 형성된 절연 구조는
    반도체 기판 안에 트렌치;
    상기 트렌치를 라이닝하고 산소-질화물 면을 가지는 제 1 산화물 층;
    상기 반도체 기판과 상기 제 1 산화물 층 사이에 실리콘-산소-질화물 계면; 및
    상기 제 1 산화물 층의 상기 산소-질화물 면 위에 직접 배치된 상기 트렌치 안의 제 2 산화물 층을 포함하는 절연 구조, 및
    상기 절연 구조 부근에 형성되어 있고 32Å보다 작은 두께를 가진 상기 얇은 게이트 산화물 층을 포함하는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 디바이스.
  27. 제 26 항에 있어서, 상기 트렌치가 얕은 트렌치 절연 구조인 것을 특징으로 하는 절연 구조.
  28. 제 26 항에 있어서, 상기 제 1 산화물 층이 열 산화물 층인 것을 특징으로 하는 절연 구조.
  29. 제 26 항에 있어서, 상기 제 2 산화물 층이 실질적으로 도핑이 안돼 있는 것을 특징으로 하는 절연 구조.
  30. 제 26 항에 있어서, 상기 제 2 산화물 층이 보로실리케이트 유리(BSG), 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 및 그것으로부터의 조합으로 구성된 그룹에서 선택되어진 도핑된 산화물인 것을 특징으로 하는 절연 구조.
  31. 절연 영역을 형성하는 방법에 있어서,
    기판 안에 트렌치를 형성하는 단계; 및
    상기 트렌치 내에 질화물 층을 형성하는 단계를 포함 하고 있으며, 상기 트렌치 내에 상기 질화물 층을 형성하는 단계는
    상기 기판상의 트렌치 내에 산화물 층을 형성하는 단계; 및
    질소를 포함하는 분위기로 상기 산화물 층을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  32. 삭제
  33. 제 31 항에 있어서, 상기 질소를 포함 하는 분위기가 질소-산화물 가스인 것을 특징으로 하는 방법.
  34. 제 31 항에 있어서, 상기 질화물 층이 상기 산화물 층과 상기 기판 사이의 질화물 계면인 것을 특징으로 하는 방법.
  35. 제 31 항에 있어서, 상기 질화물 계면이 실리콘-산소-질화물 층인 것을 특징으로 하는 방법.
  36. 제 31 항에 있어서, 상기 질화물 층이 상기 산화물 층 위의 산소-질화물 면인 것을 특징으로 하는 방법.
  37. 절연 영역을 형성하는 방법에 있어서,
    기판 안에 트렌치를 형성하는 단계;
    상기 기판상의 트렌치 내에 산화물 층을 형성하는 단계; 및
    질소를 포함하는 분위기로 상기 산화물 층을 노출시키는 단계를 포함 하는 것을 특징으로 하는 방법.
  38. 제 37 항에 있어서, 상기 질소를 포함하는 분위기가 질소-산화물 가스인 것을 특징으로 하는 방법.
  39. 제 37 항에 있어서, 질소를 포함하는 분위기로 상기 산화물 층을 노출시키는 단계가 상기 산화물 층과 상기 기판 사이의 질화물 계면을 형성 하는 것을 특징으로 하는 방법.
  40. 제 39 항에 있어서, 상기 질화물 계면이 실리콘-산소-질화물 층인 것을 특징으로 하는 방법.
  41. 제 37 항에 있어서, 질소를 포함하는 분위기로 상기 산화물 층을 노출하는 단계가 상기 산화물 층 위에 질화물 층을 형성 하는 것을 특징으로 하는 방법.
  42. 제 41 항에 있어서, 상기 질화물 층은 상기 산화물 층 위에 산소-질화물 면인 것을 특징으로 하는 방법.
  43. 제 37 항에 있어서, 상기 분위기에 노출된 산화물 층 위에 제 2 막을 형성하는 단계를 더 포함 하는 것을 특징으로 하는 방법.
  44. 절연 영역을 형성하는 방법에 있어서,
    기판 안에 트렌치를 형성하는 단계;
    상기 기판상의 트렌치 내에 제 1 산화물 층을 형성하는 단계; 및
    상기 반도체 기판과 상기 제 1 산화물 층 사이에 질화물 계면을 형성하기 위해 질소를 포함하는 분위기로 상기 제 1 산화물 층을 노출하는 단계를 포함 하는 것을 특징으로 하는 방법.
  45. 제 44 항에 있어서, 상기 질화물 계면이 실리콘-산소-질화물 층인 것을 특징으로 하는 방법.
  46. 제 44 항에 있어서, 질소를 포함하는 분위기로 상기 산화물 층을 노출하는 단계가 또한 상기 산화물 층 위에 산소-질화물 면을 형성 하는 것을 특징으로 하는 방법.
  47. 제 44 항에 있어서, 상기 분위기에 노출된 산화물 층 위에 제 2 막을 형성하는 단계를 더 포함 하는 것을 특징으로 하는 방법.
  48. 트렌치 절연 영역을 형성하는 방법에 있어서,
    기판 안에 트렌치를 형성하는 단계;
    상기 기판상의 트렌치 내에 산화물 층을 형성하는 단계;
    상기 트렌치 내의 상기 산화물 층 위에 산소-질화물 면을 형성하는 단계; 및
    상기 트렌치 내의 상기 산소-질화물 면 위에 제 2 산화물 층을 형성하는 단계를 포함 하는 것을 특징으로 하는 방법.
  49. 제 48 항에 있어서, 상기 산소-질화물 면을 형성하는 단계가, 질소를 포함하는 분위기로 상기 산화물 층을 노출시키는 단계를 더 포함 하는 것을 특징으로 하는 방법.
  50. 제 49 항에 있어서, 질소를 포함하는 분위기로 상기 산화물 층을 노출시키는 상기 단계가 상기 산화물 층과 상기 기판 사이에 질화물 계면을 형성 하는 것을 특징으로 하는 방법.
  51. 제 50 항에 있어서, 상기 질화물 계면이 실리콘-산소-질화물 층인 것을 특징으로 하는 방법.
  52. 기판내에 형성된 트렌치;
    상기 기판상의 트렌치내에 형성된 제 1 산화물 층;
    상기 제 1 산화물 층위에 형성된 산소-질화물 막인 질화물 층을 포함하는 것을 특징으로 하는 트랜치 절연구조.
  53. 삭제
  54. 삭제
  55. 제 52 항에 있어서, 상기 산소-질화물 막 위에 제 2 막을 더 포함 하는 것을 특징으로 하는 트렌치 절연 구조.
  56. 제 52 항에 있어서, 상기 제 1 산화물 층과 상기 기판 사이에 형성된 실리콘-산소-질화물 층을 더 포함하는 것을 특징으로 하는 트랜치 절연구조.
  57. 삭제
  58. 삭제
  59. 트렌치 절연 구조는,
    기판 내에 형성된 트렌치; 및
    상기 기판상의 트렌치 내에 형성된 제 1 산화물 층인 제 1 막과 상기 기판 사이의 실리콘-산소-질화물 층을 포함 하는 것을 특징으로 하는 트렌치 절연 구조.
  60. 삭제
  61. 삭제
  62. 제 59 항에 있어서, 상기 제 1 산화물 층의 면 위에 산소-질화물 막 및 상기 산소-질화물 막 위에 형성된 제 2 막을 더 포함 하는 것을 특징으로 하는 트렌치 절연 구조.
  63. 트렌치 절연 구조는,
    상기 기판 내에 형성된 트렌치;
    상기 기판상의 트렌치 내에 제 1 산화물층;
    상기 산화물 층과 상기 기판 사이의 실리콘-산소-질화물 층; 및
    상기 제 1 산화물 층 위에 제 2 막을 포함하는 것을 특징 으로 하는 트렌치 절연 구조.
  64. 삭제
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