DE10104037A1 - Substrat für integrierte Halbleiterkomponenten - Google Patents

Substrat für integrierte Halbleiterkomponenten

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Abstract

Das Substrat für integrierte Halbleiterkomponenten weist eine Halbleiterschicht mit einer Oberseite und mindestens einen von der Oberseite der Halbleiterschicht in diese sich erstreckenden Isolationsgraben (3) zur dielektrischen Lateralisolation von beidseitg des Grabens (3) angeordneten Bereichen der Halbleiterschicht auf. Der an die Oberseite der Halbleiterschicht tretende Teil des Isolationsgrabens ist mit einem dünnen thermischen Oxid (13) bedeckt.

Description

In integrierten Halbleiterschaltungen sind die Einzelkomponenten oder auch daraus bestehende Gruppen entweder mittels gesperrter pn-Übergänge oder dielektrischer Schichten oder einer Kombination aus beiden voneinander isoliert.
Die in einem einkristallinen Halbleitersubstrat erfolgende und technologisch einfach zu realisierende sowie sehr kostengünstige pn-Isolation hat den Nachteil an der Funktion von parasitären Anordnungen aktiv beteiligt und zudem auch stark temperaturabhängig zu sein.
Isolationstechniken mit dielektrischen Materialien sind aufwendiger zu realisieren, unterdrücken aber zuverlässig Parasitäreffekte und ermöglichen ein sehr niedriges sowie weitgehend temperaturunabhängiges Sperrstromniveau der integrierten Halbleiterschaltung. Die genannten Vorteile treten insbesondere dann zu Tage, wenn die dielektrische Isolation vollständig ist, d. h. wenn sie auf einem sogenannten SOI-Substrat (Silicon on Insulator), dessen vergrabene, unter einem die Schaltungsstrukturen aufnehmenden einkristallinen Siliziumfilm liegende, dielektrische Schicht (zumeist Siliziumdioxid), die die vertikale Isolation sichert, ausgeführt wird, und an der Oberfläche dieses Substrates zusätzlich mit einem Netz von mit Isolationsmaterial gefüllten, den Siliziumfilm durchdringenden Gräben, vorhanden ist, welche die laterale dielektrische Isolation bewirken. Es sind auch Mischformen dieser Isolationsmethoden bekannt, die je nach Ausführung die entsprechenden Vor- und Nachteile unterschiedlich hervorheben oder unterdrücken.
Die die Isolation von Schaltungskomponenten sichernden Strukturen befinden sich in integrierten Schaltungen in sogenannten Feldgebieten, die außerhalb der sogenannten Aktivgebiete angeordnet sind, welche die eigentlichen Elemente der integrierten Halbleiterschaltung enthalten. Feldgebiete sind an ihrer Oberfläche mit einer vielfach dickeren Isolatorschicht bedeckt als Aktivgebiete, wodurch mögliche parasitäre Erscheinungen (z. B. ungewollte Inversionskanäle zwischen Schaltungsteilen) an der Ober- und Grenzfläche des Siliziumsubstrates stark unterdrückt werden.
Während die pn-Isolation keine Phasengrenzen zwischen unterschiedlichen Materialien aufweist, hat die Isolation mittels tief in das Halbleitersubstrat hineinreichender und mit dielektrischem Material aufgefüllter Gräben stark ausgeprägte Phasengrenzen. Wegen der deutlich verschiedenen thermischen Ausdehnung der aneinandergrenzenden Materialien entstehen in ihnen große mechanische Spannungen, die vor allem die für die Funktion der Schaltung bedeutungsvolle einkristalline Struktur des Halbleitersubstrates bis hin zur Ausbildung von Kristalldefekten stören können. Als besonders beeinflusst in diesem Sinne ist der an die Oberfläche des Halbleitersubstrates tretende Teil des Isolationsgrabens, der wie oben erwähnt, zum Feldgebiet der Halbleiterschaltung gehört und einer lang andauernden Oxidation bei hohen Temperaturen unterworfen ist. Besonders kritisch sind die Regionen anzusehen, in denen ein Isolationsgraben auf einen anderen stößt oder diesen kreuzt oder auch nur einen Knick in seinem Verlauf hat. Diese Regionen werden aus drei Richtungen mit mechanischen Spannungen beaufschlagt und neigen dadurch verstärkt zur Bildung von Kristalldefekten.
Weiterhin kommt erschwerend hinzu, dass die Isolationsgräben wegen ansonsten erhöhter mechanischer Spannungen im Tiefenbereich der Gräben und wegen prinzipieller technologischer Probleme vorteilhaft nicht ausschließlich mit einem einzigen Material aufgefüllt sind, sondern sie zunächst, angrenzend an den einkristallinen Halbleiterbereich an den Seiten, mit einem für die eigentliche Isolation wichtigen qualitativ hochwertigen Dielektrikum (thermisch erzeugtes Siliziumdioxid) bedeckt und danach vollständig mit aus der Gasphase abgeschiedenem spannungsarmen Material, bevorzugt mit Polysilizium (mit besser an das Substrat angepasstem thermischen Ausdehnungskoeffizienten; technologisch ohnehin verfügbar und mit einer hohen Abscheidekonformität ausgestattet), frei von sogenannten Voids (Hohlräume) verfüllt. Das in der Tiefe des Isolationsgrabens Vorteile versprechende Polysilizium bedeutet in Oberflächennähe, bei der es sich wie erwähnt um einen Feldbereich der integrierten Schaltung handelt, einen erheblichen Nachteil, da bei der Erzeugung des die Oberfläche im Grabenbereich bedeckenden dicken Feldoxids dieses auch aus dem Polysilizium unter erheblichem Volumenzuwachs (etwa Verdopplung des Volumens) entsteht, was die mechanischen Spannungen im einkristallinen Halbleiter zusätzlich stark erhöht.
Aufgabe der Erfindung ist es einen Graben zur Isolation von Teilen integrierter Halbleiterschaltungen mit deutlich reduzierten mechanischen Spannungen und Kristalldefekten, insbesondere in seinem oberflächennahen Bereich, anzugeben.
Zur Lösung dieser Aufgabe wird erfindungsgemäß ein Substrat für integrierte Halbleiterkomponenten mit den Merkmalen des Anspruchs 1 vorgeschlagen; die Unteransprüche beziehen sich auf einzelne Ausführungsbeispiele der Erfindung.
Erfindungsgemäß wird diese Aufgabe dadurch gelöst, dass der Isolationsgraben, ohne selbst eine aktive Schaltungskomponente zu sein, d. h. entgegen der üblichen Verfahrensweise, nicht in einem mit dickem thermischem Oxid bedeckten Feldgebiet liegt, sondern sich in einem mit relativ dünnem thermischem Oxid bedeckten Aktivgebiet befindet. Da das Oxid der Aktivgebiete um ein Vielfaches (etwa Faktor 20) dünner als das der Feldgebiete ist, wird bei der thermischen Oxidation auch nur ein vergleichsweise geringer Materialanteil des Halbleitersubstrates zur Bildung des die Oberfläche bedeckenden Dielektrikums (Siliziumdioxid, LOCOS- Technologie) verbraucht und eine sehr günstige unproblematische thermisch- mechanische Anpassung erzielt.
Der Graben selbst übernimmt dadurch, dass er in das Substrat hineinreicht die Funktion des dicken Feldoxides, parasitäre Kanäle an der Oberfläche des Substrates zu vermeiden.
Eine Ausgestaltung der Erfindung besteht darin, dass mindestens dort, wo der erfindungsgemäße Isolationsgraben von ein elektrisches Potential führenden leitfähigen Schichten überquert wird, z. B. durch ihn kreuzende Polysiliziumbahnen, das dünne thermische Dielektrikum des Aktivgebietes, in dem der Graben erfindungsgemäß liegt, durch ein stressarmes aus der Gasphase abgeschiedenes Dielektrikum verstärkt wird. Dadurch wird es möglich auch hohe elektrische Potentiale über den erfindungsgemäßen Isolationsgraben zu führen und trotzdem eine große Sicherheit vor Verbindungen zwischen unterschiedliches Potential führenden leitfähigen Schichten zu erlangen. Das kann vorteilhaft dadurch erreicht werden, wenn das bei der Erzeugung der Feldgebiete die Oxidation der Aktivgebiete verhindernde und aus der Gasphase abgeschiedene Siliziumnitrid nicht wie üblich ganzflächig sondern mittels einer fotolithografisch erzeugten Lackmaske nur in den nicht zum Bereich des Isolationsgrabens gehörenden Aktivgebieten entfernt wird. Der dabei über dem Isolationsgraben verbleibende Deckel (aus Siliziumnitrid) erhöht die kritische elektrische Feldstärke bzw. verbessert die isolierenden Eigenschaften und verhindert die durch die polykristalline Struktur des Füllmaterials des Grabens bedingten möglichen, zu Leckströmen führenden, Oxidinhomogenitäten, ohne einen wesentlichen Zuwachs an mechanischen Spannungen in diesem Bereich zu bewirken.
Die bei der Entfernung des Siliziumnitrids von den die Schaltungskomponenten aufnehmenden Aktivgebieten verwendete Maske kann auch so ausgelegt sein, dass sie nur in einen nahe beim Isolationsgraben, d. h. innerhalb des ihn erfindungsgemäß einschließenden Aktivgebietes, liegenden Bereich, oder auch nur dort wo potentialführende Bahnen den Isolationsgraben überqueren, als Deckel verbleibt. Damit ist dann der erfindungsgemäße Isolationsgraben mit seinem Aktivgebietsbereich nicht vollständig mit einem Deckel zudeckt.
Der Deckel über dem Isolationsgraben kann auch aus weniger stresserzeugendem dielektrischem Material als Siliziumnitrid (z. B. aus der Gasphase abgeschiedenem Siliziumdioxid) hergestellt werden, wozu aber eine entsprechende Schicht zusätzlich abzuscheiden und zu strukturieren wäre.
Die Abbildungen zur Erläuterung der Erfindung beziehen sich auf die Verwendung von SOI-Substraten, was eine vollständige dielektrische Isolation einkristalliner Halbleiterbereiche ermöglicht, allgemein aber nicht zwingend ist, d. h. die Erfindung ist auch mit Standardsubstraten nutzbar. Die Abbildungen zeigen im Einzelnen:
Fig. 1 Draufsicht einer integrierten Halbleiterschaltung mit Isolationsgräben,
Fig. 2 Querschnitt durch ein SOI-Substrat mit Graben zur lateralen Isolation einkristalliner Halbleiterbereiche,
Fig. 3 Querschnitt durch ein SOI-Substrat mit oxidiertem und Polysilizium gefülltem Graben zur lateralen Isolation einkristalliner Halbleiterbereiche,
Fig. 4 Querschnitt durch ein SOI-Substrat mit oxidiertem und Polysilizium gefülltem sowie von mit Feldoxid bedecktem Graben zur lateralen Isolation einkristalliner Halbleiterbereiche (Stand der Technik),
Fig. 5 Querschnitt durch ein SOI-Substrat mit oxidiertem und Polysilizium gefülltem sowie in einem Aktivgebiet liegenden Graben zur lateralen Isolation einkristalliner Halbleiterbereiche,
Fig. 6 Querschnitt durch ein SOI-Substrat mit oxidiertem und Polysilizium gefülltem sowie in einem Aktivgebiet liegenden und mit einem Siliziumnitriddeckel versehenem Graben zur lateralen Isolation einkristalliner Halbleiterbereiche,
Fig. 7 Querschnitt durch ein SOI-Substrat mit oxidiertem und Polysilizium gefülltem sowie in einem Aktivgebiet liegenden und mit einem Siliziumdioxiddeckel versehenem Graben zur lateralen Isolation einkristalliner Halbleiterbereiche und
Fig. 8 Querschnitt durch ein SOI-Substrat mit oxidiertem und Polysilizium gefülltem sowie in einem Aktivgebiet liegenden und mit einem dielektrischen Deckel in seinem Nahbereich versehenem Graben zur lateralen Isolation einkristalliner Halbleiterbereiche.
Der erfindungsgemäße Isolationsraben wird mittels bekannter Verfahren der Halbleitertechnologie wie fototechnische Maskierungen, thermische Behandlungen zur Oxidation, diverse Schichtabscheidungen und Ätzschritte hergestellt. Dazu wird auf einem Siliziumsubstrat 1 eine Maske mit dem Abbild der Isolationsgräben 3 erzeugt und dieses durch Ätzen als realer Graben bzw. aus Gräben bestehendem Netz, d. h. als mehrere µm gleich in das Substrat 1 hineinreichende langgestreckte Vertiefung, übertragen. Dabei sind die Isolationsgräben vorteilhaft gleich breit. Ein Netz von solchen Isolationsgräben, die prinzipiell beliebig angeordnet sein und geradlinig, schräg, geknickt, und verbunden als Kreuzung oder T-Verzweigung verlaufen können ist beispielhaft als Draufsicht eines Halbleiterchips 2 in Fig. 1 gezeigt. Die Isolationsgräben 3 teilen das Halbleitersubstrat 1 von der Oberfläche her in einkristalline Bereiche 4 ein. In Fig. 2 sind diese links und rechts von einem Isolationsgraben in einem SOI-Substrat mit vergrabener Oxidschicht 7, die, da der Graben bis an diese heranreicht, eine vollständige dielektrische Isolation ermöglicht. Der geätzte Graben wird, damit er gute Isolationseigenschaften erhält und das Halbleitersubstrat mit üblichen Verfahren weiter bearbeitet werden kann, nachfolgend einer thermischen Oxidation unterworfen, bei der sich an den Wänden des Grabens aus dem Silizium der einkristallinen Bereiche eine hochwertige Oxidschicht (Siliziumdioxid), das Seitenwandoxid 8, das eigentliche die Isolation bewirkende, Material, bildet. Das verbleibende, bei der Oxidation nicht mit Siliziumdioxid ausgefüllte Volumen des Grabens wird anschließend wegen dessen guter thermischen und technologischen Eigenschaften mit Polysilizium aufgefüllt. Das bei der Abscheidung außerhalb der Gräben abgelagerte Polysilizium wird daraufhin durch ganzflächiges Überätzen entfernt, so dass das Halbleitersubstrat eine weitgehend plane Oberfläche aufweist. Für ein SOI-Substrat ist dieser Zustand beispielhaft in Fig. 3 dargestellt. Die weitere Bearbeitung des Siliziumsubstrates erfolgt typisch wie bei der Herstellung integrierter Halbleiterschaltungen z. B. in CMOS- Technologie bevorzugt unter Nutzung des LOCOS-Verfahrens. Mit diesem Verfahren werden Aktiv- und Feldgebiete mittels einer Siliziumnitridmaske und einer thermischen Oxidation definiert und erzeugt, d. h. sowohl die in Fig. 1 gezeigten Aktivgebiete 5 und Feldgebiete 6 der herkömmlichen Vorgehensweise als auch die Aktivgebiete 6 in denen die Isolationsgräben erfindungsgemäß entsprechend Fig. 5 liegen.
Da die Isolationsgräben keine aktiven Schaltungskomponenten wie z. B. Transistoren, Dioden, Widerstände und ähnliches sind ist es allgemein üblich die Nitridmaske des LOCOS-Prozesses im Bereich der Isolationsgräben so zu gestalten, dass sie in einem Feldgebiet liegen, d. h. wie in Fig. 4 gezeigt mit dickem thermischen Oxid bedeckt sind. Dieser, als Stand der Technik anzusehende, Zustand zeichnet sich durch zwei entscheidende Nachteile aus:
  • - durch die thermische Feldoxidation 12 im Grabenbereich entstehen in diesem benachbarten einkristallinen Halbleiterbereichen Regionen mit erhöhter Kristalldefektdichte 10, die sich als hohe Leck- und Sperrströme in den aktiven Schaltungskomponenten äußern,
  • - bedingt durch das vorhandene Seitenwandoxid 8 in den Isolationsgräben weist das Feldoxid 12 über diesen eine starke unerwünschte Topologie auf.
Erfindungsgemäß werden nun, entgegen der herkömmlichen Vorgehensweise, nur die in Fig. 1 gezeigten Aktivgebiete 5 bzw. Feldgebiete 6, auch Aktivgebiete 6, in denen die Isolationsgräben entsprechend Fig. 5, liegen erzeugt. D. h. der Isolationsgraben 3 und ein Bereich um ihn herum sind nicht mit dickem Feldoxid sondern einem etwa um den Faktor 20 dünneren thermischen Oxid 13, das beim LOCOS-Verfahren in den Aktivgebieten entsteht, bedeckt. Dazu ist lediglich die verwendete Nitridmaske entsprechen zu gestalten. Den Querschnitt eines solchen erfindungsgemäßen Isolationsgrabens 3 zeigt Abb. 5. Beide o. g. nachteiligen Erscheinungen werden damit vermieden.
Die Fig. 6 und 7 stellen Weiterentwicklungen der soeben beschriebenen grundlegenden Lösung dar. Sie können erforderlich sein, wenn, bedingt durch die Kristallstruktur des zum vollständigen Auffüllen der Isolationsgräben 3 verwendeten Polysiliziums 9, kein sehr hochwertiges Oxid in diesem Bereich gebildet wird und zwischen auf unterschiedlichem Potential liegenden und die Isolationsgräben 3 überquerenden Schichten der fertigen integrierten Schaltung parasitäre Querströme fließen können. Die Weiterentwicklungen bestehen darin, dass der erfindungsgemäße Isolationsgraben 3 vollständig oder teilweise mit einer das dünne Oxid 13 des Aktivgebietes 5 verstärkenden dielektrischen Schicht 11 abgedeckt wird. Diese dielektrische Schicht 11 kann entweder das für das LOCOS-Verfahren genau an diesem Ort benötigte und mittels einer speziellen Fotomaske nicht entfernte Siliziumnitrid oder ein anderes vor oder nach Durchführung der selektiven Oxidation (LOCOS) aus der Gasphase abgeschiedenes und fotolithographisch strukturiertes Dielektrikum, vorzugsweise sehr spannungsarmes CVD-Siliziumoxid, sein. "Teilweise das Aktivgebiet, in dem der Isolationsgraben erfindungsgemäß liegt, bedeckend", heißt entweder nur dort, wo Potential führende Schichten den Graben kreuzen oder, noch weiter eingeschränkt, selbst an diesen Stellen nur über den eigentlichen Isolationsgräben 3, wie im Falle der Schicht 11 in Fig. 8 gezeigt. Die letztgenannte Lösung mit einem dielektrischen Deckel nur unmittelbar über dem eigentlichen Isolationsgraben 3 bzw. nur unwesentlich darüber hinausragend und das Aktivgebiet 5, in dem der Graben 3 liegt, deshalb nur teilweise bedeckend, ist besonders interessant für integrierte Schaltungen oder Schaltungsteile, insbesondere mit sehr hohem Integrationsgrad, denn der gedeckelte Graben 3 übernimmt in ausgezeichneter Weise die Funktion eines herkömmlich verwendeten Feldoxidsteges. In reinen Logikschaltungen kann mit dieser Lösung auf das Feldoxid und damit auch auf den LOCQS-Prozess gänzlich verzichtet werden.
BEZUGSZEICHENLISTE
1
Substrat (Siliziumsubstrat, Halbleitersubstrat)
2
Chiprand
3
Isolationsgraben (gerade, geknickt, t-verbunden, gekreuzt)
4
einkristalliner Halbleiterbereich
5
Aktivgebiet
6
Feldgebiet
7
vergrabene Oxidschicht
8
Seitenwandoxid
9
Polysilizium
10
Bereich erhöhter Kristalldefektdichte
11
(Aktivgebiets-)Abdeckung im Bereich des Isolationsgrabens
12
Feldoxid
13
dünnes thermisches Oxid

Claims (3)

1. Substrat für integrierte Halbleiterkomponenten mit
einer Halbleiterschicht mit einer Oberseite und
mindestens einem von der Oberseite der Halbleiterschicht in diese sich erstreckenden Isolationsgraben (3) zur dielektrischen Lateralisolation von beidseitig des Grabens (3) angeordneten Bereichen der Halbleiterschicht,
wobei der an die Oberseite der Halbleiterschicht tretende Teil des Isolationsgrabens mit einem dünnen thermischen Oxid (13) bedeckt ist.
2. Substrat für integrierte Halbleiterkomponenten nach Anspruch 1, dadurch gekennzeichnet, dass mindestens an Stellen, die einer elektrischen Belastung durch darüber verlaufende potentialführende Schichten ausgesetzt sind, das o. g. den Isolationsgraben (3) umgebende dünne thermischen Oxid (13) durch eine abgeschiedene dielektrische Schicht (11) verstärkt wird.
3. Substrat für integrierte Halbleiterkomponenten nach Anspruch 2, dadurch gekennzeichnet, dass die genannte abgeschiedene dielektrische Schicht (11) das bei der selektiven Oxidation der Oberfläche (unterschiedlich dicke Oxidbedeckung als Ergebnis einer thermischen Oxidation; Feldgebiete/Aktivgebiete) verwendete Siliziumnitrid ist.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5780346A (en) * 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure
US6054365A (en) * 1998-07-13 2000-04-25 International Rectifier Corp. Process for filling deep trenches with polysilicon and oxide

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5780346A (en) * 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure
US6054365A (en) * 1998-07-13 2000-04-25 International Rectifier Corp. Process for filling deep trenches with polysilicon and oxide

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