DE10127622A1 - Verfahren zur Herstellung eines mit HDPCVD-Oxid gefüllten Isolationsgrabens - Google Patents
Verfahren zur Herstellung eines mit HDPCVD-Oxid gefüllten IsolationsgrabensInfo
- Publication number
- DE10127622A1 DE10127622A1 DE10127622A DE10127622A DE10127622A1 DE 10127622 A1 DE10127622 A1 DE 10127622A1 DE 10127622 A DE10127622 A DE 10127622A DE 10127622 A DE10127622 A DE 10127622A DE 10127622 A1 DE10127622 A1 DE 10127622A1
- Authority
- DE
- Germany
- Prior art keywords
- trench
- oxide layer
- hdpcvd
- silicon oxide
- isolation trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
Beschrieben wird ein Verfahren zur Herstellung eines HDPCVD-Oxid gefüllten Isolationsgrabens, wobei die Schritte Formen von wenigstens einem Isolationsgraben in einem Halbleitersubstrat, Bildung einer Oxidschicht 66 an den Seitenwänden und am Boden des Isolationsgrabens durch einen Oxidationsschritt und Füllen des Isolationsgrabens mit einem Oxid durch ein HDPCVD-Verfahren durchgeführt werden. In dem HDPCVD-Verfahren wird zunächst ohne Anlegen einer RF-Spannung an den Wafer eine Oxid-Schicht 68 abgeschieden und anschließend der Isolationsgraben mit Hilfe einer an den Wafer angelegten RF-Spannung mit Oxid gefüllt.
Description
Die Erfindung betrifft ein Verfahren zur Herstellung
eines mit HDPCVD-Oxid gefüllten Isolationsgrabens.
Integrierte Halbleiter-Produkte werden durch Bildung
integrierter Schaltkreise auf Halbleiterwafern hergestellt.
Um eine einwandfreie Funktionsfähigkeit der Halbleiter-
Produkte zu gewährleisten, müssen die einzelnen aktiven
Elemente der integrierten Schaltkreise, z. B. FET-Transistoren
oder Bipolar-Transistoren, voneinander isoliert werden. Dies
kann beispielsweise durch sogenannte Isolationsgräben
erreicht werden, die in dem Halbleiterwafer geformt und
anschließend mit einem nichtleitenden Material gefüllt werden
(shallow trench isolation, STI).
Anhand der Fig. 1A bis 1E soll ein aus dem Stand der
Technik bekanntes Verfahren zur Herstellung einer STI-
Struktur näher beschrieben werden. Zunächst wird auf ein
Halbleiter-Substrat 10 eine Pad-Oxid-Schicht 12 aufgebracht
(Fig. 1A). Über dieser Pad-Oxid-Schicht 12 wird eine Maske 14
aufgetragen, wobei in der Regel Siliziumnitrid durch low-
pressure chemical vapor deposition (LPCVD) abgeschieden wird.
Nach dem Belichten der Maske 14 wird durch einen
selektiven Ätzschritt durch die Pad-Oxid-Schicht 12 hindurch
ein Graben 16 mit einer vorbestimmten Tiefe in das Substrat
10 geätzt (Fig. 1B). Durch einen nachfolgenden
Oxidationsschritt wird die zugängliche Oberfläche des
Substrats 10 oxidiert und dadurch eine Oxid-Schicht 18 am
Boden und an den Seitenwänden des Grabens 16 gebildet (Fig.
1C). Dabei wird darauf geachtet, dass sich die Oxid-Schicht
18 bis zu einer solchen Dicke ausprägt, dass sie mit der Pad-
Oxid-Schicht 12 abschließt.
Anschließend wird ein dielektrisches Material, bevorzugt
Siliziumoxid, durch chemical vapor deposition bei Normaldruck
in den Graben 16 und über die Oberfläche des Wafers
abgeschieden, wodurch die Isolationsschicht 20 gebildet wird.
Nach einem Verdichtungsschritt, bei dem die Isolationsschicht
20 in einer Stickstoff-Atmosphäre bei erhöhter Temperatur
verdichtet wird, wird ein chemical-mechanical polishing (CMP)
Schritt vorgenommen, wodurch der über der Maske 14 liegende
Teil der Isolationsschicht 20 abgetragen wird (Fig. 1D).
In den letzten Jahren hat sich die Komplexität der
integrierten Schaltkreise stark vergrößert, während
gleichzeitig die Größe der Schaltkreise drastisch abgenommen
hat. Aus diesem Grund wurden die zur Trennung der einzelnen
aktiven Elemente notwendigen Isolationsgräben mit einem immer
größer werdenden Aspektverhältnis geformt. Zur Füllung dieser
Isolationsgräben mit großem Aspektverhältnis können aber die
oben beschriebenen klassischen Abscheidungsprozesse, bei
denen das dielektrische Material durch chemical vapor
deposition bei Normaldruck abgeschieden wird, nicht mehr
angewandt werden, da insbesondere die Abscheidung von
Isolationsmaterial auf den Wänden des Isolationsgrabens
dessen Verschluss bewirkt bevor der Isolationsgraben
vollständig gefüllt ist. Durch die so entstehenden Hohlräume
werden optimale Isolationseigenschaften verhindert.
Aufgrund der zunehmenden Komplexität bei neuen
Technologieshrinks und dem damit verbundenen zunehmenden
Aspektverhältnis der Isolationsgräben war man daher
gezwungen, neue Prozesse zur Füllung der Isolationsgräben zu
entwickeln, die eine vollständige Füllung auch bei hohem
Aspektverhältnis erlauben. Ein solcher Prozess ist die high-
density-plasma (HDP) Oxid-Abscheidung. Ein typischer HDP-
Abscheideprozess umfasst eine chemical vapor deposition (CVD)
mit einer Gasmischung aus Sauerstoff, Silan und inerten Gasen
wie z. B. Argon. Bei einem HDPCVD-Prozess erfolgt gleichzeitig
ein Ätzprozess und eine Abscheidung von Material. In dem
HDPCVD-Prozess wird an den Wafer in der Reaktionskammer eine
Wechselspannung im Radiofrequenzbereich (RF-Spannung)
angelegt. Sobald die RF-Spannung am Wafer anliegt werden
einige der Gasbestandteile, insbesondere Argon, in dem Plasma
ionisiert und in Richtung der Waferoberfläche beschleunigt.
Beim Auftreffen der Ionen auf dem Wafer wird Material aus der
Oberfläche herausgeschlagen. Dadurch wird auf der
Waferoberfläche abgeschiedenes dielektrisches Material
weggeätzt, wodurch sich während des Abscheideprozesses
bildende Verengungen offen gehalten werden. Dadurch können
auch Isolationsgräben mit hohem Aspektverhältnis gefüllt
werden.
In den Fig. 2A bis 2D wird ein solcher simultaner
Ätz- und Abscheideprozess näher beschrieben. In Fig. 2A ist
der Beginn der Abscheidung von SiO2, das aus Silan (SiH4) und
Sauerstoff gebildet wird, auf der Oberfläche des Wafers 22
dargestellt. Dadurch soll der Isolationsgraben 16 zwischen
den aktiven Gebieten 24 gefüllt werden. Während sich SiO2 auf
der Oberfläche abscheidet treffen geladene Ionen auf der
dielektrischen Schicht 26 auf, wodurch gleichzeitig zu der
Abscheidung ein Ätzen der SiO2-Schicht 26 erfolgt. Da aber
die Ätzrate bei einer um 45° geneigten Oberfläche rund drei
bis viermal so hoch ist wie bei einer horizontalen
Oberfläche, bilden sich während des Abscheide-Prozesses an
den Ecken der aktiven Gebiete 24 um 45° geneigte Oberflächen
28 aus (Fig. 2B). Die Fig. 2C und 2D stellen den weiteren
Ablauf des HDPCVD-Prozesses mit gleichzeitigem Ätzen und
Abscheiden bis zur vollständigen Füllung des Grabens 16 dar.
Bei dem beschriebenen HPDCVD-Verfahren kann es aber zu
einem Problem kommen, das anhand der Fig. 3A und 3B näher
erläutert werden soll. Fig. 3A zeigt ein Substrat 30 mit
einer Oxidschicht 32 und einer Nitridschicht 34. Das Substrat
30 weist darüber hinaus Isolationsgräben 36 auf, deren Wände
mit einer Oxidschicht 38 bedeckt sind. In der Fig. 3A sind
die Isolationsgräben 36 teilweise mit Oxidschicht 40 gefüllt
dargestellt. Wie oben beschrieben erfolgt während der
Abscheidung der Oxidschicht 40 durch ein HPDCVD-Verfahren
gleichzeitig ein Ätzprozess. Dadurch können die Ecken der
Isoliergräben 36, die Oxidschicht 32, die Nitridschicht 34
und die Oxidschicht 38 beschädigt werden, was durch
Referenzzeichen 42 dargestellt ist. Gerade diese freiligenden
Kanten sind für Sputterschädigungen durch ihre exponierte
Lage sehr gefährdet. In Fig. 3B ist die Situation nach dem
HPDCVD-Abscheidungsprozess dargestellt. Die Isolationsgräben
36 sind vollständig mit Oxidschicht 40 gefüllt, die
Beschädigungen 42 von Oxidschicht 32, Nitridschicht 34 und
Oxidschicht 38 sind aber immer noch vorhanden.
Die Fig. 4 zeigt eine mit einem
Transmissionselektronenmikroskop aufgenommene Abbildung der
Beschädigungen 42, die durch einen HDPCVD-Prozess zur Füllung
von Isolationsgräben hervorgerufen werden. Beschädigungen der
beschriebenen Art führen zu einem Absinken der
Einsatzspannung (Array VT), zu Leckströmen und zu einer Gate
Oxid Degradation (verringerte GOX-Zuverlässigkeit).
Das US Patent US 6,037,018 beschreibt ein Verfahren, mit
dem die oben geschilderten Beschädigungen verhindert werden
können. Gemäß der US 6,037,018 wird auf die Oxidschicht 38
und die Nitridschicht 34 eine Siliziumoxid-Schutzschicht 44
aufgebracht (Fig. 5). Dazu wird ein O3-TEOS Prozess bei
niedrigem Druck oder ein O3-TEOS Prozess mit niedriger O3-
Konzentration durchgeführt. Nach dem Aufbringen der
Siliziumoxid-Schicht 44 wird selbige bei rund 1000°C in einer
Stickstoff-Atmosphäre verdichtet. Anschließend werden die
Isolationsgräben durch einen HDPCVD-Prozess mit der
Oxidschicht 40 gefüllt. Durch die Schutzschicht 44 werden
Beschädigungen während des HDPCVD-Prozesses vermieden.
Das von dem US Patent US 6,037,018 vorgeschlagene
Verfahren weist allerdings den Nachteil auf, dass ein
zusätzlicher Prozessschritt, nämlich das Aufbringen der
Oxidschutzschicht 44 durchgeführt werden muss. Im Hinblick
auf die Prozessführung bei der Herstellung von
Halbleiterbauelementen bedeutet dies einen erheblichen
Mehraufwand.
Der vorliegenden Erfindung liegt daher die Aufgabe
zugrunde, ein Verfahren zur Herstellung von HDPCVD-Oxid
gefüllten Isolationsgräben bereitzustellen, das die Nachteile
des Standes der Technik nicht aufweist.
Diese Aufgabe wird durch das Verfahren zur Herstellung
eines HDPCVD-Oxid gefüllten Isolationsgrabens gemäß dem
unabhängigen Patentanspruch 1 gelöst. Weitere vorteilhafte
Ausführungsformen, Ausgestaltungen und Aspekte der
vorliegenden Erfindung ergeben sich aus den abhängigen
Patentansprüchen, der Beschreibung und den beiliegenden
Zeichnungen.
Das erfindungsgemäße Verfahren zur Herstellung eines
HDPCVD-Oxid gefüllten Isolationsgrabens umfasst die Schritte:
- a) in einem Halbleitersubstrat (60) wird wenigstens ein Isolationsgraben geformt,
- b) an den Seitenwänden und am Boden des Isolationsgrabens wird durch einen Oxidationsschritt eine erste Siliziumoxidschicht (66) gebildet,
- c) an den Seitenwänden und am Boden des Isolationsgrabens wird durch ein HDPCVD-Verfahren eine zweite Siliziumoxidschicht (68) gebildet, wobei mit einem relativ hohen Verhältnis von Abscheidung zu Ätzung gearbeitet wird,
- d) eine dritte Siliziumoxidschicht wird durch ein HDPCVD- Verfahren abgeschieden, so dass der Isolationsgraben mit Silizimoxid gefüllt ist, wobei mit einem im Vergleich zu Schritt c) niedrigerem Verhältnis von Abscheidung zu Ätzung gearbeitet wird.
In dem erfindungsgemäßen Verfahren wird also eine Oxid-
Schutzschicht dadurch gebildet, dass der HDPCVD-Prozess
zunächst ohne oder nur mit einer geringen Bias-Spannung
zwischen Plasma und Wafer durchgeführt wird. Dadurch wird
eine Abtragung der abgeschiedenen zweiten Siliziumoxidschicht
vermindert oder sogar weitgehend verhindert. Bevorzugt erfogt
die Abscheidung der zweiten Siliziumoxidschicht sogar ohne
Abtragung, d. h. ohne Ätzung. Da das HDPCVD-Verfahren bei der
Abscheidung der zweiten Siliziumoxidschicht mit deutlich
verminderter Ätzung durchgeführt wird, werden bereits auf dem
Halbleitersubstrat und insbesondere auf den Seitenwänden und
Kanten des Isolationsgrabens vorhandene Schichten und
Strukturen nicht beschädigt bzw. abgetragen. Die verringerte
Ätzung wird durch eine geringe Bias-Spannung erreicht, die
ihrerseits wieder über die in das Plasma eingekoppelte
Leistung eingestellt werden kann. Die Abscheidung der zweiten
Siliziumoxidschicht kann auch ohne angelegte Bias-Spannung
erfolgen, um praktisch ohne Ätzung zu arbeiten. Die zweite
Siliziumoxidschicht sollte bis zu einer Dicke abgeschieden
werden, die bei der nachfolgenden Abscheidung der dritten
Siliziumoxidschicht einen ausreichenden Schutz der von der
zweiten Siliziumoxidschicht bedeckten Strukturen
gewährleistet.
Erst nach Abscheidung der zweiten Siliziumoxidschicht
mit einer vorgegebenen Dicke wird die Bias-Spannung erhöht
und der Isolationsgraben mit der dritten Siliziumoxidschicht
vollständig mit Oxid gefüllt. Durch das erfindungsgemäße
Verfahren werden Schäden, die zu einem Absinken der
Einsatzspannung (Array VT), zu Leckströmen oder zu einer Gate
Oxid Degradation (verringerte GOX-Zuverlässigkeit) führen,
vermieden. Gegenüber dem von dem US Patent 6,037,018
vorgeschlagenen Verfahren weist der Prozess der vorliegenden
Erfindung den Vorteil auf, dass der zusätzliche
Prozessschritt der US 6,037,018, nämlich das Aufbringen der
Oxidschutzschicht durch einen O3-TEOS Prozess vermieden wird.
Im Hinblick auf die Prozessführung bei der Herstellung von
Halbleiterbauelementen bedeutet dies einen erheblich
geringeren Aufwand an Material und Zeit und damit eine
bedeutende Kosteneinsparung.
Bei dem erfindungsgemäßen Verfahren wird demnach bei der
Abscheidung von Siliziumoxid mit dem HDPCVD-Verfahren
zunächst mit einem relativ hohen Verhältnis von Abscheidung
zu Ätzung und anschließend mit einem dazu vergleichsweise
niedrigem Verhältnis gearbeitet. Dabei wird die
Abtragungsrate des abgeschiedenen Siliziumoxids zu Beginn im
Vergleich zur nachfolgenden Abscheidung deutlich vermindert.
Die Abtragungsrate kann über die Bias-Spannung zwischen Wafer
und Plasma und die in das Plasma eingekoppelte Leistung
eingestellt werden. Im Falle der sogenannten self-biasing,
bei der sich die Bias-Spannung aus dem Verhältnis der
Kapazitäten zwischen Plasma und Wafer einerseits und Plasma
und der dem Wafer gegenüberliegender Elektrode andererseits
einstellt, wird die Bias-Spannung durch Wahl der
eingekoppelten Leistung geregelt. Die Abscheidung der zweiten
und dritten Siliziumoxidschicht kann auch unmittelbar
hintereinander ohne Unterbrechung mittels eines einzigen
HDPCVD-Verfahrens erfolgen, wobei bei der Abscheidung der
zweiten und dritten Siliziumoxidschicht in Form einer
einzigen Siliziumoxidschicht lediglich die Bias-Spannung
verändert wird. Das HDPCVD-Verfahren wird demnach zweistufig
durchgeführt. In der ersten Stufe erfolgt die Abscheidung bei
geringer oder keiner Bias-Spannung während in der zweiten
Stufe die Bias-Spannung bis zum gewünschten Verhältnis von
Abscheidung zu Ätzung erhöht wird.
Gemäß einer bevorzugten Ausführungsform der vorliegenden
Erfindung weist der Isolationsgraben eine Tiefe zwischen 300
und 500 nm auf, insbesondere eine Tiefe zwischen 350 und 450 nm.
Ebenfalls bevorzugt werden Ausführungsformen mit
Isolationsgräben einer Breite von weniger als 0.3 µm,
insbesondere einer Breite von weniger als 0.2 µm.
Gemäß einer weiteren bevorzugten Ausführungsform der
vorliegenden Erfindung weist die ohne Anlegen einer RF-
Spannung abgeschiedene Oxidschicht eine Dicke zwischen 20 und
200 nm auf. Ganz besonders bevorzugt wird eine Dicke der
Oxidschicht zwischen 40 und 150 nm. Da die ohne Anlegen einer
RF-Spannung abgeschiedene Oxidschicht einerseits eine
bestimmte Dicke aufweisen sollte, um die darunterliegenden
Strukturen mit Sicherheit vor Beschädigungen während des
HDPCVD-Prozesses mit angelegter RF-Spannung zu schützen,
andererseits die Abscheidung ohne angelegte RF-Spannung zu
einer unvollständigen Füllung (Hohlräume) der
Isolationsgräben führen kann, werden innerhalb der
vorliegenden Erfindung Oxidschichten, die ohne angelegte RF-
Spannung abgeschieden werden, ganz besonders bevorzugt, die
eine Dicke zwischen 60 und 100 nm, insbesondere eine Dicke
zwischen 70 und 90 nm aufweisen. Ganz besonders bevorzugt
wird eine Dicke von rund 80 nm.
Die anschließend mit Hilfe einer angelegten RF-Spannung
abgeschiedene Oxidschicht muss die Isoliergräben vollständig
füllen. Daher werden Ausführungsformen bevorzugt, bei denen
die mit Hilfe einer angelegten RF-Spannung abgeschiedene
Oxidschicht eine Dicke zwischen 300 und 500 nm, insbesondere
eine Dicke zwischen 350 und 450 nm aufweist.
Als nicht-leitendes Material zur Füllung der
Isolationsgräben des Halbleiter-Bauelements wird bevorzugt
Siliziumoxid verwendet. Als Si-Quelle beim Aufbringen der
nichtleitenden Schichten wird Tetraethylorthosilikat (TEOS)
bevorzugt.
Bevorzugt wird der HPDCVD-Prozess in Schritt d) bei
angelegter RF-Spannung mit einem Verhältnis von Abscheidung
zu Ätzung zwischen 5.0 und 7.0, insbesondere einem Verhältnis
von Abscheidung zu Ätzung zwischen 5.5 und 6.5 durchgeführt.
Weiterhin ist es bevorzugt, wenn der HPDCVD-Prozess in
Schritt c) mit einem Verhältnis von Abscheidung zu Ätzung
zwischen 300 und 2000 durchgeführt wird.
Bevorzugt wird beim HPDCVD-Prozess in Schritt c) eine
RF-Bias-Leistung von ≦ 1 KW und in Schritt d) eine RF-Bias-
Leistung von ≧ 2 KW gewählt.
Die Erfindung wird nachfolgend anhand der Figuren näher
dargestellt. Es zeigen:
Fig. 1A-1C ein Verfahren zur Herstellung eines
Isolationsgrabens nach dem Stand;
Fig. 2A-2D ein weiteres Verfahren zur Herstellung eines
Isolationsgrabens nach dem Stand;
Fig. 3A-3B ein drittes Verfahren zur Herstellung eines
Isolationsgrabens nach dem Stand;
Fig. 4 eine mit einem Transmissionselektronen
mikroskop aufgenommene Abbildung der
Beschädigungen, die durch einen herkömmlichen
HDPCVD-Prozess zur Füllung von
Isolationsgräben hervorgerufen werden;
Fig. 5 ein Verfahren nach dem Stand der Technik, mit
dem die in Fig. 4 gezeigten Beschädigungen
verhindert werden können;
Fig. 6 einen schematischen Querschnitt durch ein
Halbleiterbauelement nach der Erzeugung eines
gefüllten Isolationsgrabens mit einem
erfindungsgemäßen Verfahren;
Fig. 7 eine transmissionselektronenmikroskopische
Aufnahme eines Halbleiterbauelements nach der
Erzeugung eines gefüllten Isolationsgrabens
mit einem erfindungsgemäßen Verfahren.
Fig. 6 zeigt schematisch den Querschnitt eines
Halbleiter-Bauelements nach dem Abscheiden einer Oxid-Schicht
ohne Anlegen einer RF-Spannung an den Wafer. Dargestellt ist
das Halbleitersubstrat 60, die Pad-Oxidschicht 62, die Pad-
Nitridschicht 64, die Oxidschicht 66, sowie die während des
HDPCVD-Prozesses ohne Anlegen einer RF-Spannung abgeschiedene
Oxidschicht 68. Durch einen Kreis ist die exponierte Ecke
hervorgehoben, die durch die Schicht 68 vor Beschädigungen in
dem nachfolgenden HDPCVD-Schritt mit angelegter RF-Spannung
geschützt wird.
Fig. 7 zeigt eine transmissionselektronenmikroskopische
Aufnahme eines Halbleiterbauelements mit gefülltem
Isolationsgraben. Durch einen Kreis ist die exponierte Ecke
hervorgehoben, die durch die Schicht 68 vor Beschädigungen in
dem HDPCVD-Schritt mit angelegter RF-Spannung, durch den der
Isolationsgraben gefüllt wurde, geschützt wurde. Es ist eine
intakte Schicht 68 ohne Beschädigungen erkennbar.
Zur Herstellung eines HDPCVD-Oxid gefüllten
Isolationsgrabens wird zunächst in einem Halbleitersubstrat
60 durch ein Trockenätzverfahren ein Isolationsgraben
geformt. Das Trockenätzverfahren wird mit einer Leistung von
300 bis 500 Watt und einem Kammerdruck von 40 bis 60 mTorr
durchgeführt. In die Kammer wird ein Fluss von 5 bis 15 sccm
CHF3, 70 bis 100 sccm N2 und 5 bis 10 sccm NF3 eingeleitet.
Zur Abscheidung einer Siliziumoxidschicht 66 an den
Seitenwänden und am Boden des Isolationsgrabens wird für
einen Zeitraum von 5 Minuten bei einem Fluss von 100 sccm HCl
und 10000 sccm O2 auf eine Temperatur von 1000°C erhitzt.
An den Seitenwänden und am Boden des Isolationsgrabens
wird anschließend durch ein HDPCVD-Verfahren eine zweite
Siliziumoxidschicht 68 gebildet, wobei eine Bias-RF-Power von
weniger als 1 kWatt angelegt wird, so dass sich keine Bias-
Spannung ausbildet. In diesem Schritt wird durch Einleiten
von Ar, SiH4 und O2 eine 60 nm dicke Schicht gebildet.
Anschließend wird eine dritte Siliziumoxidschicht durch
ein HDPCVD-Verfahren abgeschieden, wobei eine Bias-RF-Power
von 2 bis 3 kWatt angelegt wird, so dass sich eine Bias-
Spannung ausbildet. In diesem Schritt wird durch Einleiten
von Ar, SiH4 und O2 eine bis zu 500 nm dicke Schicht
abgeschieden.
Claims (12)
1. Verfahren zur Herstellung eines HDPCVD-Oxid gefüllten
Isolationsgrabens umfassend die Schritte
- a) in einem Halbleitersubstrat (60) wird wenigstens ein Isolationsgraben geformt,
- b) an den Seitenwänden und am Boden des Isolationsgrabens wird durch einen Oxidationsschritt eine erste Siliziumoxidschicht (66) gebildet,
- c) an den Seitenwänden und am Boden des Isolationsgrabens wird durch ein HDPCVD-Verfahren eine zweite Siliziumoxidschicht (68) gebildet, wobei mit einem relativ hohen Verhältnis von Abscheidung zu Ätzung gearbeitet wird,
- d) eine dritte Siliziumoxidschicht wird durch ein HDPCVD- Verfahren abgeschieden, so dass der Isolationsgraben mit Silizimoxid gefüllt ist, wobei mit einem im Vergleich zu Schritt c) niedrigerem Verhältnis von Abscheidung zu Ätzung gearbeitet wird.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, dass
der Isolationsgraben eine Tiefe zwischen 300 und 500 nm
aufweist.
3. Verfahren nach Anspruch 2,
dadurch gekennzeichnet, dass
der Isolationsgraben eine Tiefe zwischen 350 und 450 nm
aufweist.
4. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, dass
der Isolationsgraben eine Breite von weniger als 0.3 µm
aufweist.
5. Verfahren nach Anspruch 4,
dadurch gekennzeichnet, dass
der Isolationsgraben eine Breite von weniger als 0.2 µm
aufweist.
6. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, dass
die zweite Oxidschicht (68) eine Dicke zwischen 20 und 200 nm,
insbesondere eine Dicke zwischen 40 und 150 nm,
aufweist.
7. Verfahren nach Anspruch 6,
dadurch gekennzeichnet, dass
die zweite Oxidschicht (68) eine Dicke zwischen 60 und 100 nm,
insbesondere eine Dicke zwischen 70 und 90 nm,
aufweist.
8. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, dass
die dritte Oxidschicht eine Dicke zwischen 300 und 500 nm,
insbesondere eine Dicke zwischen 350 und 450 nm, aufweist.
9. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, dass
als Si-Quelle in dem HDPCVD-Verfahren
Tetraethylorthosilikat (TEOS) verwendet wird.
10. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, dass
der HPDCVD-Prozess in Schritt d) mit einem Verhältnis von
Abscheidung zu Ätzung zwischen 5.0 und 7.0, insbesondere
zwischen 5.5 und 6.5, durchgeführt wird.
11. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, dass
der HPDCVD-Prozess in Schritt c) mit einem Verhältnis von
Abscheidung zu Ätzung zwischen 300 und 2000 durchgeführt
wird.
12. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, dass
beim HPDCVD-Prozess in Schritt c) eine RF-Bias-Leistung
von ≦ 1 KW und in Schritt d) eine RF-Bias-Leistung von ≧ 2 KW
eingestellt wird.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10127622A DE10127622B4 (de) | 2001-06-07 | 2001-06-07 | Verfahren zur Herstellung eines mit HDPCVD-Oxid gefüllten Isolationsgrabens |
US10/164,927 US20030003682A1 (en) | 2001-06-07 | 2002-06-06 | Method for manufacturing an isolation trench filled with a high-density plasma-chemical vapor deposition oxide |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10127622A DE10127622B4 (de) | 2001-06-07 | 2001-06-07 | Verfahren zur Herstellung eines mit HDPCVD-Oxid gefüllten Isolationsgrabens |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10127622A1 true DE10127622A1 (de) | 2002-12-19 |
DE10127622B4 DE10127622B4 (de) | 2009-10-22 |
Family
ID=7687490
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10127622A Expired - Fee Related DE10127622B4 (de) | 2001-06-07 | 2001-06-07 | Verfahren zur Herstellung eines mit HDPCVD-Oxid gefüllten Isolationsgrabens |
Country Status (2)
Country | Link |
---|---|
US (1) | US20030003682A1 (de) |
DE (1) | DE10127622B4 (de) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7550794B2 (en) * | 2002-09-20 | 2009-06-23 | Idc, Llc | Micromechanical systems device comprising a displaceable electrode and a charge-trapping layer |
US7067440B1 (en) | 2001-08-24 | 2006-06-27 | Novellus Systems, Inc. | Gap fill for high aspect ratio structures |
US7781850B2 (en) | 2002-09-20 | 2010-08-24 | Qualcomm Mems Technologies, Inc. | Controlling electromechanical behavior of structures within a microelectromechanical systems device |
US7122485B1 (en) | 2002-12-09 | 2006-10-17 | Novellus Systems, Inc. | Deposition profile modification through process chemistry |
US7344996B1 (en) | 2005-06-22 | 2008-03-18 | Novellus Systems, Inc. | Helium-based etch process in deposition-etch-deposition gap fill |
US7163896B1 (en) | 2003-12-10 | 2007-01-16 | Novellus Systems, Inc. | Biased H2 etch process in deposition-etch-deposition gap fill |
US7476621B1 (en) | 2003-12-10 | 2009-01-13 | Novellus Systems, Inc. | Halogen-free noble gas assisted H2 plasma etch process in deposition-etch-deposition gap fill |
KR101255691B1 (ko) * | 2004-07-29 | 2013-04-17 | 퀄컴 엠이엠에스 테크놀로지스, 인크. | 간섭 변조기의 미소기전 동작을 위한 시스템 및 방법 |
US7217658B1 (en) | 2004-09-07 | 2007-05-15 | Novellus Systems, Inc. | Process modulation to prevent structure erosion during gap fill |
US7176039B1 (en) * | 2004-09-21 | 2007-02-13 | Novellus Systems, Inc. | Dynamic modification of gap fill process characteristics |
US7381451B1 (en) | 2004-11-17 | 2008-06-03 | Novellus Systems, Inc. | Strain engineering—HDP thin film with tensile stress for FEOL and other applications |
TW200628877A (en) * | 2005-02-04 | 2006-08-16 | Prime View Int Co Ltd | Method of manufacturing optical interference type color display |
US7265009B2 (en) * | 2005-02-24 | 2007-09-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | HDP-CVD methodology for forming PMD layer |
US7211525B1 (en) | 2005-03-16 | 2007-05-01 | Novellus Systems, Inc. | Hydrogen treatment enhanced gap fill |
EP2495212A3 (de) * | 2005-07-22 | 2012-10-31 | QUALCOMM MEMS Technologies, Inc. | MEMS-Vorrichtungen mit Stützstrukturen und Herstellungsverfahren dafür |
CN101228091A (zh) * | 2005-07-22 | 2008-07-23 | 高通股份有限公司 | 用于mems装置的支撑结构及其方法 |
US7795061B2 (en) * | 2005-12-29 | 2010-09-14 | Qualcomm Mems Technologies, Inc. | Method of creating MEMS device cavities by a non-etching process |
US7382515B2 (en) * | 2006-01-18 | 2008-06-03 | Qualcomm Mems Technologies, Inc. | Silicon-rich silicon nitrides as etch stops in MEMS manufacture |
US7450295B2 (en) * | 2006-03-02 | 2008-11-11 | Qualcomm Mems Technologies, Inc. | Methods for producing MEMS with protective coatings using multi-component sacrificial layers |
US20070249078A1 (en) * | 2006-04-19 | 2007-10-25 | Ming-Hau Tung | Non-planar surface structures and process for microelectromechanical systems |
US7763546B2 (en) * | 2006-08-02 | 2010-07-27 | Qualcomm Mems Technologies, Inc. | Methods for reducing surface charges during the manufacture of microelectromechanical systems devices |
US7733552B2 (en) * | 2007-03-21 | 2010-06-08 | Qualcomm Mems Technologies, Inc | MEMS cavity-coating layers and methods |
JP5563186B2 (ja) * | 2007-03-30 | 2014-07-30 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
US7719752B2 (en) | 2007-05-11 | 2010-05-18 | Qualcomm Mems Technologies, Inc. | MEMS structures, methods of fabricating MEMS components on separate substrates and assembly of same |
US8133797B2 (en) * | 2008-05-16 | 2012-03-13 | Novellus Systems, Inc. | Protective layer to enable damage free gap fill |
US7851239B2 (en) * | 2008-06-05 | 2010-12-14 | Qualcomm Mems Technologies, Inc. | Low temperature amorphous silicon sacrificial layer for controlled adhesion in MEMS devices |
US7864403B2 (en) * | 2009-03-27 | 2011-01-04 | Qualcomm Mems Technologies, Inc. | Post-release adjustment of interferometric modulator reflectivity |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6037018A (en) * | 1998-07-01 | 2000-03-14 | Taiwan Semiconductor Maufacturing Company | Shallow trench isolation filled by high density plasma chemical vapor deposition |
US6211040B1 (en) * | 1999-09-20 | 2001-04-03 | Chartered Semiconductor Manufacturing Ltd. | Two-step, low argon, HDP CVD oxide deposition process |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997024761A1 (en) * | 1995-12-27 | 1997-07-10 | Lam Research Corporation | Methods and apparatus for filling trenches in a semiconductor wafer |
TW388096B (en) * | 1996-06-10 | 2000-04-21 | Texas Instruments Inc | Integrated circuit insulator and method |
US6573152B1 (en) * | 1999-10-12 | 2003-06-03 | Stmicroelectronics S.R.L. | Self-planarizing process for shallow trench isolation |
-
2001
- 2001-06-07 DE DE10127622A patent/DE10127622B4/de not_active Expired - Fee Related
-
2002
- 2002-06-06 US US10/164,927 patent/US20030003682A1/en not_active Abandoned
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6037018A (en) * | 1998-07-01 | 2000-03-14 | Taiwan Semiconductor Maufacturing Company | Shallow trench isolation filled by high density plasma chemical vapor deposition |
US6211040B1 (en) * | 1999-09-20 | 2001-04-03 | Chartered Semiconductor Manufacturing Ltd. | Two-step, low argon, HDP CVD oxide deposition process |
Also Published As
Publication number | Publication date |
---|---|
DE10127622B4 (de) | 2009-10-22 |
US20030003682A1 (en) | 2003-01-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE10127622B4 (de) | Verfahren zur Herstellung eines mit HDPCVD-Oxid gefüllten Isolationsgrabens | |
DE10230088B4 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung | |
EP0645808B1 (de) | Verfahren zur Herstellung eines Isolationsgrabens in einem SOI-Substrat | |
DE10016340C1 (de) | Verfahren zur Herstellung von flaschenförmigen Tiefgräben zur Verwendung in Halbleitervorrichtungen | |
DE102006037710B4 (de) | Verfahren zur Herstellung einer Grabenisolation eines Halbleiterbauelements | |
DE4142469B4 (de) | Verfahren zur Erzeugung und zur Entfernung von temporären Siliziumdioxid-Strukturen | |
DE10224935A1 (de) | Verfahren zum Ätzen von Öffnungen mit hohem Seitenverhältnis | |
DE10234601A1 (de) | Halbleiterbauelement mit SOI-Substrat und Herstellungsverfahren hierfür | |
DE19860780A1 (de) | Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung | |
DE19956078A1 (de) | Verfahren zur Herstellung eines Isolationskragens in einem Grabenkondensators | |
DE10154346A1 (de) | Ausffüllen von Substratvertiefungen mit SiO ¶¶2¶¶ durch HDP-Gasphasenabscheidung unter Beteiligung von H¶¶2¶¶O¶¶2¶¶ oder H¶¶2¶¶O als Reaktionsgas | |
DE10011642C2 (de) | Verfahren zur Erzeugung einer Flachgrabenisolation eines Halbleiterbauteils | |
EP1019958B1 (de) | Verfahren zur ausbildung einer grabenstruktur in einem siliziumsubstrat | |
DE102005063129B4 (de) | Verfahren zur Herstellung eines Halbleiterbauelements mit Isolationsgraben mit reduzierter Seitenwandverspannung | |
EP1709677B1 (de) | Passivierung tiefer isolierender trenngraeben mit versenkten abdeckschichten | |
DE102004042459B3 (de) | Verfahren zur Herstellung einer Grabenisolationsstruktur mit hohem Aspektverhältnis | |
DE19717880A1 (de) | Verfahren zur Bildung eines Isolationsbereichs einer Halbleitereinrichtung | |
DE10138510B4 (de) | Grabenisolation mit selbstjustierender Oberflächenversiegelung und Verfahren zur Herstellung einer solchen Grabenisolation | |
EP1166349B1 (de) | Verfahren zur herstellung einer grabenisolation für elektrisch aktive bauelemente | |
DE10321494B4 (de) | Herstellungsverfahren für eine Halbleiterstruktur | |
DE10032795C2 (de) | Herstellungsverfahren für ein Halbleiterbauelement mit einem Graben | |
DE10337061A1 (de) | Halbleiterbaugruppe und Herstellungsverfahren dafür | |
WO1998003992A1 (de) | Verfahren zum auffüllen von gräben in einem substrat | |
DE102004055649B4 (de) | Verfahren zum Herstellen eines Isolationsgrabens in einer Halbleiterstruktur | |
DE10008813B4 (de) | Verfahren zur Herstellung einer Flachgraben- Isolationsstruktur und Verfahren zum Einebnen der Oberfäche einer Materialschicht in einer Halbleitervorrrichtung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8127 | New person/name/address of the applicant |
Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
|
8364 | No opposition during term of opposition | ||
R081 | Change of applicant/patentee |
Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE |
|
R081 | Change of applicant/patentee |
Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE |
|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |