KR100571486B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법을 개시한다. 이에 의하면, 반도체 기판 상에 트렌치 형성을 위한 개구부를 갖는 패드 산화막과 질화막의 적층 구조로 이루어진 희생막을 형성하고, 상기 개구부 내의 반도체 기판을 식각시킴으로써 트렌치를 형성하고, 상기 트렌치를 갭 필링하도록 상기 트렌치의 내부와 함깨 상기 희생막 상에 절연막을 적층한 후 상기 절연막을 평탄화시킴으로써 소자 분리막을 형성하고, 상기 트렌치의 상측 모서리부에 인접한, 반도체 기판의 영역에 NO 또는 N2O 가스를 이용한 열처리공정에 의해 열처리한다.
따라서, 본 발명은 상기 트렌치의 상측 모서리부에 인접한, 반도체 기판의 영역에 산화질화막을 형성함으로써 상기 트렌치의 상측 모서리부를 라운드 형상으로 형성하므로 상기 트렌치의 상측 모서리부에서의 전계 집중을 완화할 수 있다.
따라서, 본 발명은 상기 반도체 소자의 게이트 산화막 특성, 누설전류 특성, 항복전압 특성, 킹크 효과(kink effect), 절연 특성과 같은 전기적인 특성을 향상시킬 수가 있고 나아가 반도체 소자의 수율을 향상시킬 수가 있다.
트렌치, 상측 모서리부, 라운드, 산화질화막

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}
도 1은 종래 기술에 의한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 구조를 나타낸 단면도.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조 방법에 적용된 샐로우 트렌치 아이솔레이션 공정을 나타낸 단면 공정도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 트렌치의 상측 모서리부를 라운드 형상으로 형성함으로써 반도체 소자의 전기적인 특성을 향상시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 아이솔레이션(Isolation) 기술로는 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. 이후, LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔 다. 이들 기술들은 공정이 복잡할 뿐만 아니라 실리콘 산화막에 의한 채널 영역의 잠식을 가져오는 새 부리(Bird's Beak) 현상을 근본적으로 방지할 수 없으므로 반도체 소자의 고집적화에 한계가 있다. 더욱이, 실리콘 기판의 액티브 영역과 필드 영역 사이의 표면 단차가 심하게 발생하므로 상기 표면 단차를 줄여주기 위해 후속으로 평탄화 공정이 진행되어야 한다.
최근에 들어, 이러한 점을 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되었다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.
상기 샐로우 트렌치 아이솔레이션 공정은 실리콘 기판의 아이솔레이션 영역에 트렌치를 형성하고 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막을 갭 필링(gap filling)시킨 후 상기 산화막을 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 연마하여 상기 트렌치 내의 산화막과 실리콘 기판을 평탄화시킨다. 따라서, 실리콘 기판의 아이솔레이션 영역의 트렌치 내에만 산화막이 형성된다.
상기 트렌치를 갭 필링하는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학 기상 증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 공정이나 서브 상압 화학 기상 증착(Subatmospheric Pressure Chemical Vapor Deposition: SACVD) 공정을 이용한 산화막이거나, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정이나 플라즈마 강화 화학 기상 증착(plasm enhanced chemical vapor deposition: PECVD) 공정을 이용한 산화막이 주로 사용되고 있다.
종래의 샐로우 트렌치 아이솔레이션 공정은 도 1에 도시된 바와 같이, 반도체 기판(10)의 필드 영역을 건식 식각공정에 의해 식각함으로써 트렌치(15)를 형성하고, 상기 트렌치(15) 내의 반도체 기판(10)의 표면에 라이너 산화막(17)을 형성하고, 상기 트렌치(15)를 갭 필링(gap filling) 하도록 상기 트렌치(15) 내에 소자 분리막(19)을 형성하고, 상기 반도체 기판(10)의 액티브 영역을 노출시킨다. 여기서, 상기 트렌치(11)의 상측 모서리부가 날카로운 각진 형상을 이룬다.
그런데, 종래에는 상기 반도체 기판의 액티브 영역에 게이트 절연막, 게이트 전극, 소스/드레인 등을 형성함으로써 모스 트랜지스터와 같은 반도체 소자를 제조하였을 경우, 상기 각진 형상의 상측 모서리부에 전계가 집중되므로 상기 반도체 소자의 게이트 산화막 특성, 누설전류 특성, 항복전압 특성, 킹크 효과(kink effect), 절연 특성과 같은 전기적인 특성이 저하된다. 그 결과, 상기 반도체 소자의 수율이 저하된다.
이를 개선하기 위해 최근에는 HCl 성분을 포함한 C2H2Cl2를 이용하여 상기 트렌치 내의 라이너 산화막을 형성하고 있지만, 여전히 상기 트렌치의 상측 모서리부를 라운드(round) 형상으로 형성하는데 한계가 있다.
따라서, 본 발명의 목적은 트렌치의 상측 모서리부를 라운드 형상으로 형성시킴으로써 반도체 소자의 전기적인 특성을 향상시키는데 있다.
본 발명의 다른 목적은 반도체 소자의 수율을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판 상에 상기 반도체 기판의 필드 영역을 노출시키기 위한 개구부를 갖는 희생막을 형성하는 단계; 상기 개구부 내의 반도체 기판을 식각시킴으로써 트렌치를 형성하는 단계; 상기 트렌치 내의 반도체 기판에 라이너 산화막을 형성하는 단계; 상기 트렌치에 절연막을 갭 필링한 후 상기 절연막을 평탄화시킴으로써 소자 분리막을 형성하는 단계; 열처리공정을 이용하여 상기 트렌치의 상측 모서리부에 인접한, 반도체 기판의 액티브 영역의 모서리부에 산화질화막을 형성하는 단계; 및 상기 희생막을 제거시킴으로써 상기 반도체 기판의 액티브 영역을 노출시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 열처리공정을 850~1100℃의 온도와, NO 가스와 N2O 가스 중 어느 하나와 N2 가스의 분위기에서 진행할 수 있다.
바람직하게는, 상기 NO 가스와 N2O 가스 중 어느 하나와 N2 가스를 각각 0.5~30 slm과 9.5~70 slm의 유량으로 공급할 수 있다.
따라서, 본 발명은 상기 트렌치의 상측 모서리부를 라운드 형상으로 형성할 수 있으므로 반도체 소자의 전기적인 특성을 향상시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일한 부호를 부여한다.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10) 상에 트렌치 형성을 위한 희생막의 패턴을 형성한다.
이를 좀 더 상세히 언급하면, 상기 반도체 기판(10)의 표면 상에 열산화공정 또는 화학 기상 증착 공정에 의해 패드 산화막(11)을 40Å∼150Å의 두께로 형성하고, 상기 패드 산화막(11) 상에 질화막(13)을 500∼4000Å의 두께로 적층한다.
여기서, 상기 패드 산화막(11)은 상기 반도체 기판(10)과 질화막(13)의 스트레스를 완화시켜주기 위한 것이다. 상기 질화막(13)은 트렌치 형성을 위한 식각공정을 진행할 때 하드 마스크층으로서 사용되며, 또한 후속의 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정에서 식각 정지막으로서의 역할도 담당한다.
그런 다음, 사진식각공정을 이용하여 상기 반도체 기판(10)의 필드영역 상의 질화막(13)과 패드 산화막(11)을 건식 식각공정에 의해 제거시킴으로써 상기 질화막(13)과 패드 산화막(11)의 개구부(14)를 형성함과 아울러 상기 개구부(14) 내의 반도체 기판(10)의 필드 영역을 노출시킨다.
이후, 상기 질화막(13)을 식각 마스크층으로 이용하여 상기 개구부(14)의 반도체 기판(10)을 식각시킴으로써 트렌치(15)를 형성시킨다.
도 2b에 도시된 바와 같이, 이후, 상기 트렌치(15) 내의 반도체 기판(10)의 식각면에서의 식각 손상을 제거시키기 위해 상기 트렌치(15)의 식각면에 라이너 산화막(17)을 예를 들어 열 산화 공정에 의해 성장시킨다. 이어서, 상기 트렌치(15)에 갭 필링 특성이 양호한 절연막, 예를 들어 산화막을 갭 필링시킨다.
그 다음에, 상기 절연막을 평탄화 공정, 예를 들어 화학적 기계적 연마 공정에 의해 평탄화시킴으로써 소자 분리막(19)을 형성한다.
이때, 상기 소자 분리막(19)은 실질적으로, 상기 반도체 기판(10)의 액티브 영역 상의 질화막(13)의 표면 낮게 형성되므로 NO 또는 N2O 가스를 이용한 후속의 열처리공정을 진행할 때, 질소(N) 이온이 상기 소자 분리막(19)을 거쳐 상기 트렌치(15)의 상측 모서리부에 인접한, 상기 반도체 기판(10)의 액티브 영역의 모서리부로 확산할 수가 있다.
또한, 상기 반도체 기판(10)의 액티브 영역 상의 질화막(13)은 예를 들어 50~500Å의 잔존 두께(T)로 잔존시키는 것이 바람직한데, 이는 상기 열처리공정을 진행할 때 질소(N) 이온이 상기 질화막(13)을 거쳐 상기 반도체 기판(10)의 액티브 영역으로 확산하는 것을 방지하는 위함이다.
도 2c를 참조하면, 상기 반도체 기판(10)을 열처리공정, 예를 들어 NO 가스(21)를 이용한 열처리공정에 의해 처리함으로써 상기 트렌치(15)의 상측 모서리부에 인접한, 반도체 기판(10)의 액티브 영역의 모서리부에 질소(N) 이온을 확산시킨다. 물론, 상기 NO 가스(21) 대신에 N2O 가스를 사용하는 것도 가능하다.
여기서, 상기 열처리 공정을 850~1100℃의 온도와, NO(또는 N2O) 가스와 N2 가스의 분위기에서 진행한다. 상기 NO(또는 N2O) 가스와 N2 가스는 각각 9.5~70 slm과 0.5~30 slm의 유량으로 공급된다. 즉, 상기 NO(또는 N2O) 가스는 상기 NO(또는 N2O) 가스와 N2 가스를 포함한 전체 가스 유량의 5~30%의 범위에서 공급된다.
따라서, 상기 반도체 기판(10)의 액티브 영역의 모서리부에 산화질화막(23)이 형성되므로 상기 트렌치(15)의 상측 모서리부가 라운드 형상을 형성할 수 있다. 또한, 상기 소자 분리막(19)은 더욱 치밀해질 수 있다.
한편, 상기 질화막(13)은 질소(N) 이온이 상기 반도체 기판(10)의 액티브 영역으로 확산하는 것을 방지하므로 상기 반도체 기판(10)의 액티브 영역이 산화질화막으로 형성되는 것을 방지한다.
도 2d를 참조하면, 이후, 도 2c의 질화막(13)을 인산 용액을 이용한 습식 식각공정에 의해 제거시킴으로써 도 2c의 패드 산화막(11)을 노출시키고, 상기 패드 산화막(11)을 불산 용액을 이용한 습식 식각공정에 의해 제거함으로써 상기 반도체 기판(10)의 액티브 영역의 표면을 노출시킨다.
이후, 도면에 도시하지 않았지만, 상기 반도체 기판의 액티브 영역에 게이트 절연막, 게이트 전극, 소스/드레인, 층간 절연막, 배선 등을 형성함으로써 본 발명의 반도체 소자의 제조 방법을 완료한다.
따라서, 본 발명은 상기 트렌치의 상측 모서리부에 인접한, 반도체 기판의 액티브 영역의 모서리부에 산화질화막을 형성함으로써 상기 트렌치의 상측 모서리부를 라운드 형상으로 형성하므로 상기 트렌치의 상측 모서리부에서의 전계 집중을 완화할 수 있다.
따라서, 본 발명은 상기 반도체 소자의 게이트 산화막 특성, 누설전류 특성, 항복전압 특성, 킹크 효과(kink effect), 절연 특성과 같은 전기적인 특성을 향상시킬 수가 있고 나아가 반도체 소자의 수율을 향상시킬 수가 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판 상에 트렌치 형성을 위한 개구부를 갖는 패드 산화막과 질화막의 적층 구조로 이루어진 희생막을 형성하고, 상기 개구부 내의 반도체 기판을 식각시킴으로써 트렌치를 형성하고, 상기 트렌치를 갭 필링하도록 상기 트렌치의 내부와 함깨 상기 희생막 상에 절연막을 적층한 후 상기 절연막을 평탄화시킴으로써 소자 분리막을 형성하고, 상기 트렌치의 상측 모서리부에 인접한, 반도체 기판의 영역에 NO 또는 N2O 가스를 이용한 열처리공정에 의해 열처리한다.
따라서, 본 발명은 상기 트렌치의 상측 모서리부에 인접한, 반도체 기판의 영역에 산화질화막을 형성함으로써 상기 트렌치의 상측 모서리부를 라운드 형상으로 형성하므로 상기 트렌치의 상측 모서리부에서의 전계 집중을 완화할 수 있다.
따라서, 본 발명은 상기 반도체 소자의 게이트 산화막 특성, 누설전류 특성, 항복전압 특성, 킹크 효과(kink effect), 절연 특성과 같은 전기적인 특성을 향상시킬 수가 있고 나아가 반도체 소자의 수율을 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (3)

  1. 반도체 기판 상에 상기 반도체 기판의 필드 영역을 노출시키기 위한 개구부를 갖는 희생막을 형성하는 단계;
    상기 개구부 내의 반도체 기판을 식각시킴으로써 트렌치를 형성하는 단계;
    상기 트렌치 내의 반도체 기판에 라이너 산화막을 형성하는 단계;
    상기 트렌치에 절연막을 갭 필링한 후 상기 절연막을 평탄화시킴으로써 소자 분리막을 형성하는 단계;
    NO 가스와 N2O 가스 중 어느 하나와 N2 가스의 분위기에서 진행하는 열처리공정을 이용하여 상기 트렌치의 상측 모서리부에 인접한, 반도체 기판의 액티브 영역의 모서리부에 산화질화막을 형성하는 단계; 및
    상기 희생막을 제거시킴으로써 상기 반도체 기판의 액티브 영역을 노출시키는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 열처리공정을 850~1100℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 NO 가스와 N2O 가스 중 어느 하나와 N2 가스를 각각 0.5~30 slm과 9.5~70 slm의 유량으로 공급하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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