KR20010017502A - 반도체 소자 제조방법 - Google Patents

Abstract

트랜치 상단 에지부를 라운드 형상으로 가져가 주어, 전계 집중에 의한 Vth 저하를 막고 트랜지스터의 특성 향상을 이룰 수 있도록 한 반도체 소자 제조방법이 개시된다. 이를 구현하기 위하여 본 발명에서는, 반도체 기판 상에 패드 산화막과 질화막을 순차적으로 형성하는 단계와, 필드영역으로 사용되어질 부분의 상기 기판 표면이 노출되도록 상기 질화막과 상기 패드 산화막을 선택식각하는 단계와, 상기 질화막을 마스크로 이용하여 상기 결과물 상으로 산화촉진 물질을 이온주입하여 상기 기판 내의 필드영역 표면쪽에 불순물 도핑 영역을 형성하는 단계와, 상기 질화막을 마스크로 이용하여 상기 기판의 표면 노출부를 일부 식각하여 트랜치를 형성하는 단계와, 상기 질화막과 상기 패드 산화막을 제거하는 단계와, 상기 트랜치 내에 STI를 형성하는 단계, 및 게이트 절연막을 사이에 두고, 상기 STI와 소정 부분 오버랩되도록 상기 기판 상의 소정 부분에 걸쳐 게이트 전극을 형성하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.

Description

반도체 소자 제조방법{method for fabricating semiconductor device}

본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 트랜치 상단 에지부를 라운드(round) 형상으로 가져가 주어, 소자 구동시 이 부분에서의 전계 집중을 막을 수 있도록 한 반도체 장치의 소자분리방법에 관한 것이다.

반도체 소자의 고집적화가 진행됨에 따라 소자 제조시 미세 패턴이 요구되어졌고, 트랜지스터의 채널 길이(channel length)와 소자분리(isolation)를 위한 필드 산화막의 폭(width) 또한 줄어들게 되었다. 이에 따라, 소자분리(isolation) 방법도 로커스(LOCOS) 방법, 모디파이드 로커스(MODIFIED LOCOS) 방법, TI(trench isolation) 방법 등과 같은 다양한 기술들이 개발되게 되었다.

도 1a 내지 도 1c에는 이중, 본 발명과 직접적으로 관련되는 TI 기술을 적용한 종래 반도체 소자의 소자분리방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 개략적으로 살펴보면 다음과 같다.

제 1 단계로서, 도 1a에 도시된 바와 같이 반도체 기판(예컨대, 실리콘 기판)(10) 상에 패드 산화막(12)과 질화막(14)을 순차적으로 형성하고, 그 위에 필드영역을 한정하는 감광막 패턴(16)을 형성한다.

제 2 단계로서, 도 1b에 도시된 바와 같이 상기 감광막 패턴(16)을 마스크로 이용하여 기판(10) 상의 필드영역이 노출되도록 질화막(14)과 패드 산화막(12)을 순차적으로 식각하고, 감광막 패턴(16)을 제거하여 능동소자가 형성될 액티브영역에만 질화막(14)과 패드 산화막(12)을 남긴다. 이어, 남겨진 질화막(14)을 마스크로 이용하여 기판(10)의 표면 노출부를 소정 두께 식각처리하여 트랜치(t)를 형성한다.

제 3 단계로서, 도 1c에 도시된 바와 같이 액티브영역 상의 질화막(14)과 패드 산화막(12)을 제거하고, 상기 트랜치(t) 내부가 충분히 채워지도록 상기 결과물 전면에 산화막 재질의 절연막을 형성한 다음, 기판(10) 표면이 노출될 때까지 이를 CMP처리하여 트랜치(t) 내에 평탄화된 STI(18)를 형성한다. 이어, STI(18)를 포함한 기판(10) 상에 게이트 절연막(20)과 폴리실리콘 재질의 도전성막을 형성한 다음, 기판(10) 표면이 소정 부분 노출되도록 이들을 선택식각하여 게이트 전극(22)을 형성한다. 이때, 상기 게이트 전극(22)은 서로 인접된 STI(18)에 대해 각각 소정 부분 오버랩되도록 이들 사이에 걸쳐 형성된다.

그러나, 상기에 언급된 공정 수순에 의거하여 반도체 소자를 제조할 경우에는 소자 구동시 다음과 같은 문제가 발생하게 된다.

트랜치(t) 상단(top) 에지부가 라운드 형상이 아닌 각진 형상을 가지도록 제조되므로 이 상태에서 후속 공정에 의해 트랜지스터를 형성하게 되면, 소자 구동시 이 부분(도 1c의 ⓐ로 표시된 부분)에 강한 전계가 집중적으로 걸리는 현상이 나타나게 된다. 도 2에는 도 1c의 ⓐ로 표시된 부분에 전계가 집중적으로 걸리는 불량이 발생된 경우를 확대 도시한 개략도가 제시되어 있다.

이와 같이 트랜지스터 내의 특정 부위에 강한 전계가 집중적으로 걸리게 되면, 이 부분의 게이트 절연막이 열화되어져 깨지는 현상이 야기될 뿐 아니라 이로 인해 트랜지스터의 문턱전압(이하,Vth라 한다)이 저하되는 결과가 초래되므로 트랜지스터의 특성 저하가 발생하게 된다.

전계 집중에 의한 트랜지스터의 특성 저하를 막기 위하여 최근에는 미니 로커스(Mini LOCOS)라 불리는 기술이 제안된 바 있으나, 상기 기술을 적용할 경우 필드영역에 별도의 필드 산화막을 더 형성해 준 상태하에서 트랜치 형성을 위한 식각 공정이 진행되므로, 소자 제조시 별도의 로커스 공정이 더 요구되어져 공정 진행 자체가 복잡화되는 문제가 발생된다.

이에 본 발명의 목적은, 필드영역 내에 산화촉진 물질을 이온주입한 상태하에서 트랜치 형성이 이루어지도록 소자분리공정을 진행하여, 복잡한 공정 추가없이도 트랜치 상단 에지부를 라운드 형상으로 가져갈 수 있도록 하므로써, 전계 집중에 의한 Vth 저하를 막고, 트랜지스터의 특성 향상을 이룰 수 있는 반도체 소자 제조방법을 제공함에 그 목적이 있다.

도 1a 내지 도 1c는 종래의 반도체 소자 제조방법을 도시한 공정수순도,

도 2는 도 1a 내지 도 1c에 제시된 공정수순에 의거하여 반도체 소자를 제조할 때 야기되는 불량 발생 형태를 도시한 개략도,

도 3a 내지 도 3d는 본 발명에 의한 반도체 소자 제조방법을 도시한 공정수순도이다.

상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 패드 산화막과 질화막을 순차적으로 형성하는 단계와; 필드영역으로 사용되어질 부분의 상기 기판 표면이 노출되도록 상기 질화막과 상기 패드 산화막을 선택식각하는 단계와; 상기 질화막을 마스크로 이용하여 상기 결과물 상으로 산화촉진 물질을 이온주입하여 상기 기판 내의 필드영역 표면쪽에 불순물 도핑 영역을 형성하는 단계와; 상기 질화막을 마스크로 이용하여 상기 기판의 표면 노출부를 일부 식각하여 트랜치를 형성하는 단계와; 상기 질화막과 상기 패드 산화막을 제거하는 단계와; 상기 트랜치 내에 STI를 형성하는 단계; 및 게이트 절연막을 사이에 두고, 상기 STI와 소정 부분 오버랩되도록 상기 기판 상의 소정 부분에 걸쳐 게이트 전극을 형성하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.

상기와 같이 공정을 진행할 경우, 필드영역 내에 산화촉진 물질이 도핑된 상태하에서 트랜치 형성이 이루어지므로, 게이트 절연막을 형성하기 위한 산화 공정 진행시 산화촉진 물질이 도핑된 트랜치 상단 에지측을 따라서도 산화막의 성장이 일부 이루어지게 된다. 이로 인해, 트랜치 상단 에지쪽에서는 다른 부분에 비해 게이트 절연막의 두께가 두꺼워진 효과를 얻을 수 있게 될 뿐 아니라 트랜치 상단 에지부가 라운드진 형상을 가지도록 형성된 것과 동등한 효과를 얻을 수 있게 되므로, 소자 구동시 트랜지스터의 특정 부위에 전계가 집중적으로 걸리는 것을 막을 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

도 3a 내지 도 3d는 본 발명에서 제안된 반도체 소자 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.

제 1 단계로서, 도 3a에 도시된 바와 같이 반도체 기판(예컨대, 실리콘 기판)(100) 상에 패드 산화막(102)과 질화막(104)을 순차적으로 형성하고, 그 위에 필드영역을 한정하는 감광막 패턴(106)을 형성한다.

제 2 단계로서, 도 3b에 도시된 바와 같이 상기 감광막 패턴(106)을 마스크로 이용하여 기판(100) 상의 필드영역이 노출되도록 질화막(104)과 패드 산화막(102)을 순차적으로 식각하고, 감광막 패턴(106)을 제거하여 능동소자가 형성될 액티브영역에만 질화막(104)과 패드 산화막(102)을 남긴다. 이어, 남겨진 질화막(14)을 마스크로 이용하여 상기 결과물 상으로 O(Oxygen), Ar(Argon), Si(Silicon), F(Flourine)나 혹은 이들을 포함하는 화합물 등의 산화촉진 물질을 이온주입하여 기판(100) 내의 필드영역에 불순물 도핑 영역(108)을 형성한다. 이때, 상기 이온주입은 산화촉진 물질의 Rp(Projected range)가 실리콘 기판의 표면쪽에 맺히도록 실시하는 것이 바람직하다. 여기서는 일 예로서, 필드영역으로 사용될 부분의 기판(100) 표면이 노출된 상태하에서 이온주입을 실시하는 경우에 한하여 언급되어 있으나, 정확한 Rp 조절을 위하여 기존 막질 즉, 패드 산화막을 남긴 상태에서 이온주입을 실시해 주는 방식으로 공정을 진행할 수도 있고, 경우에 따라서는 필드영역으로 사용될 부분에 적당한 막질을 증착한 후 이온주입을 실시해 주는 방식으로 공정을 진행할 수도 있다.

제 3 단계로서, 도 3c에 도시된 바와 같이 상기 질화막(104)을 마스크로 이용하여 기판(100)의 표면 노출부를 소정 두께 식각처리하여 트랜치(t)를 형성한다. 그 결과, 기판(100) 내의 필드영역에는 트랜치(t)가 형성되고, 상기 트랜치(t) 상단 에지쪽의 기판(100) 내에는 불순물 도핑 영역(108)이 일부 남아있게 된다.

제 4 단계로서, 도 3d에 도시된 바와 같이 액티브영역 상의 질화막(104)과 패드 산화막(102)을 제거하고, 상기 트랜치(t) 내부가 충분히 채워지도록 상기 결과물 전면에 산화막 재질의 절연막을 형성한 다음, 기판(100) 표면이 노출될 때까지 이를 CMP처리하여 트랜치(t) 내에 평탄화된 STI(110)를 형성한다. 이어, 산화 공정을 통해 STI(110)를 포함한 기판(100) 상에 얇은 두께의 게이트 절연막(112)을 형성한다. 이 과정에서 트랜치(t) 상단 에지부쪽에 잔존된 불순물 도핑 영역(108)의 일부가 산화막으로 변화하게 되므로, 게이트 절연막 형성 공정이 완료되면 트랜치(t) 상단 에지부에서는 다른 부분에 비해 두꺼운 두께의 게이트 절연막이 형성되게 된다. 이는 산화촉진 물질이 도핑된 부분이 다른 부분보다 산화가 더 잘 이루어지기 때문에 가능한 것으로, 그 결과 트랜치 상단 에지부의 라운딩(rounding)이 자연스럽게 커진 효과를 얻을 수 있게 된다. 그 다음, 게이트 절연막(112) 상에 폴리실리콘 재질의 도전성막을 형성하고, 기판(100) 표면이 소정 부분 노출되도록 이들을 선택식각하여 게이트 전극(114)을 형성한 후 통상의 이온주입 공정에 의해 소스·드레인 영역(미 도시)을 형성해 주므로써, 본 공정 진행을 완료한다. 이때, 상기 게이트 전극(114)은 서로 인접된 STI(110)에 대해 각각 소정 부분 오버랩되도록 이들 사이에 걸쳐 형성된다.

이와 같이 공정을 진행할 경우, 게이트 절연막(112) 형성시 트랜치(t) 상단 에지측의 불순물 도핑 영역(108)도 일부 함께 산화가 이루어지게 되므로, 트랜치(t) 내부에 형성된 STI(110) 상단 에지부의 라운딩이 자연스럽게 커진 효과를 얻을 수 있게 된다.

즉, 공정 초기 단계에서 트랜치(t)의 형상을 그 상단 에지부가 각진 형상을 가지도록 가져가더라도 트랜지스터 제조가 완료되면 산화촉진 물질의 이온주입에 의해 트랜치 상단 에지부가 마치 라운드진 형상을 가지도록 만들어진 상태하에서 그 내부에 STI(110)가 채워진 것과 같은 형태의 결과물이 만들어지게 되는 것이다.

그러므로, 소자 구동시 트랜지스터의 특정 부분에 전계가 집중적으로 걸리는 현상은 발생하지 않게 된다. 또한, 트랜치(t) 상단 에지부 근방에서는 산화막화된 불순물 도핑 영역으로 인해 게이트 절연막(112)의 두께가 다른 부분보다 두껍게 형성된 효과를 얻을 수 있으므로, 간혹 이 부분에 다른 부분보다 다소 많은 량의 전계가 걸리더라도 게이트 절연막의 열화에 기인한 깨짐 현상은 발생하지 않게 된다.

한편 본 발명의 일 변형예로서, 상기 산화촉진 물질의 이온주입은 트랜치(t) 형성이 완료된 상태하에서 질화막(14)을 마스크로 이용하여 실시해 주는 방식으로 진행할 수도 있는데, 이 경우 역시 기 언급된 것과 동일한 효과를 얻을 수 있음은 물론이다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 필드영역 내에 산화촉진 물질을 이온주입한 상태하에서 트랜치 형성이 이루어지도록 소자분리공정을 진행해 주므로써, 복잡한 공정 추가없이도 트랜치 상단 에지부를 라운드 형상으로 가져갈 수 있게 되므로 전계 집중에 의한 Vth 저하를 막을 수 있게 되고, 그 결과 트랜지스터의 특성 향상을 이룰 수 있게 된다.

Claims (2)

1. 반도체 기판 상에 패드 산화막과 질화막을 순차적으로 형성하는 단계와;

   필드영역으로 사용되어질 부분의 상기 기판 표면이 노출되도록 상기 질화막과 상기 패드 산화막을 선택식각하는 단계와;

   상기 질화막을 마스크로 이용하여 상기 결과물 상으로 산화촉진 물질을 이온주입하여 상기 기판 내의 필드영역 표면쪽에 불순물 도핑 영역을 형성하는 단계와;

   상기 질화막을 마스크로 이용하여 상기 기판의 표면 노출부를 일부 식각하여 트랜치를 형성하는 단계와;

   상기 질화막과 상기 패드 산화막을 제거하는 단계와;

   상기 트랜치 내에 STI를 형성하는 단계; 및

   게이트 절연막을 사이에 두고, 상기 STI와 소정 부분 오버랩되도록 상기 기판 상의 소정 부분에 걸쳐 게이트 전극을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
2. 제 1항에 있어서, 상기 산화촉진 물질은 O, Ar, Si, F 또는 이를 포함하는 화합물인 것을 특징으로 하는 반도체 소자 제조방법.