KR100826965B1 - 반도체 소자의 트렌치 형성방법 - Google Patents

반도체 소자의 트렌치 형성방법 Download PDF

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Abstract

본 발명은 소자 격리의 신뢰성을 높일 수 있는 반도체 소자의 트렌치 형성방법에 관한 것으로, 반도체 기판상에 제1개구를 가지는 제1마스크를 형성하는 단계; 상기 제1마스크를 이용한 이온주입으로 상기 기판을 도핑하는 단계; 상기 도핑된 기판상에 제1패드막과 상기 제1패드막상에 제2패드막을 형성하는 단계; 상기 제2패드막상에 상기 제1개구보다 큰 제2개구를 가지는 제2마스크를 형성하는 단계; 및 상기 제2마스크를 이용한 건식각으로 상기 제2패드막과 제1패드막 및 기판을 선택적으로 식각하여 측벽부보다 중앙부가 상대적으로 더 식각된 형태의 트렌치를 형성하는 단계를 포함하며, 트렌치보다 좁은 영역으로 기판에 이온이 주입됨으로 해서 식각속도가 빠른 트렌치 중앙부의 식각속도를 증가시켜 마이크로트렌치가 없는 트렌치를 형성할 수 있다. 따라서, 마이크로트렌치로 인한 누설전류를 줄여 소자간 전기적 간섭효과를 줄일 수 있으며, 또한 패턴이 조밀한 부분과 넓은 부분의 트렌치 깊이를 균일하게 유지할 수 있게 되어 안정적인 입력 전압과 전류의 공급이 가능해져서 소자의 신뢰성을 높일 수 있는 효과가 있는 것이다.

Description

반도체 소자의 트렌치 형성방법{METHOD FOR FORMING TRENCH IN SEMICONDUCTOR DEVICE}
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 트렌치 형성방법을 설명하기 위한 각 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100; 반도체 기판 200; 제1마스크
300; 제1패드막 400; 제2패드막
500; 제2마스크 600; 트렌치
본 발명은 반도체 소자의 트렌치 형성방법에 관한 것으로, 보다 상세하게는 반도체 기판을 국부적으로 도핑한 후 트렌치 건식각을 진행하여 마이크로트렌치를 제거함으로써 소자 격리의 신뢰성을 높일 수 있는 반도체 소자의 트렌치 형성방법에 관한 것이다.
최근의 반도체 제조기술은 고집적화를 요구한다. 따라서, 모스펫(MOSFET)의 게이트 선폭 축소 기술과 더불어 소자의 격리 기술이 반도체 소자의 고집적화에 가 장 밀접하게 연관되어 있고 이를 향상시키 위해 각 분야에서 많은 노력을 기울이고 있다. 이를 위해 소자 격리 기술에서는 주로 리세스 국부산화법(Recessed LOCOS) 기술로 어느 정도 효과를 나타내었으나, 0.25㎛ 이하부터는 거의 모든 소자에 트렌치(Trench) 형성기술을 이용하고 있다.
종래 기술에 따른 반도체 소자의 트렌치 형성방법은 실리콘 기판위에 패드 산화막과 질화막을 증착한 후 감광막을 코팅하고 건식각을 진행하여 기판 일부를 제거하는 것이다.
그러나, 종래 기술에 따른 반도체 소자의 트렌치 형성방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서는, 실리콘 기판을 건식각할 때 마이크로트렌치(microtrench)가 주로 발생되고, 그 주위에는 격자결함에 따른 응력장이 발생하게 된다. 따라서, 소자에 전압을 인가하고 전류를 흘릴 때 누설전류가 발생하여 소자의 신뢰성에 치명적인 손상을 주게 된다.
또한, 기판에 대한 건식각시 패턴 밀도에 따른 식각속도의 차이가 유발되어 조밀한 부분과 넓은 부분의 트렌치 깊이가 달라지게 된다. 이는 식각 부산물이 빠져 나가야 할 높이가 너무 높고, 이온과 라디칼이 식각되는 표면까지 이르는데 방해를 받아서 조밀한 부분과 넓은 부분의 식각 속도 차이를 유발하는 주된 원인이 된다. 이는 향후 0.13㎛ 이하급의 고성능 반도체 소자일 경우는 그 영향이 매우 심각하다. 또한, 식각 속도 차이에 의한 식각 깊이 차이는 결국 조밀한 부분과 넓은 부분의 펀치(Punch), 문턱전압(Threshold Voltage), 채널 전압(Channel Voltage) 등의 전기적 특성에 차이를 가져오게 되어 소자의 신뢰성을 떨어뜨리는 문제점이 있다.
이에 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 도핑 농도에 따른 기판의 식각 속도 차이를 이용하여 트렌치 측벽보다 안쪽으로 이온주입함으로써 마이크로트렌치가 없는 트렌치를 형성할 수 있는 반도체 소자의 트렌치 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트렌치 형성방법은, 반도체 기판상에 제1개구를 가지는 제1마스크를 형성하는 단계; 상기 제1마스크를 이용한 이온주입으로 상기 기판을 도핑하는 단계; 상기 도핑된 기판상에 제1패드막과 상기 제1패드막상에 제2패드막을 형성하는 단계; 상기 제2패드막상에 상기 제1개구보다 큰 제2개구를 가지는 제2마스크를 형성하는 단계; 및 상기 제2마스크를 이용한 건식각으로 상기 제2패드막과 제1패드막 및 기판을 선택적으로 식각하여 측벽부보다 중앙부가 상대적으로 더 식각된 형태의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 트렌치보다 좁은 영역으로 기판에 이온이 주입됨으로 해서 식각속도가 빠른 트렌치 중앙부의 식각속도를 증가시켜 마이크로트렌치가 없는 트렌치를 형성할 수 있어서, 소자의 신뢰성을 높일 수가 있다.
이하, 본 발명에 따른 반도체 소자의 반도체 소자의 트렌치 형성방법을 첨부 한 도면을 참조하여 상세히 설명한다.
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 트렌치 형성방법을 설명하기 위한 각 공정별 단면도이다.
본 발명에 따른 반도체 소자의 트렌치 형성방법은, 도 1에 도시된 바와 같이, 먼저 반도체 기판(100) 상면에 제1개구를 가지는 제1마스크(200)를 형성한다.
상기 제1마스크는 후속하는 건식각에 사용되는 제2마스크보다 개방영역이 더 좁도록 형성한다. 예를 들어, 하기 제2마스크(500)의 어느 한쪽 면으로부터 약 50~10,000Å 길이(d) 만큼 더 길게 형성한다.
계속하여, 상기 제1마스크(200)를 이용한 이온주입 공정으로 상기 기판(100) 표면으로부터 약 2,000~5,000Å 깊이만큼 이온이 주입되도록 상기 기판(100)을 도핑한다. 이때, 상기 이온주입은 3족 원소나 5족 원소를 10~200keV 이온주입 에너지와 1×1010 ~ 1×1019 이온수/cm2 도우즈량 조건으로 진행한다.
그다음, 도 2에 도시된 바와 같이, 상기 제1마스크(200)를 제거한 다음, 상기 기판(100) 상면에 10~300Å 두께의 산화막과 같은 제1패드막(300)을 형성한다.
이어서, 상기 제1패드막(300)상에 제2패드막(400)을 형성하는데, 500~2,000Å 두께의 질화막이나 500~4,000Å 두께의 질산화막으로 형성한다.
그다음, 상기 제2패드막(400) 상면에 상기 제1마스크(200)의 제1개구보다 개방영역이 상대적으로 큰 제2개구를 가지는 제2마스크(500)를 형성한다. 상기 제1마스크(200)는 상기 제2마스크(500)의 어느 한쪽 면으로부터 약 50~10,000Å 길이(d) 만큼 더 길다는 것은 이미 언급한 바와 같다.
계속하여, 도 3에 도시된 바와 같이, 상기 제2마스크(500)를 이용한 건식각으로 상기 제2패드막(400)과 제1패드막(300) 및 기판(100)을 선택적으로 제거한다. 그리하여, 패터닝된 제2패드막(500a)과 제1패드막(300a) 및 기판(100a)에 걸친 트렌치(600)를 형성한다.
이때, 상기 기판(100a)은 전단계에서 제1마스크(200)를 이용한 이온주입으로 소정의 이온이 도핑되어 있음에 따라 식각되는 양이 차이다 난다. 따라서, 상기 트렌치(600)는 측면부보다 중앙부가 상대적으로 더 식각된 형태로 된다.
상기 건식각은 불소나 염소의 라디칼을 사용하며, 소정의 원소를 첨가하여 진행한다. 상기 소정의 원소로는 질소, 아르곤, 산소 등이 있다.
한편, 상기 제2패드막(400) 까지 건식각 하여 상기 제1패드막(300)를 잔류시킨 다음 이온주입함으로써 상기 제1패드막(300)을 이온주입 블로킹막으로 이용할 수 있다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 트렌치 형성방법 에 있어서는 다음과 같은 효과가 있다.
본 발명에 있어서는, 트렌치보다 좁은 영역으로 기판에 이온이 주입됨으로 해서 식각속도가 빠른 트렌치 중앙부의 식각속도를 증가시켜 마이크로트렌치가 없는 트렌치를 형성할 수 있다.
따라서, 마이크로트렌치로 인한 누설전류를 줄여 소자간 전기적 간섭효과를 줄일 수 있으며, 또한 패턴이 조밀한 부분과 넓은 부분의 트렌치 깊이를 균일하게 유지할 수 있게 되어 안정적인 입력 전압과 전류의 공급이 가능해져서 소자의 신뢰성을 높일 수 있는 효과가 있다.

Claims (6)

  1. 반도체 기판상에 제1개구를 가지는 제1마스크를 형성하는 단계;
    상기 제1마스크를 이용한 이온주입으로 상기 기판을 도핑하는 단계;
    상기 도핑된 기판상에 제1패드막과 상기 제1패드막상에 제2패드막을 형성하는 단계;
    상기 제2패드막상에 상기 제1개구보다 큰 제2개구를 가지는 제2마스크를 형성하는 단계; 및
    상기 제2마스크를 이용한 건식각으로 상기 제2패드막과 제1패드막 및 기판을 선택적으로 식각하여 측벽부보다 중앙부가 상대적으로 더 식각된 형태의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
  2. 제1항에 있어서,
    상기 이온주입은 3족 원소 및 5족 원소중에서 선택된 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
  3. 제1항에 있어서,
    상기 이온주입은 상기 기판 표면으로부터 2,000~5,000Å 깊이로 주입하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
  4. 제1항에 있어서,
    상기 이온주입은 10~200keV 이온주입 에너지와 1×1010 ~ 1×1019 이온수/cm2 도우즈량으로 진행되는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
  5. 제1항에 있어서,
    상기 제1패드막은 10~300Å 두께의 산화막이고, 상기 제2패드막은 500~2,000Å 두께의 질화막 또는 500~4,000Å 두께의 질산화막인 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
  6. 제1항에 있어서,
    상기 건식각은 불소나 염소의 라디칼을 사용하며, 질소나 아르곤 또는 산소를 첨가하여 진행되는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970030405A (ko) * 1995-11-22 1997-06-26 김광호 트렌치 형성방법
KR970053386A (ko) * 1995-12-14 1997-07-31 김광호 반도체 소자의 소자분리막 형성방법
KR970077246A (ko) * 1996-05-23 1997-12-12 김주용 반도체 소자의 트렌치 형성 방법
KR20010017502A (ko) * 1999-08-12 2001-03-05 윤종용 반도체 소자 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970030405A (ko) * 1995-11-22 1997-06-26 김광호 트렌치 형성방법
KR970053386A (ko) * 1995-12-14 1997-07-31 김광호 반도체 소자의 소자분리막 형성방법
KR970077246A (ko) * 1996-05-23 1997-12-12 김주용 반도체 소자의 트렌치 형성 방법
KR20010017502A (ko) * 1999-08-12 2001-03-05 윤종용 반도체 소자 제조방법

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