KR100439110B1 - 반도체 소자의 소자분리 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 소자분리 방법에 관한 것으로, 채널폭이 좁은 경우 Vt 감소의 원인이 되는 전자 전류 밀도를 낮춰 줌으로써 STI 공정에서 비정상적인 Vt 특성을 제거할 수 있어 반도체 소자의 소자분리 특성을 향상시킬 수 있고, 이로 인해 소자의 신뢰성을 높일 수 있는 기술이다.

Description

반도체 소자의 소자분리 방법

본 발명은 반도체 소자의 소자분리 방법에 관한 것으로, 특히 0.25㎛ 이하의 차세대 고집적 소자의 디자인 룰에 적용되는 얕은 깊이의 트랜치를 이용한 소자분리(Shallow Trench Isolation ; 이하 STI 라 칭함) 방법에 관한 것이다.

최근 종래의 소자 분리 방법중의 하나인 로코스(Local Oxidation of Silicon; 이하 LOCOS라 칭함) 공정을 대신하여 차세대 기술로 평가되는 STI 기술을 사용하는 추세가 증가하고 있다.

상기한 종래의 소자분리 방식인 LOCOS 방식은 열처리에 따른 버즈빅(bird's beak)과 필드 씨닝(field thinning) 등과 같은 문제로 인해 0.35um 이하의 좁은 스페이서(space)에서는 소자분리(isolation)가 거의 불가능하다. 반면 상기한 STI는 버즈빅이 없다는 장점과 수직(vertical) 한 소자분리로써 소자의 완벽한 격리가 가능한 특성 등으로 인해 현재 가장 주목받는 소자분리 기술로 알려져 있다.

그러나 상기 STI 기술에 있어서 채널폭(channel width)의 감소에 따라 문턱전압(Threshold voltage: 이하 Vt 라 칭함)이 감소하는 비정상적인 현상은 상기 STI 기술을 적용함에 있어 해결해야 할 큰 과제이다.

이하에서는, 상기 채널폭의 감소에 따른 Vt 가 감소하는 인버스 내로우 위쓰 이펙트(inverse narrow width effect) 및 소자 동작원리에 대해설명하기로 한다.

도 1a 는 트랜지스트의 상부를 도시한 도면으로서, 트랜지스트의 구조가 대략 소스(source)(5) 와 드레인(drain)(7), 게이트(gate)(5)로 구분됨을 알 수 있다.

도 1b 는 상기 도 1a 의 a-a 선에 따른 단면도이고,

도 1c 는 상기 도 1a 의 b-b 선에 따른 단면도이다.

상기 도면을 참조하면, 트랜지스터의 길이와 폭은 액티브와 폴리가 겹친 지역의 가로와 세로의 길이이다. 트랜지스터의 게이트(5)에 전압을 가할 때 소오스(63)와 드레인(7) 사이에 채널(9)이 형성되고, 상기 채널(9)을 통해 전류(current)가 흐르는데, 이때 채널(9)이 형성되는 시점을 Vt 라 한다.

상기 트랜지스트의 Vt는 트랜지스트의 크기(size)에 따라 큰 변화가 없어야 한다. 그러나 보통 트랜지스트의 크기에 따라 Vt값은 약간의 변화를 보이며, 특히 STI 구조에서 길이를 고정해놓고 볼 때 폭의 감소에 따라 Vt가 크게 감소하는 인버스 내로우 위쓰 현상을 보인다.

다음, 상기 STI 구조에서 발생하는 비정상적인 Vt 특성을 현재 여러 문헌에서 제시하고 있는 결과를 토대로하여 설명하면 다음과 같다.

도 2 는 채널 폭(channel width)에 따른 Vt 특성을 도시한 것이고,

도 3 은 채널 폭에 따른 액티브(active surface) 지역의 전자 전류 밀도(electron current density)를 나타낸 것이다.

상기 도 3에서 폭이 1.3㎛인 경우 중앙 지역에 비해 에지부의 전류밀도(current density)는 낮으며, 채널 폭이 좁아질 수록 에지부의 전류밀도는 중앙지역에 비해 상대적으로 높다.

상기의 도 4 의 실험 결과와 비교해 볼 때 채널 폭이 넓은 지역의 경우 에지부에 다량 분포하고 있는 보론(boron)은 전자 전류 밀도를 감소시켰으며, 좁은 지역은 상대적으로 에지부의 보론 전자 전류 밀도가 높다고 볼 수 있다.

결론적으로 채널 폭의 감소에 따라 Vt값이 감소하는 이유는 채널 에지부에 존재하는 전자 전류 밀도가 높기 때문이며 전자 밀도를 낮추기 위해서 채널 에지부의 보론의 농도를 증가시켜야 한다.

따라서 본 발명은 상기의 문제점을 해결하기 위하여 채널폭이 좁은 경우 Vt 감소의 원인이 되는 전자 전류 밀도를 낮춰 Vt 특성을 향상시킴으로써 고집적 소자의 디자인 룰에 적용되는 반도체 소자의 소자분리 방법을 제공함에 그 목적이 있다.

한편, 상기 목적을 달성하기 위해 본 발명의 방법에 적용되는 원리는 다음과 같다.

즉 Vt 감소의 원인이 되는 채널 에지 지역의 전자 전류 밀도를 감소시키는 것이고, 전자 전류 밀도를 낮추기 위해 보론 임플란트 공정을 수행하는 것이다. 즉 채널 에지 지역의 보론 농도(concentration)를 높여 전류 밀도를 낮추는데 보론이 임플란트되는 정확한 지역과 적당한 도즈(dose) 및 에너지가 요구된다. 이때 상기 임플란트 공정에 의해 STI 특성이 저하되어서는 안되는 데, 이는 임플란트 공정시 에지부가 아닌 지역이나 트랜치 측벽이 임플란트의 영향을 받게 될 경우 STI 의 소자분리 특성에 영향을 줄 수 있기 때문이다.

도 1a 는 트랜지스트의 상부를 도시한 평면도

도 1b 는 상기 도 1a 의 a-a 선에 따른 단면도

도 1c 는 상기 도 1a 의 b-b 선에 따른 단면도

도 2 는 채널 폭(channel width)에 따른 Vt 특성을 도시한 도면

도 3 은 채널 폭에 따른 액티브(active surface) 지역의 전자 전류밀도(electron current density)를 나타낸 도면

도 4 는 채널 폭에 대한 보론의 농도 관계를 도시한 도면

도 5a 내지 도 5e 는 본 발명의 방법에 따른 반도체 소자의 소자분리 공정을 도시한 단면도

〈도면의 주요 부분에 대한 부호의 설명〉

1,11 : 실리콘 기판 3 : 소자분리막

5 : 게이트 6 : 소오스

7 : 드레인 9 : 채널

13 : 패드 산화막 15 : 질화막

17 : 트랜치 19 : 스페이서 산화막

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리 공정의 특징은,

반도체 소자의 소자분리 방법에 있어서,

실리콘 기판상에 패드 산화막, 질화막을 차례로 형성하는 단계와,

트랜치 식각으로 실리콘 기판상에 트랜치를 형성하는 단계와,

전체 구조 상부에 산화막을 소정두께로 증착하는 단계와,

상기 산화막을 식각하여 상기 트랜치의 양측벽에 산화막 스페이서를 형성하는 단계와,

습식식각으로 상기 질화막을 측방향으로 소정길이 리세스 하는 단계와,

임플란트 공정을 수행하는 단계를 포함하는 것에 있다.

이하 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.

도 5a 내지 도 5e 는 본 발명의 방법에 따른 반도체 소자의 소자분리 공정을 도시한 단면도이다.

실리콘 기판(11)상에 패드 산화막(13), 질화막(15)을 차례로 형성한 후, 트랜치 식각으로 트랜치(17)를 형성한다.(도 5a 참조)

전체 구조 상부에 산화막을 소정두께 예컨데, 800∼1200Å 로 증착한다. 이때 상기 산화막 증착은 CVD 장비를 이용하여 한다.(도 5b 참조)

다음, 상기 증착된 산화막(19)을 건식식각하여 상기 트랜치(17)의 양측벽에만 산화막(19)이 남도록 하여 스페이서(19')를 형성한다.

이때 상기 스페이서(19')를 형성하는 이유는 후 공정인 질화막 리세스(recess)시 인산액에 디핑(dipping)할 시 측벽을 보호하기 위함이다.(도 5c 참조)

다음, 인산액내에서 상기 질화막(15)을 리세스 하되, 측면으로 약 500∼700Å 길이 정도 리세스 한다.

상기 질화막 리세스 공정은 이후 임플란트 수행시 임플란트되는 지역의 실리콘 기판(1)을 노출시키기 위한 목적이다.(도 5d 참조)

그 후 임플란트를 수행한다.

이때 상기 임플란트 공정은 보론을 이용하고, 조건은,

도즈 = 2.0E13/Cm², 에너지 = 50KeV , 경사 = 6∼8°로 한다.

이상 상술한 바와 같은 본 발명의 방법에 따라 채널폭이 좁은 경우 Vt 감소의 원인이 되는 전자 전류 밀도를 낮춤으로써 STI 공정에서 비정상적인 Vt 특성을 제거할 수 있어 반도체 소자의 소자분리 특성을 향상시킬 수 있고, 이로 인해 소자의 신뢰성을 높일 수 있다.

Claims (8)

1. 반도체 소자의 소자분리 방법에 있어서,

   실리콘 기판상에 패드 산화막, 질화막을 차례로 형성하는 단계와,

   트랜치 식각으로 실리콘 기판상에 트랜치를 형성하는 단계와,

   전체 구조 상부에 산화막을 소정두께로 증착하는 단계와,

   상기 산화막을 식각하여 상기 트랜치의 양측벽에 산화막 스페이서를 형성하는 단계와,

   습식식각으로 상기 질화막을 측방향으로 소정길이 리세스 하는 단계와,

   임플란트 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
2. 제 1 항에 있어서,

   상기 산화막은 800∼1200Å 의 두께로 CVD 법을 이용하여 증착하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
3. 제 1 항에 있어서,

   상기 질화막 리세스 공정은 인산용액을 이용한 습식식각으로 리세스하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
4. 제 1 항 또는 제 3 항에 있어서,

   상기 질화막의 측면으로 리세스되는 길이는 500∼700Å 로 하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
5. 제 1 항에 있어서,

   상기 스페이서 산화막 식각시 건식식각으로 하며, 상기 건식식각시 트랜치 상부 에지부의 소정길이가 노출되도록 하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
6. 제 5 항에 있어서,

   상기 건식식각시 노출되는 트랜치 상부 에지부의 길이는 40∼60Å 로 하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
7. 제 1 항에 있어서,

   상기 임플란트 공정은 보론을 이용하여 임플란트하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
8. 제 7 항에 있어서,

   상기 임플란트 공정시 조건은,

   도즈 = 2.0E13/Cm², 에너지 = 50KeV , 경사 = 6∼8°로 하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.

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