KR100574176B1 - 반도체 소자의 이중 게이트 산화막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 이중 게이트 산화막 형성 방법에 관한 것으로, 보다 자세하게는 두꺼운 게이트 산화막이 형성될 부분에 플루오르 이온을 주입하여 형성하고자 하는 게이트 산화막의 두께를 설정하고 아르곤 이온을 플루오르 이온보다 얕게 주입하여 실리콘 기판 표면을 비정질화함으로써 아르곤 이온이 주입된 부분의 산화 속도를 증가시켜 한번의 산화 공정으로 두꺼운 게이트 산화막과 얇은 게이트 산화막을 형성할 수 있는 반도체 소자의 이중 게이트 산화막 형성 방법에 관한 것으로서 공정이 간단하며 플루오르 이온 주입에 의해 산화막의 두께를 정확하게 제어할 수 있는 특징이 있다.
이중 게이트 산화막, 플루오르, 아르곤, 비정질, 산화 속도
Description
도 1a 내지 도 1e는 종래기술에 의한 반도체 소자의 이중 게이트 산화막 형성 공정을 나타낸 단면도이다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 이중 게이트 산화막 형성 공정을 나타낸 단면도이다.
본 발명은 반도체 소자의 이중 게이트 산화막 형성 방법에 관한 것으로, 보다 자세하게는 두꺼운 게이트 산화막이 형성될 부분에 플루오르 이온을 주입하여 형성하고자 하는 게이트 산화막의 두께를 설정하고 아르곤 이온을 플루오르 이온보다 얕게 주입하여 실리콘 기판 표면을 비정질화함으로써 아르곤 이온이 주입된 부분의 산화 속도를 증가시켜 한번의 산화 공정으로 두꺼운 게이트 산화막과 얇은 게이트 산화막을 형성할 수 있는 반도체 소자의 이중 게이트 산화막 형성 방법에 관 한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 발전에 따라 반도체 소자 제조 기술도 비약적으로 발전하고 있다. 상기 반도체 소자는 집적도, 미세화, 동작속도 등을 향상시키는 방향으로 기술이 발전하고 있으며, 흔히 무어의 법칙(Moore's Law)으로 알려진 것처럼, 반도체 소자의 집접도는 2년마다 약 2배가 증가하고 있다.
이러한 반도체 소자의 집적도 증가 및 디자인룰(design rule)의 감소에 따라 최근 CMOS(Complementary Metal Oxide Semiconductor) 소자에서는 소자의 동작속도 및 단채널 효과(short channel effect) 등을 개선하기 위하여 얇은 두께의 게이트 산화막(Gox)을 적용하고 있으며, 예컨대 DRAM(Dynamic Random Access Memory)의 경우에는 100Å 이하의 얇은 두께로 게이트 산화막을 적용하고 있다.
그러나, 게이트 산화막 두께가 얇아지면 문턱전압(thereshold voltage; Vth)이 낮아지기 때문에 소자의 누설전류, 신뢰성 및 리프레시(refresh) 특성이 저하되는 문제가 발생하며, 이러한 문제는 주변영역(periphery region) 보다는 캐패시터와 연결되는 셀영역(cell region)에서 더욱더 심하게 발생한다. 즉, 셀영역의 Vth는 리프레시와 관련된 오프-리키지(off-leakage) 특성이 매우 중요하기 때문에 주변영역에 비해 높은 Vth가 요구되므로, 주변영역과 동일한 얇은 두께로 게이트 산화막을 형성하게 되면 Vth를 높이기 위하여 상대적으로 높은 도즈(dose)의 채널이온주입(channel implant)을 수행하게 되는데, 이때 높은 도즈에 의해 채널접합에서의 전계 증가가 야기됨으로써 소자의 리프레시 특성이 저하된다.
따라서, 주변영역의 게이트 산화막은 얇게 형성하고 셀영역의 게이트 산화막 은 두껍게 형성하는 이중 게이트(dual gate) 산화막 형성 공정을 적용하고 있다.
이러한 이중 게이트 산화막 형성 공정을 도 1a 내지 도 1e를 참조하여 설명한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 소자분리막(102)을 형성하고 게이트 산화막(104)을 형성한다.
다음, 도 1b에 도시된 바와 같이, 포토 리소그래피 공정을 통해 두꺼운 게이트 산화막이 형성될 부분(10)의 포토레지스트(106)를 남기고 얇은 게이트 산화막이 형성될 부분(20)의 포토레지스트를 제거한다.
다음, 도 1c에 도시된 바와 같이, 두꺼운 게이트 산화막이 형성될 부분(10)의 게이트 산화막(104)을 남기고 얇은 게이트 산화막이 형성될 부분(20)의 게이트 산화막을 습식식각으로 제거한다.
다음, 도 1d에 도시된 바와 같이, 산화 공정을 실시하여 두꺼운 산화막(108)과 얇은 산화막(110)을 완성한다.
다음, 도 1e에 도시된 바와 같이, 게이트 전극(112)을 비롯한 이후의 공정을 진행하여 반도체 소자를 완성한다.
이상에서 설명한 종래의 이중 게이트 산화막 형성 공정은 공정이 복잡하고 산화막의 두께 제어가 어렵다는 문제가 있다.
상기와 같은 문제를 해결하기 위해 대한민국 공개특허 제2001-17084호는 아르곤 스퍼터링으로 실리콘 기판 표면을 비정질화한 후 산화시켜 이중 게이트 산화막을 형성하는 방법을 개시하고 있으나 아르곤 스퍼터링만으로는 여전히 게이트 산 화막 두께 제어가 용이하지 않다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 두꺼운 게이트 산화막이 형성될 부분에 플루오르 이온을 주입하여 형성하고자 하는 게이트 산화막의 두께를 설정하고 아르곤 이온을 플루오르 이온보다 얕게 주입하여 실리콘 기판 표면을 비정질화함으로써 아르곤 이온이 주입된 부분의 산화 속도를 증가시켜 한번의 산화 공정으로 두꺼운 게이트 산화막과 얇은 게이트 산화막을 형성할 수 있는 반도체 소자의 이중 게이트 산화막 형성 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 서로 다른 두께의 게이트 산화막을 가지는 반도체 소자의 이중 게이트 산화막 형성 방법에 있어서, 소정의 구조물이 형성된 기판 상에 감광막을 코팅하고 패터닝하여 두꺼운 게이트 산화막이 형성될 영역을 노출시키는 단계, 상기 노출된 영역의 기판에 플루오르 이온을 주입하는 단계, 상기 노출된 영역의 기판에 상기 플루오르 이온이 주입된 깊이보다 얕은 깊이로 아르곤 이온을 주입하는 단계 및 상기 감광막을 제거하고 산화 공정을 수행하여 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 이중 게이트 산화막 형성 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 이중 게이트 산화막 형성 공정을 나타낸 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(200) 상에 STI(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon) 공정을 통해 소자분리막(202)을 형성한 후 포토레지스트(photoresist)를 도포한다. 이후, 포토 리소그래피 공정을 통해 두꺼운 게이트 산화막이 형성될 부분(30)의 포토레지스트를 제거하여 노출시키고 얇은 게이트 산화막이 형성될 부분(40)의 포토레지스트(204)를 남긴다.
다음, 도 2b에 도시된 바와 같이, 상기 두꺼운 게이트 산화막이 형성될 부분(30)의 기판에 플루오르 이온(F+)을 주입한다. 이때 주입하는 이온의 깊이(Rp: projected range)는 형성하고자 하는 산화막의 두께에 따라 달라지며 이온 주입시 그 도즈(dose)를 1×1015 ions/cm2 이상으로 설정하는 것이 바람직하다. 산화막의 두께 결정의 역할과 더불어 플루오르 이온 주입은 이후 진행될 산화 공정의 산화 속도를 증가시키는 효과도 존재한다.
플루오르 이온의 주입 깊이에 따라 산화막의 두께가 결정되며 두꺼운 산화막을 형성하기 위해 플르오늘 이온을 실리콘 기판(200) 쪽으로 깊게 주입하면 표면 쪽에는 플루오르 이온의 농도가 낮아 산화막 형성이 어렵게 된다. 따라서, 실리콘 기판 표면을 비정질화하여 산화막 형성을 용이하게 하고 산화막 두께에는 영향이 없도록 아르곤 이온을 주입한다. 즉, 아르곤 이온이 주입되는 영역(208)의 깊이을 플루오르 이온이 주입되는 영역(206)의 깊이보다 얕게 형성하여 실리콘 기판의 표면에 비정질 실리콘을 형성하도록 한다. 이때, 주입되는 아르곤 이온의 도즈는 1×1014 내지 1×1015 ions/cm2 인 것이 바람직하다.
다음, 도 2c에 도시된 바와 같이, 상기 포토레지스트(204)를 제거하고 산화 공정을 통해 얇은 산화막(210)과 두꺼운 산화막(212)을 동시에 형성한다. 상기 산화는 예를 들어, 로(furnace) 내에 산소(O2) 또는 H2O 가스를 넣고 가열하여 실리콘 기판(Si)과 반응시켜 실리콘 산화막(SiO2)을 형성하는 방법을 사용할 수 있다.
이후, 도 2d에 도시된 바와 같이, 일반적인 반도체 소자 제조 공정을 통해 게이트 전극(214)을 포함한 소자를 완성한다. 즉, 두꺼운 게이트 산화막이 형성된 셀영역과 얇은 게이트 산화막이 형성된 주변영역의 공정을 진행하여 DRAM, SRAM(Static RAM)과 같은 반도체 소자를 완성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자의 이중 게이트 산화막 형성 방법은 플루오르 이온을 주입하고 아르곤 이온을 플루오르 이온보다 얕게 주입하여 실리콘 표면을 비정질화함으로써 이온 주입된 부분의 산화 속도를 증가시켜 두꺼운 산화막을 효율적으로 형성할 수 있고 간단한 공정에 의해 산화막의 두께를 정확하게 제어할 수 있는 효과가 있다.
Claims (3)
- 서로 다른 두께의 게이트 산화막을 가지는 반도체 소자의 이중 게이트 산화막 형성 방법에 있어서,소정의 구조물이 형성된 기판 상에 감광막을 코팅하고 패터닝하여 두꺼운 게이트 산화막이 형성될 영역을 노출시키는 단계;상기 노출된 영역의 기판에 플루오르 이온을 주입하는 단계;상기 노출된 영역의 기판에 상기 플루오르 이온이 주입된 깊이보다 얕은 깊이로 아르곤 이온을 주입하는 단계; 및상기 감광막을 제거하고 산화 공정을 수행하여 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 이중 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 주입하는 플루오르 이온의 도즈는 1×1015 ions/cm2 이상인 것을 특징으로 하는 반도체 소자의 이중 게이트 산화막 형성 방법.`
- 제 1 항에 있어서,상기 주입하는 아르곤 이온의 도즈는 1×1014 내지 1×1015 ions/cm2인 것을 특징으로 하는 반도체 소자의 이중 게이트 산화막 형성 방법.
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| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120319 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |