JP3067288B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
- Publication number
- JP3067288B2 JP3067288B2 JP3178075A JP17807591A JP3067288B2 JP 3067288 B2 JP3067288 B2 JP 3067288B2 JP 3178075 A JP3178075 A JP 3178075A JP 17807591 A JP17807591 A JP 17807591A JP 3067288 B2 JP3067288 B2 JP 3067288B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- insulating film
- concentration
- forming
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は超集積回路装置（以下Ｖ
ＬＳＩと称する）の高集積化を進める上で顕在化するす
る短チャネル効果を抑制する構造を有するＭＯＳ型半導
体装置の製造方法に関する。
ＬＳＩと称する）の高集積化を進める上で顕在化するす
る短チャネル効果を抑制する構造を有するＭＯＳ型半導
体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＶＬＳＩにおいてＭＯＳ型半導体
装置の微細化はますます重要になってきている。しかし
ながら、微細化に伴いサブスレッショルド特性が劣化す
る短チャネル効果が重要な問題になってきている。この
問題を解決するために種々のＭＯＳ半導体装置の構造が
提案されている。
装置の微細化はますます重要になってきている。しかし
ながら、微細化に伴いサブスレッショルド特性が劣化す
る短チャネル効果が重要な問題になってきている。この
問題を解決するために種々のＭＯＳ半導体装置の構造が
提案されている。
【０００３】以下従来のＭＯＳ型半導体装置について説
明する。図７は従来の表面チャネルエンハンスメント型
ライトリィドープドドレイン（ＬＤＤ）構造のＭＯＳ型
トランジスタの断面図である。図７において、１はｐ型
の低濃度基板、３ａはｎ型の高濃度ソース層、３ｂはｎ
型の高濃度ドレイン層、４はｎ型の低濃度拡散層、６は
ゲート絶縁膜、７は側壁絶縁膜、８はゲート電極、１２
はしきい値電圧制御用ｐ型不純物層である。この構造で
は、例えば１９７４年のアイ．イー．イー．イー、ジャ
ーナル．ソリッド．ステイツ．サーキット（ＩＥＥＥ．
Ｊ．ＳｏｌｉｄーＳｔａｔｅ Ｃｉｒｃｕｉｔｓ）ｐ．
２５６に、Ｒ．Ｈ．Ｄｅｎｎａｒｄ等によって提案され
たスケーリング則によって、ゲート酸化膜を薄くし、基
板濃度を高くすることで短チャネル効果を抑制すること
ができる。
明する。図７は従来の表面チャネルエンハンスメント型
ライトリィドープドドレイン（ＬＤＤ）構造のＭＯＳ型
トランジスタの断面図である。図７において、１はｐ型
の低濃度基板、３ａはｎ型の高濃度ソース層、３ｂはｎ
型の高濃度ドレイン層、４はｎ型の低濃度拡散層、６は
ゲート絶縁膜、７は側壁絶縁膜、８はゲート電極、１２
はしきい値電圧制御用ｐ型不純物層である。この構造で
は、例えば１９７４年のアイ．イー．イー．イー、ジャ
ーナル．ソリッド．ステイツ．サーキット（ＩＥＥＥ．
Ｊ．ＳｏｌｉｄーＳｔａｔｅ Ｃｉｒｃｕｉｔｓ）ｐ．
２５６に、Ｒ．Ｈ．Ｄｅｎｎａｒｄ等によって提案され
たスケーリング則によって、ゲート酸化膜を薄くし、基
板濃度を高くすることで短チャネル効果を抑制すること
ができる。
【０００４】また、アイ．イー．イー．イー、１９７８
アイ．イ．ディー．エム．（ＩＥＥＥ．１９７８ＩＥＤ
Ｍ）Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐ．２６ー２
９にＫ．Ｎｉｓｈｉｕｃｈｉ等によって提案されたベリ
ッドチャネル構造のＭＯＳ型トランジスタの断面図を図
８に示す。図８において、１はｐ型の低濃度基板、３ａ
はｎ型の高濃度ソース層、３ｂはｎ型の高濃度ドレイン
層、６はゲート絶縁膜、１３は埋め込みチャネル用のｎ
型不純物層、１４はｐ型ポリシリコンゲート電極であ
る。この構造では、低濃度基板１と同じｐ型のポリシリ
コンによりｐ型ポリシリコンゲート電極１４を形成し、
ｐ型ポリシリコンゲート電極１４の直下に低濃度基板１
とは異なる導電型のｎ型不純物層１３を形成し、埋め込
みチャネルとすることによって短チャネル効果を抑制し
ている。
アイ．イ．ディー．エム．（ＩＥＥＥ．１９７８ＩＥＤ
Ｍ）Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐ．２６ー２
９にＫ．Ｎｉｓｈｉｕｃｈｉ等によって提案されたベリ
ッドチャネル構造のＭＯＳ型トランジスタの断面図を図
８に示す。図８において、１はｐ型の低濃度基板、３ａ
はｎ型の高濃度ソース層、３ｂはｎ型の高濃度ドレイン
層、６はゲート絶縁膜、１３は埋め込みチャネル用のｎ
型不純物層、１４はｐ型ポリシリコンゲート電極であ
る。この構造では、低濃度基板１と同じｐ型のポリシリ
コンによりｐ型ポリシリコンゲート電極１４を形成し、
ｐ型ポリシリコンゲート電極１４の直下に低濃度基板１
とは異なる導電型のｎ型不純物層１３を形成し、埋め込
みチャネルとすることによって短チャネル効果を抑制し
ている。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、下記のような課題を有している。近年のＶ
ＬＳＩにおいて重要な地位を占めているダイナミックラ
ンダムアクセスメモリー（以下ＤＲＡＭと称する）の場
合、リーク電流の低減と駆動力が求められている。この
ため基板電圧を印加した状態で、しきい値の絶対値が0.
0ｖより大きく1.0ｖ以下のデバイスが必要となる。また
信頼性の点から酸化膜破壊や劣化を防止するために酸化
膜厚の薄膜化に制限が加えられ、図７に示す構造におい
てはスケーリング則に沿ってサブミクロンレベルのデバ
イスの短チャネル効果を抑制することができないという
課題を有している。
の構成では、下記のような課題を有している。近年のＶ
ＬＳＩにおいて重要な地位を占めているダイナミックラ
ンダムアクセスメモリー（以下ＤＲＡＭと称する）の場
合、リーク電流の低減と駆動力が求められている。この
ため基板電圧を印加した状態で、しきい値の絶対値が0.
0ｖより大きく1.0ｖ以下のデバイスが必要となる。また
信頼性の点から酸化膜破壊や劣化を防止するために酸化
膜厚の薄膜化に制限が加えられ、図７に示す構造におい
てはスケーリング則に沿ってサブミクロンレベルのデバ
イスの短チャネル効果を抑制することができないという
課題を有している。
【０００６】また図８に示した構造では、ゲート直下に
埋め込みチャネル用ｎ型不純物層１３を形成しているた
めにエンハンスメント型デバイスにするためにはゲート
電極１４としてフラットバンド電圧の大きな材料を用い
なければならないが、そのために電極材質が制限される
という課題を有していた。例えば、ｎチャネル型ＭＯＳ
トランジスタの場合、ゲート電極１４には一般に高濃度
ソース層３ａおよび高濃度ドレイン層３ｂとは異なる導
電型のｐ+型のポリシリコンが用いられるが、超集積回
路においては電極材質の制限は問題である。すなわち、
従来構造では電極材質の制限なしで、基板電圧を印加し
てしきい値電圧の絶対値を0.6ｖ程度にする条件では短
チャネル効果を抑制することができなかった。
埋め込みチャネル用ｎ型不純物層１３を形成しているた
めにエンハンスメント型デバイスにするためにはゲート
電極１４としてフラットバンド電圧の大きな材料を用い
なければならないが、そのために電極材質が制限される
という課題を有していた。例えば、ｎチャネル型ＭＯＳ
トランジスタの場合、ゲート電極１４には一般に高濃度
ソース層３ａおよび高濃度ドレイン層３ｂとは異なる導
電型のｐ+型のポリシリコンが用いられるが、超集積回
路においては電極材質の制限は問題である。すなわち、
従来構造では電極材質の制限なしで、基板電圧を印加し
てしきい値電圧の絶対値を0.6ｖ程度にする条件では短
チャネル効果を抑制することができなかった。
【０００７】本発明は上記の従来の課題を解決するもの
で、基板電圧を印加し、しきい値電圧の絶対値を0.6ｖ
程度となるようにした状態で短チャネル効果を抑制でき
るＭＯＳ型半導体装置の製造方法を提供することを目的
とする。
で、基板電圧を印加し、しきい値電圧の絶対値を0.6ｖ
程度となるようにした状態で短チャネル効果を抑制でき
るＭＯＳ型半導体装置の製造方法を提供することを目的
とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明のＭＯＳ型半導体装置の製造方法は、第１導電
型の半導体基板上に形成された第１の絶縁膜を介して第
２導電型の不純物を注入し第２導電型の浅い不純物層を
形成する工程と、第１の絶縁膜を除去した後、半導体基
板上にゲート絶縁膜およびゲート電極を形成する工程
と、ゲート電極をマスクとして第１導電型の不純物を注
入しゲート電極直下が他の領域よりも浅い第１導電型の
高濃度拡散層を形成する工程と、ゲート電極をマスクと
して第２導電型の不純物を注入し第２導電型の低濃度拡
散層を第２導電型の浅い不純物層より深く形成する工程
と、半導体基板の全面に第２の絶縁膜を形成する工程
と、第２の絶縁膜をエッチングしてゲート電極の側面を
覆う第２の絶縁膜からなる側壁絶縁膜を形成する工程
と、ゲート電極と側壁絶縁膜をマスクとして第１導電型
の高濃度不純物層と同程度の深さで第２導電型の高濃度
ソース層および高濃度ドレイン層を形成する工程とを備
えた構成を有している。
に本発明のＭＯＳ型半導体装置の製造方法は、第１導電
型の半導体基板上に形成された第１の絶縁膜を介して第
２導電型の不純物を注入し第２導電型の浅い不純物層を
形成する工程と、第１の絶縁膜を除去した後、半導体基
板上にゲート絶縁膜およびゲート電極を形成する工程
と、ゲート電極をマスクとして第１導電型の不純物を注
入しゲート電極直下が他の領域よりも浅い第１導電型の
高濃度拡散層を形成する工程と、ゲート電極をマスクと
して第２導電型の不純物を注入し第２導電型の低濃度拡
散層を第２導電型の浅い不純物層より深く形成する工程
と、半導体基板の全面に第２の絶縁膜を形成する工程
と、第２の絶縁膜をエッチングしてゲート電極の側面を
覆う第２の絶縁膜からなる側壁絶縁膜を形成する工程
と、ゲート電極と側壁絶縁膜をマスクとして第１導電型
の高濃度不純物層と同程度の深さで第２導電型の高濃度
ソース層および高濃度ドレイン層を形成する工程とを備
えた構成を有している。
【０００９】
【作用】この構成によって、任意のしきい値電圧を設定
することができるとともに、空乏層ののびを抑えること
により短チャネル効果を抑制し、容易に微細化すること
ができる。すなわち、第１導電型の高濃度拡散層としき
い値電圧制御用の第２導電型の浅い不純物層の濃度を制
御することによって、任意の電極材質でゲート電極を形
成でき、基板電圧を印加した状態でしきい値電圧の絶対
値を0.6ｖ程度に設定する条件下で短チャネル効果を抑
制することができる。
することができるとともに、空乏層ののびを抑えること
により短チャネル効果を抑制し、容易に微細化すること
ができる。すなわち、第１導電型の高濃度拡散層としき
い値電圧制御用の第２導電型の浅い不純物層の濃度を制
御することによって、任意の電極材質でゲート電極を形
成でき、基板電圧を印加した状態でしきい値電圧の絶対
値を0.6ｖ程度に設定する条件下で短チャネル効果を抑
制することができる。
【００１０】
【実施例】以下本発明の一実施例について、ｎチャネル
型ＭＯＳトランジスタの例について図面を参照しながら
説明する。図１は本発明の一実施例におけるｎチャネル
型ＭＯＳトランジスタの断面図である。図１において、
１はｐ型の低濃度基板、２は高濃度ｐ型拡散層、３ａは
ｎ型の高濃度ソース層、３ｂはｎ型の高濃度ドレイン
層、４はｎ型の低濃度拡散層、５はしきい値電圧制御用
ｎ型不純物層、６はゲート絶縁膜、７は側壁絶縁膜、８
はゲート電極である。図１に示すように、高濃度ｐ型拡
散層２が高濃度ソース層３ａまたは高濃度ドレイン層３
ｂよりやや深めに形成されており、ゲート直下に非常に
浅いしきい値電圧制御用ｎ型不純物層５が形成されてい
る。非常に浅いしきい値電圧制御用ｎ型不純物層５を形
成することによって、しきい値電圧の上昇を考慮するこ
となく高濃度ｐ型拡散層２の不純物濃度を高くすること
ができる。このためｎ型の高濃度ソース層３ａおよび高
濃度ドレイン層３ｂとｎ型の低濃度拡散層４の空乏層の
のびが抑えられ、短チャネル効果を著しく抑制すること
ができる。
型ＭＯＳトランジスタの例について図面を参照しながら
説明する。図１は本発明の一実施例におけるｎチャネル
型ＭＯＳトランジスタの断面図である。図１において、
１はｐ型の低濃度基板、２は高濃度ｐ型拡散層、３ａは
ｎ型の高濃度ソース層、３ｂはｎ型の高濃度ドレイン
層、４はｎ型の低濃度拡散層、５はしきい値電圧制御用
ｎ型不純物層、６はゲート絶縁膜、７は側壁絶縁膜、８
はゲート電極である。図１に示すように、高濃度ｐ型拡
散層２が高濃度ソース層３ａまたは高濃度ドレイン層３
ｂよりやや深めに形成されており、ゲート直下に非常に
浅いしきい値電圧制御用ｎ型不純物層５が形成されてい
る。非常に浅いしきい値電圧制御用ｎ型不純物層５を形
成することによって、しきい値電圧の上昇を考慮するこ
となく高濃度ｐ型拡散層２の不純物濃度を高くすること
ができる。このためｎ型の高濃度ソース層３ａおよび高
濃度ドレイン層３ｂとｎ型の低濃度拡散層４の空乏層の
のびが抑えられ、短チャネル効果を著しく抑制すること
ができる。
【００１１】図２（ａ），（ｂ）にデバイスシミュレー
ションによる本実施例のｎチャネル型ＭＯＳトランジス
タのゲート下における深さ方向のポテンシャル分布図を
示す。図２（ａ）はデバイスの断面図、図２（ｂ）は図
２（ａ）のＡ−Ａ’線に沿ったポテンシャル分布図であ
り、ゲート電圧がしきい値電圧の時の様子を示してい
る。図２（ｂ）に示すように、本実施例によるＭＯＳ型
半導体装置ではチャネルが表面に形成されるいわゆる表
面チャネル型になっている。一方図３（ａ），（ｂ）に
従来のｎチャネル型ＭＯＳトランジスタの場合のポテン
シャル分布図を示す。本発明の構造および従来の構造と
もにゲート直下がソース／ドレイン層と同じ導電型であ
るが、図３（ｂ）に示す従来のｎチャネル型ＭＯＳトラ
ンジスタにおいては、表面にチャネル領域が形成されて
いないのに対して、本発明のｎチャンネル型ＭＯＳトラ
ンジスタでは表面にチャネルが形成されている。
ションによる本実施例のｎチャネル型ＭＯＳトランジス
タのゲート下における深さ方向のポテンシャル分布図を
示す。図２（ａ）はデバイスの断面図、図２（ｂ）は図
２（ａ）のＡ−Ａ’線に沿ったポテンシャル分布図であ
り、ゲート電圧がしきい値電圧の時の様子を示してい
る。図２（ｂ）に示すように、本実施例によるＭＯＳ型
半導体装置ではチャネルが表面に形成されるいわゆる表
面チャネル型になっている。一方図３（ａ），（ｂ）に
従来のｎチャネル型ＭＯＳトランジスタの場合のポテン
シャル分布図を示す。本発明の構造および従来の構造と
もにゲート直下がソース／ドレイン層と同じ導電型であ
るが、図３（ｂ）に示す従来のｎチャネル型ＭＯＳトラ
ンジスタにおいては、表面にチャネル領域が形成されて
いないのに対して、本発明のｎチャンネル型ＭＯＳトラ
ンジスタでは表面にチャネルが形成されている。
【００１２】図４は従来のｎチャネル型ＭＯＳトランジ
スタと、本発明によるｎチャネル型ＭＯＳトランジスタ
のしきい値電圧のゲート長依存性を示す図である。基板
電圧は−2.0ｖ、ドレイン電圧は3.3ｖである。図４の黒
丸で示すように、本発明のｎチャネル型ＭＯＳトランジ
スタではしきい値電圧のゲート長依存性が少なく、短チ
ャネル効果は著しく抑制されている。
スタと、本発明によるｎチャネル型ＭＯＳトランジスタ
のしきい値電圧のゲート長依存性を示す図である。基板
電圧は−2.0ｖ、ドレイン電圧は3.3ｖである。図４の黒
丸で示すように、本発明のｎチャネル型ＭＯＳトランジ
スタではしきい値電圧のゲート長依存性が少なく、短チ
ャネル効果は著しく抑制されている。
【００１３】以上のように本発明の構造では、ゲート酸
化膜を薄くすることなくＤＲＡＭで要求される基板電圧
を印加した状態でしきい値電圧の絶対値が0.6ｖ程度と
なるようなエンハンスメント型表面チャネルＭＯＳトラ
ンジスタにおいて短チャネル効果を抑制することができ
る。
化膜を薄くすることなくＤＲＡＭで要求される基板電圧
を印加した状態でしきい値電圧の絶対値が0.6ｖ程度と
なるようなエンハンスメント型表面チャネルＭＯＳトラ
ンジスタにおいて短チャネル効果を抑制することができ
る。
【００１４】次に本発明の一実施例におけるＭＯＳ型半
導体装置の製造方法について、図面を参照しながら説明
する。図５は本発明の第１の実施例におけるｎチャネル
型ＭＯＳトランジスタの製造工程図である。まず図５
（ａ）に示すように、絶縁膜９を全面に形成したｐ型の
低濃度基板１にボロン１１を加速電圧50ｋｅｖ、ドーズ
量8.0x1012／ｃｍ2でイオン注入して、高濃度ｐ型拡散
層２を形成する。この時低濃度基板１の不純物濃度は3.
0x1016／ｃｍ3とする。さらにひ素１０を加速電圧30ｋ
ｅｖ、ドーズ量3.2x1012／ｃｍ2でイオン注入して図５
（ｂ）に示す非常に浅いしきい値電圧制御用ｎ型不純物
層５を形成する。その深さはおおよそ40ｎｍであり、こ
れが本実施例のポイントである。次に絶縁膜９をエッチ
ングした後、ゲート絶縁膜６を12ｎｍの厚さに形成した
後、ゲート電極８をｎ+型のポリシリコンで形成する。
次に図５（ｂ）に示すように、ゲート電極８をマスクと
してひ素１０を加速電圧40ｋｅｖ、ドーズ量5.0x1012／
ｃｍ2で、かつ入射角７度で基板１を４回回転させてイ
オン注入し、ｎ型の低濃度拡散層４を形成する。次に基
板１の全面を覆うようにしてＣＶＤ法で酸化膜を堆積し
た後、ドライエッチングし、ゲート電極８の側面を覆う
ように側壁絶縁膜７を自己整合的に形成する。この時側
壁絶縁膜７の幅は200ｎｍ程度にする。次に図５（ｃ）
に示すように、ゲート電極８と側壁絶縁膜７をマスクと
してひ素１０を加速電圧40ｋｅｖ、ドーズ量6.0x1015／
ｃｍ2でイオン注入してｎ型の高濃度ソース層３ａおよ
び高濃度ドレイン層３ｂを形成する。この高濃度ソース
層３ａおよび高濃度ドレイン層３ｂは高濃度ｐ型拡散層
２よりやや浅く形成することが本実施例のポイントであ
る。その後、通常のプロセスでＭＯＳ型半導体装置を得
る。
導体装置の製造方法について、図面を参照しながら説明
する。図５は本発明の第１の実施例におけるｎチャネル
型ＭＯＳトランジスタの製造工程図である。まず図５
（ａ）に示すように、絶縁膜９を全面に形成したｐ型の
低濃度基板１にボロン１１を加速電圧50ｋｅｖ、ドーズ
量8.0x1012／ｃｍ2でイオン注入して、高濃度ｐ型拡散
層２を形成する。この時低濃度基板１の不純物濃度は3.
0x1016／ｃｍ3とする。さらにひ素１０を加速電圧30ｋ
ｅｖ、ドーズ量3.2x1012／ｃｍ2でイオン注入して図５
（ｂ）に示す非常に浅いしきい値電圧制御用ｎ型不純物
層５を形成する。その深さはおおよそ40ｎｍであり、こ
れが本実施例のポイントである。次に絶縁膜９をエッチ
ングした後、ゲート絶縁膜６を12ｎｍの厚さに形成した
後、ゲート電極８をｎ+型のポリシリコンで形成する。
次に図５（ｂ）に示すように、ゲート電極８をマスクと
してひ素１０を加速電圧40ｋｅｖ、ドーズ量5.0x1012／
ｃｍ2で、かつ入射角７度で基板１を４回回転させてイ
オン注入し、ｎ型の低濃度拡散層４を形成する。次に基
板１の全面を覆うようにしてＣＶＤ法で酸化膜を堆積し
た後、ドライエッチングし、ゲート電極８の側面を覆う
ように側壁絶縁膜７を自己整合的に形成する。この時側
壁絶縁膜７の幅は200ｎｍ程度にする。次に図５（ｃ）
に示すように、ゲート電極８と側壁絶縁膜７をマスクと
してひ素１０を加速電圧40ｋｅｖ、ドーズ量6.0x1015／
ｃｍ2でイオン注入してｎ型の高濃度ソース層３ａおよ
び高濃度ドレイン層３ｂを形成する。この高濃度ソース
層３ａおよび高濃度ドレイン層３ｂは高濃度ｐ型拡散層
２よりやや浅く形成することが本実施例のポイントであ
る。その後、通常のプロセスでＭＯＳ型半導体装置を得
る。
【００１５】次に本発明の第２の実施例におけるＭＯＳ
型半導体装置の製造方法について、図面を参照しながら
説明する。図６は本発明の第２の実施例におけるｎチャ
ネル型ＭＯＳトランジスタの製造工程図である。まず図
６（ａ）に示すように、絶縁膜９を全面に形成したｐ型
の低濃度基板１にひ素１０を加速電圧30ｋｅｖ、ドーズ
量5.0x1011／ｃｍ2でイオン注入し、図６（ｂ）に示す
浅いしきい値電圧制御用ｎ型不純物層５を形成する。こ
の時低濃度基板１の濃度は3.0x1016／ｃｍ3とする。次
に絶縁膜９をエッチングした後、ゲート絶縁膜６を12ｎ
ｍの厚さに形成した後ゲート電極８を0.5μｍの厚さに
形成する。次に図３（ｂ）に示すように、ゲート電極８
をマスクとしてボロン１１を加速電圧100ｋｅｖ、ドー
ズ量1.5x1013／ｃｍ2でイオン注入し、ゲート電極８の
直下が他の領域よりも浅い高濃度ｐ型拡散層２を形成す
る。さらにひ素１０を加速電圧40ｋｅｖ、ドーズ量5.0x
1012／ｃｍ2で、かつ７度の角度で基板１を４回回転し
てイオン注入し、低濃度拡散層４を形成する。次に酸化
膜を基板１の全面を覆うようにＣＶＤ法で堆積した後、
ドライエッチングしてゲート電極８の側面を覆うように
側壁絶縁膜７を自己整合的に形成する。この時側壁絶縁
膜７の幅は200ｎｍ程度にする。次にゲート電極８と側
壁絶縁膜７をマスクとしてひ素１０を加速電圧40ｋｅ
ｖ、ドーズ量6.0x1015／ｃｍ2でイオン注入し、ｎ型の
高濃度ソース層３ａおよび高濃度ドレイン層３ｂを形成
する。この高濃度ソース層３ａおよび高濃度ドレイン層
３ｂは高濃度ｐ型拡散層２よりやや浅く形成することが
本実施例のポイントである。その後、通常のプロセスで
ＭＯＳ型半導体装置を得る。なお３ａをｎ型の高濃度ド
レイン層、３ｂをｎ型の高濃度ソース層としても同じで
ある。
型半導体装置の製造方法について、図面を参照しながら
説明する。図６は本発明の第２の実施例におけるｎチャ
ネル型ＭＯＳトランジスタの製造工程図である。まず図
６（ａ）に示すように、絶縁膜９を全面に形成したｐ型
の低濃度基板１にひ素１０を加速電圧30ｋｅｖ、ドーズ
量5.0x1011／ｃｍ2でイオン注入し、図６（ｂ）に示す
浅いしきい値電圧制御用ｎ型不純物層５を形成する。こ
の時低濃度基板１の濃度は3.0x1016／ｃｍ3とする。次
に絶縁膜９をエッチングした後、ゲート絶縁膜６を12ｎ
ｍの厚さに形成した後ゲート電極８を0.5μｍの厚さに
形成する。次に図３（ｂ）に示すように、ゲート電極８
をマスクとしてボロン１１を加速電圧100ｋｅｖ、ドー
ズ量1.5x1013／ｃｍ2でイオン注入し、ゲート電極８の
直下が他の領域よりも浅い高濃度ｐ型拡散層２を形成す
る。さらにひ素１０を加速電圧40ｋｅｖ、ドーズ量5.0x
1012／ｃｍ2で、かつ７度の角度で基板１を４回回転し
てイオン注入し、低濃度拡散層４を形成する。次に酸化
膜を基板１の全面を覆うようにＣＶＤ法で堆積した後、
ドライエッチングしてゲート電極８の側面を覆うように
側壁絶縁膜７を自己整合的に形成する。この時側壁絶縁
膜７の幅は200ｎｍ程度にする。次にゲート電極８と側
壁絶縁膜７をマスクとしてひ素１０を加速電圧40ｋｅ
ｖ、ドーズ量6.0x1015／ｃｍ2でイオン注入し、ｎ型の
高濃度ソース層３ａおよび高濃度ドレイン層３ｂを形成
する。この高濃度ソース層３ａおよび高濃度ドレイン層
３ｂは高濃度ｐ型拡散層２よりやや浅く形成することが
本実施例のポイントである。その後、通常のプロセスで
ＭＯＳ型半導体装置を得る。なお３ａをｎ型の高濃度ド
レイン層、３ｂをｎ型の高濃度ソース層としても同じで
ある。
【００１６】
【発明の効果】以上のように本発明は、第１導電型の高
濃度拡散層としきい値電圧制御用の第２導電型不純物層
の濃度を制御することによって、任意の電極材質でゲー
ト電極を形成でき、基板電圧を印加した状態でしきい値
電圧の絶対値が0.6ｖ程度となるようなエンハンスメン
ト型表面チャネルＭＯＳトランジスタの短チャネル効果
を抑制することができるＭＯＳ型半導体装置を実現する
ことができ、また本発明における製造方法により、きわ
めて容易に高信頼性かつ高密度のＭＯＳ型半導体装置を
製造することができるなど、ＶＬＳＩの高集積化を進め
る上で必要不可欠な短チャネル効果を抑制でき、その工
業的価値は極めて大きい。
濃度拡散層としきい値電圧制御用の第２導電型不純物層
の濃度を制御することによって、任意の電極材質でゲー
ト電極を形成でき、基板電圧を印加した状態でしきい値
電圧の絶対値が0.6ｖ程度となるようなエンハンスメン
ト型表面チャネルＭＯＳトランジスタの短チャネル効果
を抑制することができるＭＯＳ型半導体装置を実現する
ことができ、また本発明における製造方法により、きわ
めて容易に高信頼性かつ高密度のＭＯＳ型半導体装置を
製造することができるなど、ＶＬＳＩの高集積化を進め
る上で必要不可欠な短チャネル効果を抑制でき、その工
業的価値は極めて大きい。
【図１】本発明の一実施例におけるｎチャネル型ＭＯＳ
トランジスタの断面図
トランジスタの断面図
【図２】同ＭＯＳ型トランジスタのゲート下における深
さ方向のポテンシャル分布図
さ方向のポテンシャル分布図
【図３】従来のｎチャネル型ＭＯＳトランジスタのゲー
ト下における深さ方向のポテンシャル分布図
ト下における深さ方向のポテンシャル分布図
【図４】本発明の一実施例におけるｎチャネル型ＭＯＳ
トランジスタのしきい値電圧のゲート長依存性を示す図
トランジスタのしきい値電圧のゲート長依存性を示す図
【図５】本発明の第１の実施例におけるｎチャネル型Ｍ
ＯＳトランジスタの製造工程図
ＯＳトランジスタの製造工程図
【図６】本発明の第２の実施例におけるｎチャネル型Ｍ
ＯＳトランジスタの製造工程図
ＯＳトランジスタの製造工程図
【図７】従来のＬＤＤ構造のＭＯＳ型トランジスタの断
面図
面図
【図８】従来のベリッドチャネル構造のＭＯＳ型トラン
ジスタの断面図
ジスタの断面図
１ ｐ型の低濃度基板（半導体基板） ２ 高濃度ｐ型拡散層（第１導電型の高濃度拡散層） ３ａ 高濃度ソース層 ３ｂ 高濃度ドレイン層 ５ しきい値電圧制御用ｎ型不純物層（第２導電型の低
濃度不純物層） ６ ゲート絶縁膜 ８ ゲート電極
濃度不純物層） ６ ゲート絶縁膜 ８ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−292963（ＪＰ，Ａ) 特開 平２−82576（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/265 604 H01L 21/336
Claims (2)
- 【請求項１】 第１導電型の半導体基板上に形成された
第１の絶縁膜を介して第２導電型の不純物を注入し第２
導電型の浅い不純物層を形成する工程と、前記第１の絶
縁膜を除去した後、前記半導体基板上にゲート絶縁膜お
よびゲート電極を形成する工程と、前記ゲート電極をマ
スクとして第１導電型の不純物を注入しゲート電極直下
が他の領域よりも浅い第１導電型の高濃度拡散層を形成
する工程と、前記ゲート電極をマスクとして第２導電型
の不純物を注入し第２導電型の低濃度拡散層を前記第２
導電型の浅い不純物層より深く形成する工程と、前記半
導体基板の全面に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜をエッチングして前記ゲート電極の側面を
覆う第２の絶縁膜からなる側壁絶縁膜を形成する工程
と、前記ゲート電極と側壁絶縁膜をマスクとして前記第
１導電型の高濃度不純物層と同程度の深さで第２導電型
の高濃度ソース層および高濃度ドレイン層を形成する工
程とを備えたＭＯＳ型半導体装置の製造方法。 - 【請求項２】 第１導電型の不純物がｐ型、第２導電型
の不純物がｎ型であることを特徴とする請求項１記載の
ＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178075A JP3067288B2 (ja) | 1991-07-18 | 1991-07-18 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178075A JP3067288B2 (ja) | 1991-07-18 | 1991-07-18 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529339A JPH0529339A (ja) | 1993-02-05 |
| JP3067288B2 true JP3067288B2 (ja) | 2000-07-17 |
Family
ID=16042186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3178075A Expired - Fee Related JP3067288B2 (ja) | 1991-07-18 | 1991-07-18 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3067288B2 (ja) |
-
1991
- 1991-07-18 JP JP3178075A patent/JP3067288B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529339A (ja) | 1993-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5548143A (en) | Metal oxide semiconductor transistor and a method for manufacturing the same | |
| JP3164076B2 (ja) | 半導体装置の製造方法 | |
| US5930615A (en) | Method of forming CMOS having simultaneous formation of halo regions of PMOS and part of source/drain of NMOS | |
| US6444548B2 (en) | Bitline diffusion with halo for improved array threshold voltage control | |
| US5557129A (en) | Semiconductor MOSFET device having a shallow nitrogen implanted channel region | |
| KR19980047199A (ko) | 씨모스펫(cmosfet) 제조방법 | |
| US6709939B2 (en) | Method for fabricating semiconductor device | |
| KR100391959B1 (ko) | 반도체 장치 및 제조 방법 | |
| US6051459A (en) | Method of making N-channel and P-channel IGFETs using selective doping and activation for the N-channel gate | |
| US5973370A (en) | Preventing boron penetration through thin gate oxide of P-channel devices in advanced CMOS technology | |
| JP3075225B2 (ja) | 半導体装置の製造方法 | |
| JP2790050B2 (ja) | 半導体装置の製造方法 | |
| US6740935B2 (en) | Semiconductor device | |
| US6153910A (en) | Semiconductor device with nitrogen implanted channel region | |
| US7053450B2 (en) | Semiconductor device and method for fabricating the same | |
| JP3425043B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP3067288B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| US5858827A (en) | Method of manufacturing MOS transistor device with improved threshold value control and reduced reverse short channel effect | |
| JPH1012870A (ja) | 半導体装置及びその製造方法 | |
| JP2873942B2 (ja) | Ｍｏｓ電界効果トランジスタの製造方法 | |
| US20050054182A1 (en) | Method for suppressing boron penetration by implantation in P+ MOSFETS | |
| KR100233707B1 (ko) | 듀얼 게이트 씨모오스 트랜지스터의 제조방법 | |
| KR0133965B1 (ko) | Mos 트랜지스터을 가진 반도체 장치 및 그 제조방법 | |
| US6617218B2 (en) | Manufacturing method for semiconductor device | |
| JP3259479B2 (ja) | Ｍｏｓ型半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |