KR20070025573A - 셀-할로 이온주입을 이용한 스텝게이트 비대칭 리세스 셀의제조방법 - Google Patents

셀-할로 이온주입을 이용한 스텝게이트 비대칭 리세스 셀의제조방법 Download PDF

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Abstract

본 발명의 셀-할로(C-halo) 이온주입을 이용한 스텝게이트 비대칭 리세스(STAR) 셀 제조방법은, 반도체기판의 일부를 제거하여 계단형 프로파일을 형성하는 단계와, 반도체기판 위에 계단형 프로파일에 의해 상대적으로 낮은 단차의 제1 영역은 덮으면서 상대적으로 높은 단차의 제2 영역의 일부 표면을 노출시키는 마스크막패턴을 형성하는 단계와, 마스크막패턴을 이온주입 마스크막으로 하여 셀-할로 이온주입을 수행하는 단계와, 마스크막패턴을 제거하는 단계와, 그리고 계단형 프로파일에 중첩되도록 게이트절연막을 개재하여 게이트스택을 형성하는 단계를 포함한다.
스텝게이트 비대칭 리세스(STAR) 셀, 셀-할로(C-halo), 포토레지스트 찌꺼기(scum)

Description

셀-할로 이온주입을 이용한 스텝게이트 비대칭 리세스 셀의 제조방법{Method of fabricating the step gate asymmetric recess cell using cell-halo implantation}
도 1 및 도 2는 셀-할로 이온주입을 이용한 스텝게이트 비대칭 리세스 셀의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 3 내지 도 5는 본 발명에 따른 셀-할로 이온주입을 이용한 스텝게이트 비대칭 리세스 셀의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 메모리소자의 제조방법에 관한 것으로서, 특히 셀-할로 이온주입을 이용한 스텝게이트 비대칭 리세스 셀의 제조방법에 관한 것이다.
최근 반도체소자의 집적도가 증가하면서 소자를 구성하는 트랜지스터의 채널길이도 급격하게 짧아지고 있다. 채널길이가 짧아짐에 따라 숏채널효과(short channel effect)에 의한 여러 가지 문제점들이 대두되고 있으며, 이에 따라 소자의 집적도를 증가시키지 않고 유효채널길이를 증대시키는 기술들이 제안되고 있는데, 일 예로서 스텝게이트 비대칭 리세스 셀 구조가 있다.
한편 디램(DRAM)소자와 같은 반도체 메모리소자의 동작특성을 향상시키기 위하여 셀-할로(cell-halo) 이온주입도 도입되어 널리 사용되고 있다. 셀-할로 이온주입은, 기판의 스토리지노드 컨택영역은 덮고, 비트라인 컨택영역만을 노출시킨 후에 보론(B)과 같은 반대도전형의 불순물이온을 주입시키는 방법으로서, 소자의 리프레시(refresh) 특성을 향상시키고, 그 외 소자의 각종 동작특성들을 향상시키는 효과를 나타내는 것으로 잘 알려져 있다.
도 1 및 도 2는 종래의 셀-할로 이온주입을 이용한 스텝게이트 비대칭 리세스 셀의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 반도체기판(100)에 트랜치 소자분리막(110)을 형성하여 활성영역을 한정한다. 활성영역은 트랜지스터와 같은 소자들이 형성될 영역으로서, 채널영역(121), 비트라인컨택영역(122) 및 스토리지노드컨택영역(123)을 포함한다. 다음에 반도체기판(100)의 상부 일부를 제거하여 계단형 프로파일을 형성한다. 그리고 계단형 프로파일과 중첩되도록 게이트절연막(130)을 형성하고, 그 위에 폴리실리콘막패턴(141), 텅스텐실리사이드막패턴(142) 및 질화막패턴(143)이 순차적으로 적층되는 게이트스택(140)을 형성한다.
다음에 도 2를 참조하면, 전면에 포토레지스트막패턴(150)을 형성한다. 이 포토레지스트막패턴(150)은 게이트스택(140)의 적어도 일부를 덮으며, 또한 반도체기판(100)의 스토리지노드컨택영역(123)을 덮는다. 그리고 반도체기판(100)의 비트라인컨택영역(122)을 노출시키는 개구부(151)를 갖는다. 다음에 도면에서 화살표로 나타낸 바와 같이, 포토레지스트막패턴(150) 및 일부 게이트스택(140)을 이온주입 마스크막으로 한 셀-할로 이온주입을 수행하여, 반도체기판(100)의 비트라인컨택영역(122) 내에 불순물이온, 예컨대 보론(B) 이온을 주입시킨다. 셀-할로 이온주입을 수행한 후에는, 포토레지스트막패턴(150)을 제거하고, 통상의 소스/드레인 영역 형성을 위한 이온주입을 수행한다.
그런데 이와 같은 종래의 셀-할로 이온주입을 이용한 스텝게이트 비대칭 리세스 셀 제조방법에 있어서, 셀-할로 이온주입은 게이트스택(140)이 형성된 후에 수행된다. 이에 따라 셀-할로 이온주입을 위한 포토레지스트막패턴(150)도 게이트스택(140)이 형성된 후에 만들어지며, 그 결과 포토레지스트막패턴(150)의 높이가 매우 높아야 한다. 이와 같이 포토레지스트막패턴(150)의 높이가 높아짐에 따라, 포토레지스트막패턴(150) 형성을 위한 노광 및 현상 후에, 반도체기판(100)의 비트라인컨택영역(122) 표면에는 완전히 제거되지 않고 남은 포토레지스트 찌꺼기(scum)(152)가 남아서, 셀-할로 이온주입이 원활하게 이루어지지 못하고 있으며, 이를 억제하기 위하여 포토레지스트 찌꺼기(152) 제거를 위한 별도의 세정공정이 요구되는 등 공정단계가 복잡해진다는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 포토레지스트 찌꺼기에 의해 셀-할로 이온주입이 원활하게 이루어지는 것이 억제되도록 할 수 있는 셀-할로 이온주입을 이용한 스텝게이트 비대칭 리세스 셀 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 셀-할로 이온주입을 이용한 스텝게이트 비대칭 리세스 셀 제조방법은, 반도체기판의 일부를 제거하여 계단형 프로파일을 형성하는 단계; 상기 계단형 프로파일을 갖는 반도체기판 위에 상기 계단형 프로파일에 의해 상대적으로 낮은 단차의 제1 영역은 덮으면서 상대적으로 높은 단차의 제2 영역의 일부 표면을 노출시키는 마스크막패턴을 형성하는 단계; 상기 마스크막패턴을 이온주입 마스크막으로 하여 셀-할로 이온주입을 수행하는 단계; 상기 마스크막패턴을 제거하는 단계; 및 상기 계단형 프로파일에 중첩되도록 게이트절연막을 개재하여 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 마스크막패턴은 포토레지스트막을 이용하여 형성할 수 있다.
상기 셀-할로 이온주입은 보론 이온을 주입하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 3 내지 도 5는 본 발명에 따른 셀-할로 이온주입을 이용한 스텝게이트 비대칭 리세스 셀의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 3을 참조하면, 반도체기판(300)에 소자분리막(310)을 형성하여 활성영역(320)을 한정한다. 활성영역(320)은 트랜지스터와 같은 소자들이 형성될 영역이다. 소자분리막(310)은 트랜치 형태의 소자분리막이지만, 경우에 따라서는 다른 형태의 소자분리막, 예컨대 로코스(LOCOS) 소자분리막일 수도 있다. 다음에 반도체 기판(300)의 상부 일부를 제거하여 계단형 프로파일(303)을 형성한다. 이 계단형 프로파일(303)에 의해 반도체기판(300)은 상대적으로 낮은 단차를 갖는 제1 영역(301) 및 상대적으로 높은 단차를 갖는 제2 영역(302)을 갖는다. 비록 도면에 나타내지는 않았지만, 계단형 프로파일(303)을 형성하기 전 또는 형성한 후에 필드스탑(field stop)을 위한 이온주입 및 채널 문턱전압 조절을 위한 이온주입을 수행할 수 있다.
다음에 도 4를 참조하면, 전면에 셀-할로 이온주입을 위한 마스크막패턴(350)을 형성한다. 이 마스크막패턴(350)은 포토레지스트막을 사용하여 형성한다. 구체적으로 전면에 포토레지스트막을 스핀코팅(spin coating) 등의 방법을 사용하여 형성한다. 그리고 셀-할로 이온주입용 포토마스크를 이용한 노광공정과, 통상의 현상액을 이용한 현상공정을 수행하여 포토레지스트막패턴을 형성한다. 상기 마스크막패턴(350)은 게이트스택 형성전에 이루어지므로, 포토레지스트막의 두께가 종래의 경우에서와 같이 두꺼울 필요가 없으며, 이에 따라 마스크막패턴(350) 형성을 위한 노광 및 현상공정을 수행하는 과정에서 포토레지스트 잔류물의 발생이 억제된다.
이와 같이 만들어진 마스크막패턴(350)은, 반도체기판(300)의 제1 영역(301)은 덮으면서 제2 영역(302)의 일부를 노출시키는 개구부(351)를 갖는다. 통상적으로 마스크막패턴(350)에 의해 노출되는 반도체기판(300)의 제2 영역(302)에는 비트라인컨택영역이 형성될 부분이다. 다음에 도면에서 화살표로 나타낸 바와 같이, 상기 마스크막패턴(350)을 이온주입 마스크막으로 한 셀-할로 이온주입을 수행한다. 셀-할로 이온주입은 p형 불순물이온, 즉 보론(B) 이온을 주입함으로써 수행될 수 있다.
다음에 도 5를 참조하면, 상기 셀-할로 이온주입에 의해 반도체기판(300)의 비트라인컨택영역(322)이 형성될 부분에는 셀-할로 이온주입영역(352)이 만들어진다. 셀-할로 이온주입영역(352)을 형성한 후에는, 상기 마스크막패턴(도 4의 350)을 통상의 방법, 예컨대 애싱(ashing) 등을 통해 제거한다. 그리고 계단형 프로파일과 중첩되도록 게이트절연막(330)을 형성하고, 그 위에 폴리실리콘막패턴(341), 텅스텐실리사이드막패턴(342) 및 질화막패턴(343)이 순차적으로 적층되는 게이트스택(340)을 형성한다. 그러면 반도체기판(300)에는 게이트스택(340)과 중첩되는 채널영역(321)이 한정된다.
다음에 통상의 소스/드레인 영역 형성을 위한 이온주입을 수행하여, 비트라인컨택영역(322)에 드레인영역(미도시)을 형성하고, 스토리지노드컨택영역(323)에 소스영역(미도시)을 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 셀-할로 이온주입을 이용한 스텝게이트 비대칭 리세스 셀 제조방법에 의하면, 셀-할로 이온주입을 게이트스택 형성전에 수행하므로, 셀-할로 이온주입을 위한 마스크막패턴의 높이가 상대적으로 낮아도 된다. 따라서 마스크막패턴 형성을 위한 노광 및 현상공정시 잔류물의 발생을 억제할 수 있으며, 종래의 잔류물에 의해 셀-할로 이온주입이 원활하게 수행되지 못했던 문제가 발생하지 않는다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (3)

  1. 반도체기판의 일부를 제거하여 계단형 프로파일을 형성하는 단계;
    상기 계단형 프로파일을 갖는 반도체기판 위에 상기 계단형 프로파일에 의해 상대적으로 낮은 단차의 제1 영역은 덮으면서 상대적으로 높은 단차의 제2 영역의 일부 표면을 노출시키는 마스크막패턴을 형성하는 단계;
    상기 마스크막패턴을 이온주입 마스크막으로 하여 셀-할로 이온주입을 수행하는 단계;
    상기 마스크막패턴을 제거하는 단계; 및
    상기 셀-할로 이온주입이 수행된 반도체기판 위에 상기 계단형 프로파일에 중첩되도록 게이트절연막을 개재하여 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 하는 스텝게이트 비대칭 리세스 셀 제조방법.
  2. 제1항에 있어서,
    상기 마스크막패턴은 포토레지스트막을 이용하여 형성하는 것을 특징으로 하는 스텝게이트 비대칭 리세스 셀 제조방법.
  3. 제1항에 있어서,
    상기 셀-할로 이온주입은 보론 이온을 주입하는 것을 특징으로 하는 스텝게이트 비대칭 리세스 셀 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10038028B2 (en) 2016-09-29 2018-07-31 SK Hynix Inc. Image sensor including depletion inducing layer

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