JPH11111710A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 60
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 60
- 239000010703 silicon Substances 0.000 claims abstract description 60
- 238000000034 method Methods 0.000 claims abstract description 34
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 230000005669 field effect Effects 0.000 claims abstract description 29
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 18
- 229910052786 argon Inorganic materials 0.000 claims abstract description 9
- 230000001590 oxidative effect Effects 0.000 claims abstract description 7
- -1 nitrogen ions Chemical class 0.000 claims abstract 2
- 238000002955 isolation Methods 0.000 claims description 45
- 239000012535 impurity Substances 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 14
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 8
- 229910052698 phosphorus Inorganic materials 0.000 claims description 8
- 239000011574 phosphorus Substances 0.000 claims description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims 1
- 230000007423 decrease Effects 0.000 abstract description 9
- 230000006866 deterioration Effects 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract description 3
- 238000000926 separation method Methods 0.000 abstract 1
- 230000003647 oxidation Effects 0.000 description 40
- 238000007254 oxidation reaction Methods 0.000 description 40
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- 241000293849 Cordylanthus Species 0.000 description 10
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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Abstract
(57)【要約】
【課題】 トレンチ分離を有する電界効果型トランジス
タにおいて、ゲート電極端における絶縁耐圧を向上した
ゲート絶縁膜を有する半導体装置およびその製造方法を
提供する。 【解決手段】 トレンチ分離端近傍のシリコン基板にア
ルゴン等の酸化速度を大きくするイオンを注入し、また
は、トレンチ分離端近傍以外のシリコン基板に酸化速度
を小さくする窒素イオンを注入した後、熱酸化を行い、
ゲート絶縁膜の膜厚をゲート絶縁膜の中央部と同じかあ
るいは厚く形成する。ゲート電極端でのゲート絶縁膜が
薄くなることによる絶縁膜耐圧の劣化を防ぐことが出来
る。
タにおいて、ゲート電極端における絶縁耐圧を向上した
ゲート絶縁膜を有する半導体装置およびその製造方法を
提供する。 【解決手段】 トレンチ分離端近傍のシリコン基板にア
ルゴン等の酸化速度を大きくするイオンを注入し、また
は、トレンチ分離端近傍以外のシリコン基板に酸化速度
を小さくする窒素イオンを注入した後、熱酸化を行い、
ゲート絶縁膜の膜厚をゲート絶縁膜の中央部と同じかあ
るいは厚く形成する。ゲート電極端でのゲート絶縁膜が
薄くなることによる絶縁膜耐圧の劣化を防ぐことが出来
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法にかかり、特にトレンチ分離を有する電界効果トラ
ンジスタの構造およびその製造方法に関するものであ
る。また、ＬＯＣＯＳ法によるフィールド絶縁膜を有す
る電界効果トランジスタの製造方法である。また、トレ
ンチＤＲＡＭセルの製造方法である。
方法にかかり、特にトレンチ分離を有する電界効果トラ
ンジスタの構造およびその製造方法に関するものであ
る。また、ＬＯＣＯＳ法によるフィールド絶縁膜を有す
る電界効果トランジスタの製造方法である。また、トレ
ンチＤＲＡＭセルの製造方法である。
【０００２】
【従来の技術】半導体装置の素子分離領域を形成する場
合、トレンチ分離法（図７）が用いられる。シリコン基
板３にトレンチ７を形成した後、素子を分離する絶縁膜
２をトレンチ７に埋め込む。
合、トレンチ分離法（図７）が用いられる。シリコン基
板３にトレンチ７を形成した後、素子を分離する絶縁膜
２をトレンチ７に埋め込む。
【０００３】また、トレンチ分離法よりは微細化には適
さないが、工程が簡単なＬＯＣＯＳ（ＬＯＣＡＬ ＯＸ
ＩＤＡＴＩＯＮ ＯＦ ＳＩＬＩＣＯＮ）法（図８）が
ある。シリコン窒化膜５をマスクにしてシリコン酸化膜
３１を熱酸化により形成して素子分離とする。
さないが、工程が簡単なＬＯＣＯＳ（ＬＯＣＡＬ ＯＸ
ＩＤＡＴＩＯＮ ＯＦ ＳＩＬＩＣＯＮ）法（図８）が
ある。シリコン窒化膜５をマスクにしてシリコン酸化膜
３１を熱酸化により形成して素子分離とする。
【０００４】また、トレンチＤＲＡＭセルにおいて（図
９）、不純物を含むシリコンからなる蓄積電極２４と隣
のセルのトランスファーゲートのゲート電極２４の分離
を行う場合、蓄積電極２４の上部を酸化する（図９の３
４）。
９）、不純物を含むシリコンからなる蓄積電極２４と隣
のセルのトランスファーゲートのゲート電極２４の分離
を行う場合、蓄積電極２４の上部を酸化する（図９の３
４）。
【０００５】一方、酸化を行う前に不純物をシリコン基
板へ注入して酸化膜厚を制御する方法が特開平７−９４
５０３号公報に掲載されている。
板へ注入して酸化膜厚を制御する方法が特開平７−９４
５０３号公報に掲載されている。
【０００６】
【発明が解決しようとする課題】微細化に適した素子分
離方法として、近年、トレンチ分離を用いるようになっ
てきている。
離方法として、近年、トレンチ分離を用いるようになっ
てきている。
【０００７】酸化により絶縁膜を形成する場合、シリコ
ン基板上に絶縁膜等のパターンが無い場合は、シリコン
基板表面から均一に酸素が供給され、均一な膜厚の酸化
膜が形成される。しかし、シリコン基板上に絶縁膜のパ
ターンが存在する場合、シリコン基板表面からの酸素の
供給が均一に行われず、パターン端近傍の酸化膜厚が薄
くなる。
ン基板上に絶縁膜等のパターンが無い場合は、シリコン
基板表面から均一に酸素が供給され、均一な膜厚の酸化
膜が形成される。しかし、シリコン基板上に絶縁膜のパ
ターンが存在する場合、シリコン基板表面からの酸素の
供給が均一に行われず、パターン端近傍の酸化膜厚が薄
くなる。
【０００８】トレンチ分離を用いた電界効果トランジス
タのゲート絶縁膜（図７の３０）は、バーズビークがな
く、また、酸化時にシリコン基板表面から均一に酸素が
供給されず、トレンチ分離端近傍の膜厚が薄くなる。そ
の結果、薄くなったトレンチ分離端近傍の酸化膜耐圧が
予期していた酸化膜厚の信頼性に比べて悪くなる。
タのゲート絶縁膜（図７の３０）は、バーズビークがな
く、また、酸化時にシリコン基板表面から均一に酸素が
供給されず、トレンチ分離端近傍の膜厚が薄くなる。そ
の結果、薄くなったトレンチ分離端近傍の酸化膜耐圧が
予期していた酸化膜厚の信頼性に比べて悪くなる。
【０００９】素子分離が熱酸化によるＬＯＣＯＳ（ＬＯ
ＣＡＬ ＯＸＩＤＡＴＩＯＮ ＯＦＳＩＬＩＣＯＮ）法
で形成されている場合（図８）、バーズビーク（３１の
端）により素子分離端近傍のゲート絶縁膜３３の膜厚は
ゲート絶縁膜の中央部よりも厚くなり、設計を予期して
いた絶縁膜の膜厚より薄くなることがない。その結果、
予期した膜厚の絶縁膜の耐圧より悪くならない。しか
し、電界効果トランジスタがより微細化した場合、バー
ズビークにより狭い素子領域３２を形成することが困難
になる。
ＣＡＬ ＯＸＩＤＡＴＩＯＮ ＯＦＳＩＬＩＣＯＮ）法
で形成されている場合（図８）、バーズビーク（３１の
端）により素子分離端近傍のゲート絶縁膜３３の膜厚は
ゲート絶縁膜の中央部よりも厚くなり、設計を予期して
いた絶縁膜の膜厚より薄くなることがない。その結果、
予期した膜厚の絶縁膜の耐圧より悪くならない。しか
し、電界効果トランジスタがより微細化した場合、バー
ズビークにより狭い素子領域３２を形成することが困難
になる。
【００１０】また、トレンチＤＲＡＭセルにおいて（図
９）、不純物を含むシリコンからなる蓄積電極２２と隣
のセルのトランスファーゲートのゲート電極２４の分離
を行う場合、蓄積電極の上部を酸化する（図９の３
４）。その際、均一に酸素が供給されず、素子分離端近
傍の酸化膜厚３４が薄くなる。その結果、分離の耐圧が
予期した酸化膜厚の信頼性に比べて悪くなる。
９）、不純物を含むシリコンからなる蓄積電極２２と隣
のセルのトランスファーゲートのゲート電極２４の分離
を行う場合、蓄積電極の上部を酸化する（図９の３
４）。その際、均一に酸素が供給されず、素子分離端近
傍の酸化膜厚３４が薄くなる。その結果、分離の耐圧が
予期した酸化膜厚の信頼性に比べて悪くなる。
【００１１】一方、酸化を行う前に不純物をシリコン基
板へ注入して酸化膜厚を制御する方法が特開平７−９４
５０３号公報に掲載されている。しかし、図１０に示す
ように、シリコン基板への不純物の注入量を増やすと形
成される酸化膜厚を変えることができるが、酸化膜質が
悪くなり、該公報に示す様に高濃度条件で使うことはで
きない。
板へ注入して酸化膜厚を制御する方法が特開平７−９４
５０３号公報に掲載されている。しかし、図１０に示す
ように、シリコン基板への不純物の注入量を増やすと形
成される酸化膜厚を変えることができるが、酸化膜質が
悪くなり、該公報に示す様に高濃度条件で使うことはで
きない。
【００１２】本発明は、熱酸化による絶縁膜を形成する
場合、絶縁耐圧を劣化させない絶縁膜を有する電界効果
トランジスタの構造およびその製造方法を提供すること
を目的とする。また、バーズビークを抑えたＬＯＣＯＳ
法によるフィールド絶縁膜の製造方法を提供することを
目的とする。また、トレンチＤＲＡＭセルの蓄積電極と
隣のセルのトランスファーゲートのゲート電極を分離す
る絶縁耐圧を劣化させない絶縁膜の製造方法を提供する
ことを目的とする。
場合、絶縁耐圧を劣化させない絶縁膜を有する電界効果
トランジスタの構造およびその製造方法を提供すること
を目的とする。また、バーズビークを抑えたＬＯＣＯＳ
法によるフィールド絶縁膜の製造方法を提供することを
目的とする。また、トレンチＤＲＡＭセルの蓄積電極と
隣のセルのトランスファーゲートのゲート電極を分離す
る絶縁耐圧を劣化させない絶縁膜の製造方法を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】本発明は、トレンチ分離
を有する電界効果トランジスタにおいて、トレンチ分離
端近傍のゲート絶縁膜の膜厚が、中央部のゲート絶縁膜
の膜厚と同じかあるいは厚いことを特徴とする半導体装
置である。
を有する電界効果トランジスタにおいて、トレンチ分離
端近傍のゲート絶縁膜の膜厚が、中央部のゲート絶縁膜
の膜厚と同じかあるいは厚いことを特徴とする半導体装
置である。
【００１４】本発明は、トレンチ分離を有する電界効果
トランジスタのゲート絶縁膜の製造方法において、トレ
ンチエッチングのための第１のマスク絶縁膜を形成する
工程と、トレンチエッチングを行う工程と、アルゴン、
ボロン、燐、またはシリコンを注入する工程と、トレン
チ分離のための第１の絶縁膜をトレンチに埋め込む工程
と、該第１のマスク絶縁膜を除去した後ゲート絶縁膜を
形成する工程と、ゲート電極を形成する工程と、コンタ
クトおよび配線を形成する工程とを含むことを特徴とし
ている。
トランジスタのゲート絶縁膜の製造方法において、トレ
ンチエッチングのための第１のマスク絶縁膜を形成する
工程と、トレンチエッチングを行う工程と、アルゴン、
ボロン、燐、またはシリコンを注入する工程と、トレン
チ分離のための第１の絶縁膜をトレンチに埋め込む工程
と、該第１のマスク絶縁膜を除去した後ゲート絶縁膜を
形成する工程と、ゲート電極を形成する工程と、コンタ
クトおよび配線を形成する工程とを含むことを特徴とし
ている。
【００１５】また本発明は、トレンチ分離を有する電界
効果トランジスタのゲート絶縁膜の製造方法において、
トレンチエッチングのための第１のマスク絶縁膜を形成
する工程と、トレンチエッチングを行う工程と、トレン
チ分離のための第１の絶縁膜をトレンチに埋め込む工程
と、該第１のマスク絶縁膜を除去する工程と、トレンチ
分離の側壁に第２の絶縁膜を形成する工程と、窒素を注
入する工程と、前記トレンチ分離の側壁の第２の絶縁膜
を除去する工程と、ゲート絶縁膜を形成する工程と、ゲ
ート電極を形成する工程と、コンタクトおよび配線を形
成する工程とを含むことを特徴としている。
効果トランジスタのゲート絶縁膜の製造方法において、
トレンチエッチングのための第１のマスク絶縁膜を形成
する工程と、トレンチエッチングを行う工程と、トレン
チ分離のための第１の絶縁膜をトレンチに埋め込む工程
と、該第１のマスク絶縁膜を除去する工程と、トレンチ
分離の側壁に第２の絶縁膜を形成する工程と、窒素を注
入する工程と、前記トレンチ分離の側壁の第２の絶縁膜
を除去する工程と、ゲート絶縁膜を形成する工程と、ゲ
ート電極を形成する工程と、コンタクトおよび配線を形
成する工程とを含むことを特徴としている。
【００１６】また本発明は、フィールド絶縁膜を有する
電界効果トランジスタの製造方法において、フィールド
絶縁膜形成のための第１のマスク絶縁膜を形成する工程
と、窒素を注入する工程と、熱酸化を行いフィールド絶
縁膜を形成する工程と、該第１のマスク絶縁膜を除去す
る工程と、ゲート絶縁膜、ゲート電極を形成する工程
と、コンタクトおよび配線を形成する工程とを含むこと
を特徴としている。
電界効果トランジスタの製造方法において、フィールド
絶縁膜形成のための第１のマスク絶縁膜を形成する工程
と、窒素を注入する工程と、熱酸化を行いフィールド絶
縁膜を形成する工程と、該第１のマスク絶縁膜を除去す
る工程と、ゲート絶縁膜、ゲート電極を形成する工程
と、コンタクトおよび配線を形成する工程とを含むこと
を特徴としている。
【００１７】また本発明は、トレンチＤＲＡＭセルの製
造方法において、トレンチエッチングのための第２のマ
スク絶縁膜を形成する工程と、基板側の容量電極および
容量絶縁膜を形成する工程と、不純物を含むシリコンを
堆積する工程と、前記シリコンをエッチバックする工程
と、アルゴン、ボロン、燐、またはシリコンを基板に対
して斜めからイオン注入する工程と、前記シリコンを酸
化して第３の絶縁膜を形成する工程と、該第２のマスク
絶縁膜を除去する工程と、トランスファーゲートのゲー
ト電極、ソース、ドレイン領域を形成する工程と、トラ
ンスファーゲートのドレイン領域と前記シリコンを接続
する電極を形成する工程と、コンタクトおよび配線を形
成する工程とを含むことを特徴としている。
造方法において、トレンチエッチングのための第２のマ
スク絶縁膜を形成する工程と、基板側の容量電極および
容量絶縁膜を形成する工程と、不純物を含むシリコンを
堆積する工程と、前記シリコンをエッチバックする工程
と、アルゴン、ボロン、燐、またはシリコンを基板に対
して斜めからイオン注入する工程と、前記シリコンを酸
化して第３の絶縁膜を形成する工程と、該第２のマスク
絶縁膜を除去する工程と、トランスファーゲートのゲー
ト電極、ソース、ドレイン領域を形成する工程と、トラ
ンスファーゲートのドレイン領域と前記シリコンを接続
する電極を形成する工程と、コンタクトおよび配線を形
成する工程とを含むことを特徴としている。
【００１８】また本発明は、トレンチＤＲＡＭセルの製
造方法において、トレンチエッチングのための第２のマ
スク絶縁膜を形成する工程と、基板側の容量電極および
容量絶縁膜を形成する工程と、不純物を含むシリコンを
堆積する工程と、前記シリコンをエッチバックする工程
と、該第２のマスク絶縁膜の側壁に第４の絶縁膜を形成
する工程と、窒素をイオン注入する工程と、該第２のマ
スク絶縁膜および該第４の絶縁膜を除去する工程と、前
記シリンコを酸化して第３の絶縁膜を形成する工程と、
トランスファーゲートのゲート電極、ソース、ドレイン
領域を形成する工程と、トランスファーゲートのドレイ
ン領域と前記シリコンを接続する電極を形成する工程
と、コンタクトおよび配線を形成する工程とを含むこと
を特徴としている。
造方法において、トレンチエッチングのための第２のマ
スク絶縁膜を形成する工程と、基板側の容量電極および
容量絶縁膜を形成する工程と、不純物を含むシリコンを
堆積する工程と、前記シリコンをエッチバックする工程
と、該第２のマスク絶縁膜の側壁に第４の絶縁膜を形成
する工程と、窒素をイオン注入する工程と、該第２のマ
スク絶縁膜および該第４の絶縁膜を除去する工程と、前
記シリンコを酸化して第３の絶縁膜を形成する工程と、
トランスファーゲートのゲート電極、ソース、ドレイン
領域を形成する工程と、トランスファーゲートのドレイ
ン領域と前記シリコンを接続する電極を形成する工程
と、コンタクトおよび配線を形成する工程とを含むこと
を特徴としている。
【００１９】本発明によれば、熱酸化による電界効果ト
ランジスタのゲート絶縁膜または、トレンチＤＲＡＭセ
ルのトランスファーゲートのゲート電極と蓄積電極を分
離する絶縁膜を形成する場合、パターン端近傍に酸化速
度を早くする不純物を注入するか、パターン端近傍以外
に酸化速度を遅くする不純物を注入し、パターン端近傍
の絶縁膜の膜厚が絶縁膜の中央部の膜厚と同じまたは厚
くすることにより、絶縁耐圧の優れた絶縁膜を形成する
ことができる。また、熱酸化によるフィールド絶縁膜を
形成する場合、バーズビークが形成される領域に酸化速
度を遅くする不純物を注入し、バーズビークの少ないフ
ィールド絶縁膜を形成することができる。
ランジスタのゲート絶縁膜または、トレンチＤＲＡＭセ
ルのトランスファーゲートのゲート電極と蓄積電極を分
離する絶縁膜を形成する場合、パターン端近傍に酸化速
度を早くする不純物を注入するか、パターン端近傍以外
に酸化速度を遅くする不純物を注入し、パターン端近傍
の絶縁膜の膜厚が絶縁膜の中央部の膜厚と同じまたは厚
くすることにより、絶縁耐圧の優れた絶縁膜を形成する
ことができる。また、熱酸化によるフィールド絶縁膜を
形成する場合、バーズビークが形成される領域に酸化速
度を遅くする不純物を注入し、バーズビークの少ないフ
ィールド絶縁膜を形成することができる。
【発明の実施の形態】以下、本発明の実施の形態例を図
面を参照して説明する。
面を参照して説明する。
【００２０】本発明の一実施の形態であるトレンチ分離
を有する電界効果トランジスタの構造を図１の模式的断
面図を参照して説明する。トレンチ分離２と接するゲー
ト絶縁膜４の端部近傍の膜厚がゲート絶縁膜の中央部の
膜厚と同じかあるいは、最高１５％まで厚い構造である
ため、ゲート電極端でのゲート絶縁膜耐圧が劣化しな
い。また、トレンチエッジが丸まるため、トレンチエッ
ジでの電界集中を防止できる。
を有する電界効果トランジスタの構造を図１の模式的断
面図を参照して説明する。トレンチ分離２と接するゲー
ト絶縁膜４の端部近傍の膜厚がゲート絶縁膜の中央部の
膜厚と同じかあるいは、最高１５％まで厚い構造である
ため、ゲート電極端でのゲート絶縁膜耐圧が劣化しな
い。また、トレンチエッジが丸まるため、トレンチエッ
ジでの電界集中を防止できる。
【００２１】本発明の一実施の形態であるトレンチ分離
を有する電界効果トランジスタの構造を形成する為の第
１の製造方法を、図２（ａ）〜（ｅ）の模式的断面図を
参照して説明する。シリコン窒化膜５とシリコン酸化膜
６からなる第１のマスク絶縁膜をトレンチエッチングの
ために形成する（図２（ａ））。ドライエッチングを行
い、トレンチ６を形成した後、アルゴン、ボロン、燐、
またはシリコンを注入量１×１０13〜１×１０15ｃ
ｍ-2、加速エネルギー１０〜８０ｋｅＶ、注入角度０〜
４５度の条件でイオン注入し、シリコン基板３内に不純
物領域３５を形成する（図２（ｂ））。次にトレンチ分
離のための第１の絶縁膜２をトレンチに埋め込み、該第
１のマスク絶縁膜５，６を除去した後（図２（ｃ））、
熱酸化により膜厚２〜５０ｎｍのゲート絶縁膜４を形成
する（図２（ｄ））。最後にゲート電極１、コンタクト
および配線を形成して電界効果トランジスタを形成する
（図２（ｅ））。ゲート絶縁膜４を形成するための酸化
の際、トレンチ分離２近傍のゲート絶縁膜４の膜厚は、
通常酸化のための酸素供給量が少なくて薄くなるが、ト
レンチ分離２近傍のシリコン基板のみにアルゴン等の酸
化を促進する不純物を注入してあるため（図２（ｂ）の
３５）、ゲート絶縁膜４の中央部と同じか最高１５％ま
で厚くなる（図１１）。その結果、ゲート電極端で膜厚
が薄くなることによる絶縁膜耐圧の劣化を防ぐことが出
来る。ゲート絶縁膜４は、熱酸化によるシリコン酸化膜
で構成しているが、熱窒化等を用いてシリコン窒化膜を
用いたり、シリコン酸化とシリコン窒化膜の両方を用い
ても同様の効果がある。前記アルゴン等の不純物の注入
量は、１×１０13〜１×１０15ｃｍ-2までにすることに
より、図１１に示すように不純物注入による絶縁膜の劣
化はほとんど生じない。
を有する電界効果トランジスタの構造を形成する為の第
１の製造方法を、図２（ａ）〜（ｅ）の模式的断面図を
参照して説明する。シリコン窒化膜５とシリコン酸化膜
６からなる第１のマスク絶縁膜をトレンチエッチングの
ために形成する（図２（ａ））。ドライエッチングを行
い、トレンチ６を形成した後、アルゴン、ボロン、燐、
またはシリコンを注入量１×１０13〜１×１０15ｃ
ｍ-2、加速エネルギー１０〜８０ｋｅＶ、注入角度０〜
４５度の条件でイオン注入し、シリコン基板３内に不純
物領域３５を形成する（図２（ｂ））。次にトレンチ分
離のための第１の絶縁膜２をトレンチに埋め込み、該第
１のマスク絶縁膜５，６を除去した後（図２（ｃ））、
熱酸化により膜厚２〜５０ｎｍのゲート絶縁膜４を形成
する（図２（ｄ））。最後にゲート電極１、コンタクト
および配線を形成して電界効果トランジスタを形成する
（図２（ｅ））。ゲート絶縁膜４を形成するための酸化
の際、トレンチ分離２近傍のゲート絶縁膜４の膜厚は、
通常酸化のための酸素供給量が少なくて薄くなるが、ト
レンチ分離２近傍のシリコン基板のみにアルゴン等の酸
化を促進する不純物を注入してあるため（図２（ｂ）の
３５）、ゲート絶縁膜４の中央部と同じか最高１５％ま
で厚くなる（図１１）。その結果、ゲート電極端で膜厚
が薄くなることによる絶縁膜耐圧の劣化を防ぐことが出
来る。ゲート絶縁膜４は、熱酸化によるシリコン酸化膜
で構成しているが、熱窒化等を用いてシリコン窒化膜を
用いたり、シリコン酸化とシリコン窒化膜の両方を用い
ても同様の効果がある。前記アルゴン等の不純物の注入
量は、１×１０13〜１×１０15ｃｍ-2までにすることに
より、図１１に示すように不純物注入による絶縁膜の劣
化はほとんど生じない。
【００２２】本発明の一実施の形態であるトレンチ分離
を有する電界効果トランジスタの構造を形成する為の第
２の製造方法を、図３（ａ）〜（ｅ）の模式的断面図を
参照して説明する。シリコン窒化膜５とシリコン酸化膜
６からなる第１のマスク絶縁膜をトレンチエッチングの
ために形成する（図３（ａ））。トレンチ分離のための
第１の絶縁膜２をトレンチに埋め込み、該第１のマスク
絶縁膜５，６を除去した後、ＣＶＤ法およびエッチバッ
クによりシリコン窒化膜からなる幅０．１μｍ以下の第
２の絶縁膜８を形成する。次に窒素を注入量１×１０13
〜５×１０13ｃｍ-2、加速エネルギー１０〜８０ｋｅ
Ｖ、注入角度０度の条件でイオン注入し、シリコン基板
３内に不純物領域３６を形成する（図３（ｃ））。該第
２の絶縁膜８を除去した後、熱酸化により膜厚２〜５０
ｎｍのゲート絶縁膜４を形成する（図３（ｄ））。最後
にゲート電極１、コンタクトおよび配線を形成して電界
効果トランジスタを形成する（図３（ｅ））。ゲート絶
縁膜４を形成するための酸化の際、トレンチ分離２近傍
のゲート絶縁膜４の膜厚は、ゲート絶縁膜４の中央部の
みに酸化を抑制する窒素を注入したため（図３（ｃ）の
３６）、ゲート絶縁膜４の中央部と同じかあるいは最高
１０％まで厚くなる（図１０）。その結果、ゲート電極
端で膜厚が薄くなることによる絶縁膜耐圧の劣化を防ぐ
ことが出来る。また、前記窒素の注入量は、１×１０13
〜５×１０13ｃｍ-2２でにすることにより、図１０に示
すように不純物注入による絶縁膜の劣化は問題ない程度
に抑えることができる。前記第１の製造方法と第２の製
造方法を同時に用いて、ゲート絶縁膜４の端部と中央部
の酸化速度に差を作ることもできる。
を有する電界効果トランジスタの構造を形成する為の第
２の製造方法を、図３（ａ）〜（ｅ）の模式的断面図を
参照して説明する。シリコン窒化膜５とシリコン酸化膜
６からなる第１のマスク絶縁膜をトレンチエッチングの
ために形成する（図３（ａ））。トレンチ分離のための
第１の絶縁膜２をトレンチに埋め込み、該第１のマスク
絶縁膜５，６を除去した後、ＣＶＤ法およびエッチバッ
クによりシリコン窒化膜からなる幅０．１μｍ以下の第
２の絶縁膜８を形成する。次に窒素を注入量１×１０13
〜５×１０13ｃｍ-2、加速エネルギー１０〜８０ｋｅ
Ｖ、注入角度０度の条件でイオン注入し、シリコン基板
３内に不純物領域３６を形成する（図３（ｃ））。該第
２の絶縁膜８を除去した後、熱酸化により膜厚２〜５０
ｎｍのゲート絶縁膜４を形成する（図３（ｄ））。最後
にゲート電極１、コンタクトおよび配線を形成して電界
効果トランジスタを形成する（図３（ｅ））。ゲート絶
縁膜４を形成するための酸化の際、トレンチ分離２近傍
のゲート絶縁膜４の膜厚は、ゲート絶縁膜４の中央部の
みに酸化を抑制する窒素を注入したため（図３（ｃ）の
３６）、ゲート絶縁膜４の中央部と同じかあるいは最高
１０％まで厚くなる（図１０）。その結果、ゲート電極
端で膜厚が薄くなることによる絶縁膜耐圧の劣化を防ぐ
ことが出来る。また、前記窒素の注入量は、１×１０13
〜５×１０13ｃｍ-2２でにすることにより、図１０に示
すように不純物注入による絶縁膜の劣化は問題ない程度
に抑えることができる。前記第１の製造方法と第２の製
造方法を同時に用いて、ゲート絶縁膜４の端部と中央部
の酸化速度に差を作ることもできる。
【００２３】本発明の一実施の形態であるＬＯＣＯＳ法
によるフィールド絶縁膜を有する電界効果トランジスタ
の構造を形成する為の第３の製造方法を、図４（ａ）〜
（ｅ）の模式的断面図を参照して説明する。シリコン窒
化膜５とシリコン酸化膜６からなる第１のマスク絶縁膜
をＬＯＣＯＳ法によるフィールド絶縁膜形成のために形
成する（図４（ａ））。次に、窒素を注入量１×１０13
〜１×１０14ｃｍ-2、加速エネルギー１０〜８０ｋｅ
Ｖ、注入角度５〜４５度の条件でイオン注入し、不純物
領域３７を形成する（図４（ｂ））。次に熱酸化を行い
フィールド絶縁膜９を形成する（図４（ｃ））。該第１
のマスク絶縁膜５，６を除去した後（図４（ｃ））、熱
酸化により膜厚２〜５０ｎｍのゲート絶縁膜１１を形成
する（図４（ｅ））。最後にゲート電極１、コンタクト
および配線を形成して電界効果トランジスタを形成す
る。フィールド絶縁膜９を形成するための酸化の際、第
１のマスク絶縁膜をマスクにして、斜めに酸化速度を抑
える窒素を注入するため、素子領域１０が狭い部分では
窒素が第１のマスク絶縁膜端の近傍のシリコン基板のみ
に注入される（図４（ｂ）の３７）。その結果、バーズ
ビークは該第１のマスク絶縁膜の下に形成されず、狭い
素子領域１０を容易に形成することができる。素子領域
１０の狭い部分の中央部は窒素が注入されないので厚い
酸化膜９が形成される。素子領域１０の広い部分では、
シリコン基板表面から充分な酸素の供給があり、厚い酸
化膜９が成長する。ただし、窒素の注入量は、最高１×
１０14ｃｍ-2までとし、それ以上注入した場合は素子分
離に充分な厚い酸化膜が成長できない。また、窒素を含
むバーズビーク（酸化膜）９が生じても、薄い酸化膜で
あり除去出来るため、信頼性は問題ない。
によるフィールド絶縁膜を有する電界効果トランジスタ
の構造を形成する為の第３の製造方法を、図４（ａ）〜
（ｅ）の模式的断面図を参照して説明する。シリコン窒
化膜５とシリコン酸化膜６からなる第１のマスク絶縁膜
をＬＯＣＯＳ法によるフィールド絶縁膜形成のために形
成する（図４（ａ））。次に、窒素を注入量１×１０13
〜１×１０14ｃｍ-2、加速エネルギー１０〜８０ｋｅ
Ｖ、注入角度５〜４５度の条件でイオン注入し、不純物
領域３７を形成する（図４（ｂ））。次に熱酸化を行い
フィールド絶縁膜９を形成する（図４（ｃ））。該第１
のマスク絶縁膜５，６を除去した後（図４（ｃ））、熱
酸化により膜厚２〜５０ｎｍのゲート絶縁膜１１を形成
する（図４（ｅ））。最後にゲート電極１、コンタクト
および配線を形成して電界効果トランジスタを形成す
る。フィールド絶縁膜９を形成するための酸化の際、第
１のマスク絶縁膜をマスクにして、斜めに酸化速度を抑
える窒素を注入するため、素子領域１０が狭い部分では
窒素が第１のマスク絶縁膜端の近傍のシリコン基板のみ
に注入される（図４（ｂ）の３７）。その結果、バーズ
ビークは該第１のマスク絶縁膜の下に形成されず、狭い
素子領域１０を容易に形成することができる。素子領域
１０の狭い部分の中央部は窒素が注入されないので厚い
酸化膜９が形成される。素子領域１０の広い部分では、
シリコン基板表面から充分な酸素の供給があり、厚い酸
化膜９が成長する。ただし、窒素の注入量は、最高１×
１０14ｃｍ-2までとし、それ以上注入した場合は素子分
離に充分な厚い酸化膜が成長できない。また、窒素を含
むバーズビーク（酸化膜）９が生じても、薄い酸化膜で
あり除去出来るため、信頼性は問題ない。
【００２４】本発明の一実施の形態であるトレンチＤＲ
ＡＭセルの構造を形成する為の第４の製造方法を、図５
（ａ）〜（ｆ）の模式的断面図を参照して説明する。膜
厚１００〜８００ｎｍのシリコン酸化膜１２と膜厚１０
〜１００ｎｍのシリコン窒化膜１３と膜厚１０〜２０ｎ
ｍのシリコン酸化膜１４からなるトレンチを形成するた
めの第２のマスク絶縁膜１２を形成した後、基板側の容
量電極である不純層１７およびシリコン酸窒化膜を容量
絶縁膜１８として形成する（図５（ａ））。次に前記基
板全面に燐を０．１〜３×１０20ｃｍ-3含むシリコン膜
２１を堆積する（図５（ｂ））。前記シリコン膜２１を
エッチバックしてシリコン１９の表面をシリコン窒化膜
１３と同じ高さにした後、アルゴン、ボロン、燐、また
はシリコンを注入量１×１０13〜１×１０15ｃｍ-2、加
速エネルギー１０〜８０ｋｅＶ、注入角度５〜４５度の
条件でイオン注入し、不純物領域３８を形成する（図５
（ｃ））。第２のマスク絶縁膜であるシリコン酸化膜１
２を除去した後、熱酸化により膜厚１０〜１００ｎｍの
シリコン酸化膜からなる第３の絶縁膜２３を形成する
（図５（ｄ））。第２のマスク絶縁膜であるシリコン窒
化膜１３およびシリコン酸化膜１４を除去した後、トラ
ンスファーゲートのゲート電極２４、ソース、ドレイン
領域２７を形成し（図５（ｅ））、トランスファーゲー
トのソース、ドレイン領域２７と容量電極２２を接続し
（図５（ｆ）の２８）、コンタクトおよび配線を形成し
てＤＲＡＭセルを形成する。アルゴン等の酸化を促進す
る不純物は、第２のマスク酸化膜１２，１３，１４をマ
スクにして斜めから注入され、フィールド絶縁膜１９近
傍のみに注入される（図５（ｃ）の３８）。第３の絶縁
膜２３を形成するための酸化の際、フィールド絶縁膜１
９近傍のシリコン絶縁膜２３の膜厚は、シリコン絶縁膜
２３の中央部と同じかあるいは最高１５％まで厚くな
る。その結果、ゲート電極端で膜厚で薄くなることによ
る絶縁膜耐圧の劣化を防ぐことが出来る。
ＡＭセルの構造を形成する為の第４の製造方法を、図５
（ａ）〜（ｆ）の模式的断面図を参照して説明する。膜
厚１００〜８００ｎｍのシリコン酸化膜１２と膜厚１０
〜１００ｎｍのシリコン窒化膜１３と膜厚１０〜２０ｎ
ｍのシリコン酸化膜１４からなるトレンチを形成するた
めの第２のマスク絶縁膜１２を形成した後、基板側の容
量電極である不純層１７およびシリコン酸窒化膜を容量
絶縁膜１８として形成する（図５（ａ））。次に前記基
板全面に燐を０．１〜３×１０20ｃｍ-3含むシリコン膜
２１を堆積する（図５（ｂ））。前記シリコン膜２１を
エッチバックしてシリコン１９の表面をシリコン窒化膜
１３と同じ高さにした後、アルゴン、ボロン、燐、また
はシリコンを注入量１×１０13〜１×１０15ｃｍ-2、加
速エネルギー１０〜８０ｋｅＶ、注入角度５〜４５度の
条件でイオン注入し、不純物領域３８を形成する（図５
（ｃ））。第２のマスク絶縁膜であるシリコン酸化膜１
２を除去した後、熱酸化により膜厚１０〜１００ｎｍの
シリコン酸化膜からなる第３の絶縁膜２３を形成する
（図５（ｄ））。第２のマスク絶縁膜であるシリコン窒
化膜１３およびシリコン酸化膜１４を除去した後、トラ
ンスファーゲートのゲート電極２４、ソース、ドレイン
領域２７を形成し（図５（ｅ））、トランスファーゲー
トのソース、ドレイン領域２７と容量電極２２を接続し
（図５（ｆ）の２８）、コンタクトおよび配線を形成し
てＤＲＡＭセルを形成する。アルゴン等の酸化を促進す
る不純物は、第２のマスク酸化膜１２，１３，１４をマ
スクにして斜めから注入され、フィールド絶縁膜１９近
傍のみに注入される（図５（ｃ）の３８）。第３の絶縁
膜２３を形成するための酸化の際、フィールド絶縁膜１
９近傍のシリコン絶縁膜２３の膜厚は、シリコン絶縁膜
２３の中央部と同じかあるいは最高１５％まで厚くな
る。その結果、ゲート電極端で膜厚で薄くなることによ
る絶縁膜耐圧の劣化を防ぐことが出来る。
【００２５】本発明の一実施の形態であるトレンチＤＲ
ＡＭセルの構造を形成する為の第５の製造方法を、図６
（ａ）〜（ｆ）の模式的断面図を参照して説明する。膜
厚１００〜８００ｎｍのシリコン酸化膜９と膜厚１０〜
１００ｎｍのシリコン窒化膜１３と膜厚１０〜２０ｎｍ
のシリコン酸化膜１４からなるトレンチを形成するため
の第２のマスク絶縁膜１２を形成した後、基板側の容量
電極である不純層１７およびシリコン酸窒化膜を容量絶
縁膜１８として形成する（図６（ａ））。次に前記基板
全面に燐を０．１〜３×１０20ｃｍ-3３含むシリコン膜
２１を堆積する（図６（ｂ））。前記シリコン膜２１を
エッチバックしてシリコン膜２１の表面をシリコン窒化
膜１３と同じ高さにした後、第２のマスク絶縁膜１２の
側壁に幅０．１μｍ以下のシリコン酸化膜からなる第４
の絶縁膜２９を形成する。次に窒素を注入量１×１０13
〜５×１０13ｃｍ-2、加速エネルギー１０〜８０ｋｅ
Ｖ、注入角度０度の条件でイオン注入し、不純物領域３
９を形成する（図６（ｃ））。第２のマスク絶縁膜であ
るシリコン酸化膜１２と第４の絶縁膜であるシリコン酸
化膜２９を除去した後、熱酸化により膜厚１０〜１００
ｎｍのシリコン酸化膜からなる第３の絶縁膜２３を形成
する（図６（ｄ））。第２のマスク絶縁膜であるシリコ
ン窒化膜１３およびシリコン酸化膜１４を除去した後、
トランスファーゲートのゲート電極２４、ソース、ドレ
イン領域２７を形成し（図６（ｅ））、トランスファー
ゲートのソース、ドレイン領域２７と容量電極２２を接
続し（図６（ｆ）の２８）、コンタクトおよび配線を形
成してＤＲＡＭセルを形成する。第３の絶縁膜２３を形
成するための酸化の際、シリコン２２の中央部のみに窒
素等の酸化を抑制する不純物を注入してあるため（図６
（ｃ）の３９）、シリコン酸化膜２３の端部の膜厚は中
央部と同じかあるいは最高１５％まで厚くなる。その結
果、ゲート電極端で膜厚が薄くなることによる絶縁膜耐
圧の劣化を防ぐことが出来る。
ＡＭセルの構造を形成する為の第５の製造方法を、図６
（ａ）〜（ｆ）の模式的断面図を参照して説明する。膜
厚１００〜８００ｎｍのシリコン酸化膜９と膜厚１０〜
１００ｎｍのシリコン窒化膜１３と膜厚１０〜２０ｎｍ
のシリコン酸化膜１４からなるトレンチを形成するため
の第２のマスク絶縁膜１２を形成した後、基板側の容量
電極である不純層１７およびシリコン酸窒化膜を容量絶
縁膜１８として形成する（図６（ａ））。次に前記基板
全面に燐を０．１〜３×１０20ｃｍ-3３含むシリコン膜
２１を堆積する（図６（ｂ））。前記シリコン膜２１を
エッチバックしてシリコン膜２１の表面をシリコン窒化
膜１３と同じ高さにした後、第２のマスク絶縁膜１２の
側壁に幅０．１μｍ以下のシリコン酸化膜からなる第４
の絶縁膜２９を形成する。次に窒素を注入量１×１０13
〜５×１０13ｃｍ-2、加速エネルギー１０〜８０ｋｅ
Ｖ、注入角度０度の条件でイオン注入し、不純物領域３
９を形成する（図６（ｃ））。第２のマスク絶縁膜であ
るシリコン酸化膜１２と第４の絶縁膜であるシリコン酸
化膜２９を除去した後、熱酸化により膜厚１０〜１００
ｎｍのシリコン酸化膜からなる第３の絶縁膜２３を形成
する（図６（ｄ））。第２のマスク絶縁膜であるシリコ
ン窒化膜１３およびシリコン酸化膜１４を除去した後、
トランスファーゲートのゲート電極２４、ソース、ドレ
イン領域２７を形成し（図６（ｅ））、トランスファー
ゲートのソース、ドレイン領域２７と容量電極２２を接
続し（図６（ｆ）の２８）、コンタクトおよび配線を形
成してＤＲＡＭセルを形成する。第３の絶縁膜２３を形
成するための酸化の際、シリコン２２の中央部のみに窒
素等の酸化を抑制する不純物を注入してあるため（図６
（ｃ）の３９）、シリコン酸化膜２３の端部の膜厚は中
央部と同じかあるいは最高１５％まで厚くなる。その結
果、ゲート電極端で膜厚が薄くなることによる絶縁膜耐
圧の劣化を防ぐことが出来る。
【発明の効果】本発明によれば、熱酸化により絶縁膜を
形成する場合は、パターン端近傍に酸化速度を大きくす
る不純物を注入するか、パターン端近傍以外に酸化速度
を小さくする不純物を注入し、パターン端近傍の絶縁膜
の膜厚が絶縁膜の中央部の膜厚と同じかあるいは厚くす
ることにより、パターン端近傍の絶縁耐圧を劣化させな
い絶縁膜を形成することができる。また、トレンチ分離
を有する電界効果トランジスタにおいて、トレンチエッ
ジが丸まるため、トレンチエッジでの電界集中を防止す
ることが出来る。また、熱酸化によりフィールド絶縁膜
を形成する場合、バーズビークが形成される領域に酸化
速度を遅くする不純物を注入し、バーズビークの少ない
フィールド絶縁膜を形成することができる。
形成する場合は、パターン端近傍に酸化速度を大きくす
る不純物を注入するか、パターン端近傍以外に酸化速度
を小さくする不純物を注入し、パターン端近傍の絶縁膜
の膜厚が絶縁膜の中央部の膜厚と同じかあるいは厚くす
ることにより、パターン端近傍の絶縁耐圧を劣化させな
い絶縁膜を形成することができる。また、トレンチ分離
を有する電界効果トランジスタにおいて、トレンチエッ
ジが丸まるため、トレンチエッジでの電界集中を防止す
ることが出来る。また、熱酸化によりフィールド絶縁膜
を形成する場合、バーズビークが形成される領域に酸化
速度を遅くする不純物を注入し、バーズビークの少ない
フィールド絶縁膜を形成することができる。
【図１】本発明の一実施の形態であるトレンチ分離を有
する電界効果トランジスタのゲート絶縁膜の構造の断面
図。
する電界効果トランジスタのゲート絶縁膜の構造の断面
図。
【図２】本発明の一実施の形態であるトレンチ分離を有
する電界効果トランジスタのゲート絶縁膜の構造を形成
するための第１の製造方法の工程断面図。
する電界効果トランジスタのゲート絶縁膜の構造を形成
するための第１の製造方法の工程断面図。
【図３】本発明の一実施の形態であるトレンチ分離を有
する電界効果トランジスタのゲート絶縁膜の構造を形成
するための第２の製造方法の工程断面図。
する電界効果トランジスタのゲート絶縁膜の構造を形成
するための第２の製造方法の工程断面図。
【図４】本発明の一実施の形態であるＬＯＣＯＳ法によ
るフィールド絶縁膜を有する電界効果トランジスタのフ
ィールド絶縁膜を形成するための第３の製造方法の工程
断面図。
るフィールド絶縁膜を有する電界効果トランジスタのフ
ィールド絶縁膜を形成するための第３の製造方法の工程
断面図。
【図５】本発明の一実施の形態であるトレンチセルの構
造を形成するための第４の製造方法の工程断面図。
造を形成するための第４の製造方法の工程断面図。
【図６】本発明の一実施の形態であるトレンチセルの構
造を形成するための第５の製造方法の工程断面図。
造を形成するための第５の製造方法の工程断面図。
【図７】従来のトレンチ分離を有する電界効果トランジ
スタのゲート絶縁膜の構造を形成するための工程断面
図。
スタのゲート絶縁膜の構造を形成するための工程断面
図。
【図８】ＬＯＣＯＳ法による従来のフィールド絶縁膜を
有する電界効果トランジスタのフィールド絶縁膜の構造
を形成するための工程断面図。
有する電界効果トランジスタのフィールド絶縁膜の構造
を形成するための工程断面図。
【図９】従来のトレンチセルの構造を形成するための工
程断面図である。
程断面図である。
【図１０】シリコン基板へ窒素を注入した後に酸化を行
った場合の酸化膜厚と酸化膜信頼性（ＱBD）の関係図。
った場合の酸化膜厚と酸化膜信頼性（ＱBD）の関係図。
【図１１】シリコン基板へＡｒ+ を注入した後に酸化を
行った場合の酸化膜厚と酸化信頼頼性（ＱBD）の関係
図。
行った場合の酸化膜厚と酸化信頼頼性（ＱBD）の関係
図。
１，４，１１，２５，３３ ゲート絶縁膜 ２，６，１２，１４，１５，２３，２９ シリコン酸
化膜 ３ シリコン基板 ５，８，１３ シリコン窒化膜 ７ 溝 ９，１９，３１ フィールド絶縁膜 １０，３２ 素子領域 １６ 基板プレート電極 １７ 容量電極 １８ 容量絶縁膜 ２０ トレンチ ２１，２２ シリコン膜 ２４ ゲート電極 ２６ シリコン絶縁膜の側壁 ２７ ソース・ドレイン領域 ２８ 電極 ３５，３８ Ａｒ+ の分布領域 ３６，３７，３９ Ｎ+ の分布領域
化膜 ３ シリコン基板 ５，８，１３ シリコン窒化膜 ７ 溝 ９，１９，３１ フィールド絶縁膜 １０，３２ 素子領域 １６ 基板プレート電極 １７ 容量電極 １８ 容量絶縁膜 ２０ トレンチ ２１，２２ シリコン膜 ２４ ゲート電極 ２６ シリコン絶縁膜の側壁 ２７ ソース・ドレイン領域 ２８ 電極 ３５，３８ Ａｒ+ の分布領域 ３６，３７，３９ Ｎ+ の分布領域
Claims (6)
- 【請求項１】 トレンチ分離を有する電界効果トランジ
スタにおいて、トレンチ分離端近傍のゲート絶縁膜の膜
厚が、中央部のゲート絶縁膜の膜厚と同じかあるいは厚
いことを特徴とする半導体装置。 - 【請求項２】 トレンチ分離を有する電界効果トランジ
スタのゲート絶縁膜の製造方法において、トレンチエッ
チングのための第１のマスク絶縁膜を形成する工程と、
トレンチエッチングを行う工程と、アルゴン、ボロン、
燐、またはシリコンを注入する工程と、トレンチ分離の
ための第１の絶縁膜をトレンチに埋め込む工程と、前記
第１のマスク絶縁膜を除去した後ゲート絶縁膜を形成す
る工程と、ゲート電極を形成する工程と、コンタクトお
よび配線を形成する工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項３】 トレンチ分離を有する電界効果トランジ
スタのゲート絶縁膜の製造方法において、トレンチエッ
チングのための第１のマスク絶縁膜を形成する工程と、
トレンチエッチングを行う工程と、トレンチ分離のため
の第１の絶縁膜をトレンチに埋め込む工程と、前記第１
のマスク絶縁膜を除去する工程と、トレンチ分離の側壁
に第２の絶縁膜を形成する工程と、窒素を注入する工程
と、前記トレンチ分離の側壁の第２の絶縁膜を除去する
工程と、ゲート絶縁膜を形成する工程と、ゲート電極を
形成する工程と、コンタクトおよび配線を形成する工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 フィールド絶縁膜を有する電界効果トラ
ンジスタの製造方法において、フィールド絶縁膜形成の
ための第１のマスク絶縁膜を形成する工程と、窒素を注
入する工程と、熱酸化を行いフィールド絶縁膜を形成す
る工程と、前記第１のマスク絶縁膜を除去する工程と、
ゲート絶縁膜およびゲート電極を形成する工程と、コン
タクトおよび配線を形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項５】 トレンチＤＲＡＭセルの製造方法におい
て、トレンチエッチングのための第２のマスク絶縁膜を
形成する工程と、基板側の容量電極および容量絶縁膜を
形成する工程と、不純物を含むシリコン膜を堆積する工
程と、前記シリコン膜をエッチバックする工程と、アル
ゴン、ボロン、燐、またはシリコンを基板に対して斜め
からイオン注入する工程と、前記シリコン膜を酸化して
第３の絶縁膜を形成する工程と、前記第２のマスク絶縁
膜を除去する工程と、トランスファーゲートのゲート電
極、ソース、ドレイン領域を形成する工程と、前記トラ
ンスファーゲートのドレイン領域と前記シリコン膜とを
接続する電極を形成する工程と、コンタクトおよび配線
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項６】 トレンチＤＲＡＭセルの製造方法におい
て、トレンチエッチングのための第２のマスク絶縁膜を
形成する工程と、基板側の容量電極および容量絶縁膜を
形成する工程と、不純物を含むシリコン膜を堆積する工
程と、前記シリコン膜をエッチングする工程と、前記第
２のマスク絶縁膜の側壁に第４の絶縁膜を形成する工程
と、窒素をイオン注入する工程と、前記第２のマスク絶
縁膜および前記第４の絶縁膜を除去する工程と、前記シ
リコン膜を酸化して第３の絶縁膜を形成する工程と、ト
ランスファーゲートのゲート電極、ソース、ドレイン領
域を形成する工程と、前記トランスファーゲートのドレ
イン領域と前記シリコン膜とを接続する電極を形成する
工程と、コンタクトおよび配線を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9268713A JPH11111710A (ja) | 1997-10-01 | 1997-10-01 | 半導体装置およびその製造方法 |
| CN98120223A CN1213860A (zh) | 1997-10-01 | 1998-09-30 | 带有槽隔离结构的场效应晶体管及其制造方法 |
| TW087116413A TW400550B (en) | 1997-10-01 | 1998-10-01 | Field-effect transistor with a trench isolation structure and a method for manufacturing the same |
| US09/164,335 US6063694A (en) | 1997-10-01 | 1998-10-01 | Field-effect transistor with a trench isolation structure and a method for manufacturing the same |
| KR1019980041414A KR19990036772A (ko) | 1997-10-01 | 1998-10-01 | 트렌치 격리구조를 갖는 전계효과 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9268713A JPH11111710A (ja) | 1997-10-01 | 1997-10-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111710A true JPH11111710A (ja) | 1999-04-23 |
Family
ID=17462331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9268713A Pending JPH11111710A (ja) | 1997-10-01 | 1997-10-01 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6063694A (ja) |
| JP (1) | JPH11111710A (ja) |
| KR (1) | KR19990036772A (ja) |
| CN (1) | CN1213860A (ja) |
| TW (1) | TW400550B (ja) |
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-
1998
- 1998-09-30 CN CN98120223A patent/CN1213860A/zh active Pending
- 1998-10-01 KR KR1019980041414A patent/KR19990036772A/ko active IP Right Grant
- 1998-10-01 US US09/164,335 patent/US6063694A/en not_active Expired - Fee Related
- 1998-10-01 TW TW087116413A patent/TW400550B/zh not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR19990036772A (ko) | 1999-05-25 |
| US6063694A (en) | 2000-05-16 |
| CN1213860A (zh) | 1999-04-14 |
| TW400550B (en) | 2000-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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