KR20040008519A - 반도체 소자의 소자분리막 형성 방법 - Google Patents
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Abstract
본 발명은 미세 트렌치(Shallow Trench)를 이용한 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 트렌치를 형성한 후 트렌치 상,하부 모서리 부분의 실리콘 기판에 불활성 이온을 주입하여 비정질화시킨다. 비정질화된 부분에서 실리콘(Si)과 산소(O2)의 반응속도가 증가되어 산화속도가 증가됨에 따라 트렌치 모서리 부분에서의 각화현상이 방지된다. 따라서 트렌치 상부 모서리 부분에서 게이트 산화막이 얇게 형성되는 현상이 방지됨으로써 전기장의 집중에 의한 누설전류의 발생이 방지되고, 이에 따라 소자의 신뢰성이 향상된다.
Description
본 발명은 미세 트렌치(Shallow Trench)를 이용한 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 더욱 상세하게는 트렌치의 모서리 부분에서 발생되는 각화현상을 방지할 수 있도록 한 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가됨에 따라 메모리 셀의 크기도 감소된다. 따라서 근래에 들어 플래쉬 메모리 소자를 구현함에 있어 웨이퍼 당 메모리 셀의 비율을 확보하기 위해 미세 트렌치를 이용한 소자분리막을 형성한다.
또한, 최근에는 셀의 크기에 비해 더 넓은 채널길이를 확보하기 위해 미세 트렌치를 이용한 소자분리막 형성과 동시에 자기정렬 방식으로 플로팅 게이트(Self Aligned Floating Gate)를 형성한다.
기존의 공정에서는 도 1a에 도시된 바와 같이 실리콘 기판(1) 상에 패드 산화막(2) 및 패드 질화막(3)을 형성한 후 소자분리 영역의 실리콘 기판(1)이 노출되도록 패드 질화막(3) 및 패드 산화막(2)을 패터닝하고, 노출된 부분의 실리콘 기판(1)을 식각하여 미세 트렌치(4)를 형성한다. 식각에 의한 피해를 보상하기 위해 트렌치(4)의 측벽을 산화시킨 후 트렌치(4)가 매립되도록 전체 상부면에 고밀도 플라즈마(High Density Plasma) 산화막(5)을 형성한다. 화학적기계적연마(Chemical Mechanical Polishing) 방법으로 산화막(5)과 패드 질화막(3)을 평탄화한 후 잔류된 패드 질화막(3) 및 패드 산화막(2)을 제거하여 도 1b와 같이 트렌치(4) 내에 소자분리막(5)이 형성되도록 한다.
그런데 상기와 같은 종래의 방법은 상기 트렌치(4) 형성 후 실시되는 산화 공정시 트렌치(4)의 상부 모서리 부분(A 부분) 즉, 상기 패드 산화막(2)과 실리콘(1)이 계면을 이루는 부분에서 산소(O2)의 확산속도가 느려지고, 또한, 상기 트렌치(4) 하부 모서리 부분(B 부분)에서의 실리콘 결정면이 바닥은 (100)면, 측벽은 (010)면, 모서리는 (111)면으로 서로 다르기 때문에 횡방향 산화속도와 종방향 산화속도가 달라진다. 따라서 이에 의해 도 1c와 같이 트렌치(4)의 상,하부 모서리 부분(C 및 D 부분)에서 각화현상이 발생된다. 이와 같이 각화현상이 발생된 경우 게이트 산화막(도시않됨)을 형성하면 트렌치(4)의 상부 모서리 부분에서 게이트 산화막이 얇게 형성되기 때문에 전기장이 인가되었을 때 모서리 부분에서 전기장의 크기가 선택적으로 증가되는 전기장 집중효과가 발생되고, 이로 인해 누설전류가 증대되어 소자의 전기적 특성이 열화된다.
따라서 본 발명은 트렌치를 형성한 후 트렌치의 상,하부 모서리 부분에 불활성 이온을 주입하여 비정질화시키므로써 상기한 단점을 해소할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판 상에 마스크 패턴을 형성한 후 노출된 부분의 실리콘 기판을 소정 깊이 식각하여 미세 트렌치를 형성하는 단계와, 상기 트렌치 상,하부 모서리 부분의 실리콘 기판에 불활성 이온을 주입하는 단계와, 상기 식각에 의한 피해를 보상하기 위해 상기 트렌치의 측벽을 산화시키는 단계와, 상기 트렌치가 매립되도록 전체 상부면에 산화막을 형성한 후 상기 산화막과 상기 마스크 패턴의 일부를 제거하여 평탄화하는 단계와, 잔류된 상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 불활성 이온은 아르곤(Ar)이고, 2 내지 4°의 경사각으로 주입하며, 40 내지 60Å의 깊이로 주입하는 것을 특징으로 한다.
상기 트렌치의 측벽은 800 내지 900℃의 온도, 1.8 내지 4Torr의 압력 및 120 내지 140sccm : 80 내지 100sccm의 비율로 혼합된 H2O + N2O 기체 분위기에서 50 내지 200Å의 두께로 산화되는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 11: 실리콘 기판2 및 12: 패드 산화막
3 및 13: 패드 질화막4 및 14: 트렌치
5 및 15: 소자분리막
도 1c와 같이 트렌치 상,하부 모서리 부분에서 발생되는 각화현상은 패드 산화막과 실리콘이 계면을 이루는 부분에서의 느린 산화속도와, 트렌치 하부 모서리 부분에서의 횡방향과 종방향 산화속도의 차이로 인해 발생된다. 따라서 트렌치 상,하부 모서리 부분에서의 산화속도를 증가시키면 각화현상을 방지할 수 있게 된다.
산화속도는 산소(O2)와 실리콘(Si) 간의 고상확산에 가장 큰 영향을 받는다. 그러므로 본 발명은 트렌치를 형성한 후 실리콘 기판 내의 고유 원자간 댕글링 본딩력(Dangling Bonding Ability)을 저하시킬 수 있을 정도의 에너지로 불활성 이온을 주입하여 트렌치 상,하부 모서리 부분을 비정질화시킨다. 비정질화된 부분에서의 실리콘 원자간 활성화 에너지는 낮으므로 결합력이 감소되어 실리콘(Si)과 산소(O2)의 반응속도가 증가되고, 이에 따라 산화속도가 증가될 수 있다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a는 실리콘 기판(11) 상에 패드 산화막(12)과 패드 질화막(13)을 순차적으로 형성한 후 소자분리 영역의 실리콘 기판(11)이 노출되도록 패터닝하고, 노출된 부분의 실리콘 기판(11)을 식각하여 미세 트렌치(14)를 형성한 상태의 단면도이다.
상기 패드 산화막(12)은 800 내지 900℃의 온도, 1 내지 2.5Torr의 압력 및 130 내지 200sccm : 70 내지 90sccm의 비율로 혼합된 H2O + N2O 기체 분위기에서 습식으로 형성하며, 50 내지 150Å의 두께로 형성한다. 이때, 습식공정을 이용하면 실리콘 기판(11)과의 계면에서 발생될 수 있는 점결함의 밀도를 102내지 103#/㎥ 이하로 감소시킬 수 있다.
상기 패드 질화막(13)은 700 내지 900℃의 온도, 2.5 내지 4Torr의 압력 및 120 내지 150sccm : 150 내지 180sccm의 비율로 혼합된 SiH4+ N2O 기체 분위기에서 저압화학기상증착(LPCVD)법으로 형성하며, 1000 내지 13000Å의 두께로 형성하되, 화학적 조성비를 Si3N4로 조절하여 패드 산화막(12)과의 계면에서 생성되는 압축응력이 102내지 103dyne/㎝ 이하가 되도록 하므로써 들뜸(Lifting)이 방지되도록 한다.
또한, 상기 트렌치(14)는 1000 내지 5000Å의 깊이로 형성하되, 기하학적 구조에 관련된 인자로서 바닥면과 측벽의 사이각이 80 내지 85°가 되도록 한다.
도 2b는 상기 트렌치(14) 상,하 모서리 부분의 실리콘 기판(11)에 불활성 이온을 주입하는 상태의 단면도로서, 불활성 이온이 주입된 부분의 실리콘 기판(11)이 비정질화된다.
상기 불활성 이온으로는 아르곤(Ar)을 사용하고, 고유 원자간 댕글링 본딩력을 저하시킬 수 있을 정도의 에너지 및 40 내지 60Å의 깊이(Rp)로 주입하며, 이온 주입 각을 2 내지 4°로 조절하여 상기 트렌치(14) 상,하 모서리 부분의 실리콘 기판(11)에 주입되도록 한다.
도 2c는 식각에 의한 피해를 보상하기 위해 습식 또는 건식으로 상기 트렌치(14)의 측벽을 산화시킨 상태의 단면도로서, 이온 주입에 의해 트렌치(14)의 표면부가 비정질화됨에 따라 실리콘(Si)의 활성화 에너지가 저하됨으로써 결합력이 감소되어 실리콘(Si)과 산소(O2)의 반응속도가 증가되고, 이에 따라 산화속도가 증가되어 트렌치(14) 모서리 부분(E 부분)에서의 각화현상이 방지된다.
상기 습식 산화 공정은 800 내지 900℃의 온도, 1.8 내지 4Torr의 압력 및 120 내지 140sccm : 80 내지 100sccm의 비율로 혼합된 H2O + N2O 기체 분위기에서 이루어지며, 50 내지 200Å 두께의 산화막이 성장되도록 한다.
상기 건식 산화 공정은 950 내지 1050℃의 온도, 1.2 내지 2.2Torr의 압력 및 110 내지 140sccm : 180 내지 230sccm의 비율로 혼합된 N2O + O2기체 분위기에서 이루어지며, 50 내지 200Å 두께의 산화막이 성장되도록 한다.
도 2d는 상기 트렌치(14)가 매립되도록 전체 상부면에 산화막(15)을 형성한 후 화학적기계적연마(CMP) 방법으로 상기 산화막(15)과 패드 질화막(13)을 평탄화한 후 잔류된 패드 질화막(13) 및 패드 산화막(12)을 제거하여 상기 트렌치(14) 내에 소자분리막(15)이 형성되도록 한 상태의 단면도로서, 상기 산화막(15)은 실리콘기판(11)과의 접착강도가 배가되도록 건식 또는 습식으로 형성하며, 유전특성이 높은 고밀도 플라즈마(HDP) 산화막을 이용한다.
본 발명에서는 상기 불활성 도펀트로써 아르곤(Ar)을 사용하는데, 아르곤(Ar)은 실리콘(Si)에 대해 불활성이므로 다른 화합물을 생성하지 않으며, 실리콘(Si) 격자에 포획(Trap)된 아르곤(Ar)은 별도의 열공정을 실시하지 않아도 트렌치 내에 매립된 산화막의 밀도를 높이기 위한 열처리(900 내지 1000℃ 온도의 N2+ Ar 기체(100 내지 140sccm : 100 내지 120sccm) 및 1.5 내지 3Torr의 압력 조건에서 실시됨) 시 제거되어 실리콘 기판(11) 내의 아르곤(Ar) 농도는 5 내지 7 ×104#/㎤ 이하로 유지된다.
또한, 트렌치(14) 형성을 위해 사용한 패드 산화막(12)과 패드 질화막(13)을 불활성 이온 주입 시 마스크로 이용하므로써 별도의 마스크 공정이 추가되지 않는다.
상술한 바와 같이 본 발명은 트렌치를 형성한 후 실리콘 기판 내의 고유 원자간 댕글링 본딩력을 저하시킬 수 있을 정도의 에너지로 불활성 이온을 주입하여 트렌치 상,하부 모서리 부분의 실리콘 기판을 비정질화시킨다. 비정질화된 부분에서의 실리콘 원자간 활성화 에너지는 낮으므로 결합력이 감소되어 실리콘(Si)과 산소(O2)의 반응속도가 증가되고, 이에 따라 산화속도가 증가된다.
산화속도의 증가에 따라 트렌치 모서리 부분에서의 각화현상이 방지됨으로써게이트 산화막이 얇게 형성되는 현상이 방지되고, 이에 따라 전기장의 집중에 의한 누설전류의 발생이 방지된다. 또한, 각화현상에 의해 트렌치 상,하부 모서리에서 발생되는 디스로케이션(Dislocation), 트윈(Twin) 등의 선결함이 방지되고, 소자분리막에서의 GOI, 항복(Breakdown) 특성이 향상되므로써 소자의 신뢰성이 향상될 수 있다.
Claims (11)
- 실리콘 기판 상에 마스크 패턴을 형성한 후 노출된 부분의 실리콘 기판을 소정 깊이 식각하여 미세 트렌치를 형성하는 단계와,상기 트렌치 상,하부 모서리 부분의 실리콘 기판에 불활성 이온을 주입하는 단계와,상기 식각에 의한 피해를 보상하기 위해 상기 트렌치의 측벽을 산화시키는 단계와,상기 트렌치가 매립되도록 전체 상부면에 산화막을 형성한 후 상기 산화막과 상기 마스크 패턴의 일부를 제거하여 평탄화하는 단계와,잔류된 상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서, 상기 마스크 패턴은 패드 산화막과 패드 질화막으로 이루어진 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 2 항에 있어서, 상기 패드 산화막은 800 내지 900℃의 온도 및 1 내지 2.5Torr의 압력 조건에서 130 내지 200sccm : 70 내지 90sccm의 비율로 혼합된 H2O + N2O 기체를 이용하여 50 내지 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 2 항에 있어서, 상기 패드 질화막은 700 내지 900℃의 온도 및 2.5 내지 4Torr의 압력 조건에서 120 내지 150sccm : 150 내지 180sccm의 비율로 혼합된 SiH4+ N2O 기체를 이용하여 1000 내지 13000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서, 상기 트렌치는 1000 내지 5000Å의 깊이로 형성하며, 바닥면과 측벽의 사이각이 80 내지 85°가 되도록 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서, 상기 불활성 이온은 아르곤(Ar)인 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서, 상기 불활성 이온은 2 내지 4°의 경사각으로 주입하며, 40 내지 60Å의 깊이로 주입하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서, 상기 트렌치의 측벽은 800 내지 900℃의 온도, 1.8 내지4Torr의 압력 및 120 내지 140sccm : 80 내지 100sccm의 비율로 혼합된 H2O + N2O 기체 분위기에서 50 내지 200Å의 두께로 산화되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서, 상기 트렌치의 측벽은 950 내지 1050℃의 온도, 1.2 내지 2.2Torr의 압력 및 110 내지 140sccm : 180 내지 230sccm의 비율로 혼합된 N2O + O2기체 분위기에서 50 내지 200Å의 두께로 산화되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서, 상기 산화막은 고밀도 플라즈마 산화막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서, 상기 평탄화는 화학적기계적연마 방법으로 실시되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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