KR102002991B1 - 개구 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예들에 따른 개구 형성 방법에 있어서, 제1 및 제2 영역들을 포함하는 기판의 상기 제2 영역에 제1 얼라인먼트 마크를 형성한다. 상기 기판 및 상기 제1 얼라인먼트 마크 상에 결정질 물질을 포함하는 식각 대상막을 형성한다. 상기 제1 영역에 위치하는 상기 식각 대상막 부분을 비정질화한다. 상기 비정질화된 식각 대상막 부분을 식각한다.

Description

개구 형성 방법 및 이를 이용한 반도체 장치의 제조 방법{METHOD OF FORMING AN OPENING AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 개구 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 미세한 선폭의 패턴을 형성하는 것이 필요하다. 또한 선폭의 크기가 감소함에 따라서, 미스얼라인먼트를 방지할 필요가 있다.
결정질 실리콘을 포함하는 막을 식각하여 개구를 형성하는 경우, 결정립계를 따라 상기 개구의 측벽이 형성되어 측벽의 거칠기가 증가하는 문제가 있다. 비정질 실리콘을 포함하는 막을 식각하여 개구를 형성하는 경우, 막의 투명도가 낮아 얼라인먼트가 어려운 문제가 있다.
본 발명의 일 목적은 우수한 측벽 프로파일을 가지는 개구 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 우수한 측벽 프로파일을 가지는 개구 형성 방법을 이용한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 개구 형성 방법에 있어서, 제1 및 제2 영역들을 포함하는 기판의 상기 제2 영역에 제1 얼라인먼트 마크를 형성한다. 상기 기판 및 상기 제1 얼라인먼트 마크 상에 결정질 물질을 포함하는 식각 대상막을 형성한다. 상기 제1 영역에 위치하는 상기 식각 대상막 부분을 비정질화한다. 상기 비정질화된 식각 대상막 부분을 식각한다.
예시적인 실시예들에 따르면, 상기 제1 영역에 위치하는 상기 식각 대상막 부분을 비정질화하는 단계는 이온 주입 공정을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 이온 주입 공정은 실리콘(Si), 붕소(B), 인(P), 비소(As), 게르마늄(Ge) 또는 인듐(In) 이온을 사용할 수 있다.
예시적인 실시예들에 따르면, 상기 이온 주입 공정은 약 50KeV 내지 약 3000KeV 사이의 주입 에너지로 약 1E15 ions/㎠ 내지 약 1E16 ions/㎠ 사이의 도즈를 주입할 수 있다.
예시적인 실시예들에 따르면, 상기 이온 주입 공정은 주입 에너지 및 이온의 종류를 변화시키면서, 2회 이상 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 영역에 위치하는 식각 대상막 부분을 비정질화 시키는 단계 이후에, 상기 식각 대상막 상에 포토레지스트막을 형성하는 단계, 상기 제1 얼라인먼트 마크를 이용하여 상기 기판을 포토 마스크와 정렬하는 단계 및 상기 포토 마스크를 이용한 사진 식각 공정을 통해, 상기 포토레지스트막을 부분적으로 제거하여 포토레지스트 패턴을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 포토레지스트막을 형성하는 단계 이전에, 상기 식각 대상막 상에 마스크막을 형성하는 단계를 더 포함할 수 있고, 상기 포토레지스트 패턴을 형성하는 단계 이후에, 상기 포토레지스트 패턴을 이용하는 식각 공정을 통해, 상기 마스크막을 부분적으로 제거하여 마스크를 형성하는 단계를 더 포함할 수 있으며, 상기 마스크는 상기 비정질화된 식각 대상막 부분을 식각하는 단계에서 식각 마스크로 이용될 수 있다.
예시적인 실시예들에 따르면, 상기 포토 마스크는 제2 얼라인먼트 마크를 포함하고, 상기 제2 얼라인먼트 마크는 상기 제1 얼라인먼트 마크에 대응하는 위치 및 모양을 가질 수 있다.
예시적인 실시예들에 따르면, 상기 식각 대상막을 형성하는 단계는 상기 기판 상에 폴리실리콘막 또는 불순물이 도핑된 폴리실리콘막을 증착하는 단계를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 식각 대상막을 형성하는 단계는, 상기 기판 상에 비정질 실리콘막 또는 불순물이 도핑된 비정질 실리콘막을 형성하는 단계 및 상기 비정질 실리콘막 또는 상기 불순물이 도핑된 비정질 실리콘막을 결정화하는 단계를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 얼라인먼트 마크는 기판 상부에 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 얼라인먼트 마크는 기판 상에 형성될 수 있다.
본 발명의 다른 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 있어서, 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역에 게이트 구조물 및 불순물 영역을 포함하는 트랜지스터를 형성한다. 제1 얼라인먼트 마크를 상기 기판의 상기 제2 영역에 형성한다. 상기 불순물 영역에 전기적으로 연결되는 플러그를 수용하며, 상기 트랜지스터 및 상기 제1 얼라인먼트 마크를 커버하는 층간 절연막을 상기 기판 상에 형성한다. 상기 플러그 및 상기 층간 절연막 상에 결정질 물질을 포함하는 희생막을 형성한다. 상기 제1 영역에 위치하는 희생막 부분을 비정질화 한다. 상기 희생막을 식각하여 상기 플러그를 노출시키는 개구를 형성한다. 상기 개구의 내벽 및 상기 노출된 플러그 상에 하부 전극을 형성한다. 상기 희생막을 제거한다. 상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성한다.
예시적인 실시예들에 따르면, 상기 제1 영역에 위치하는 상기 희생막 부분을 비정질화하는 단계는 실리콘(Si), 붕소(B), 인(P), 비소(As), 게르마늄(Ge) 또는 인듐(In) 이온을 약 50KeV 내지 약 3000KeV 사이의 주입 에너지로 약 1E15 ions/㎠ 내지 약 1E16 ions/㎠ 사이의 도즈로 주입하는 단계를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 희생막 부분을 비정질화하는 단계 이후에, 상기 희생막 상에 포토레지스트막을 형성하는 단계, 상기 제1 얼라인먼트 마크를 이용하여 상기 기판을 포토 마스크와 정렬하는 단계 및 상기 포토 마스크를 이용한 사진 식각 공정을 통해, 상기 포토레지스트막을 부분적으로 제거하여 포토레지스트 패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 식각 대상막은 제1 영역에 위치하며 이온 주입 공정을 통해서 비정질화된 비정질부 및 제2 영역에 위치하는 결정질부를 포함할 수 있다. 상기 결정질부는 우수한 투명도를 가지므로, 상기 제2 영역에 위치하는 제1 얼라인먼트 마크의 위치를 용이하게 검출할 수 있고, 사진 식각 공정에서 정렬의 정밀도를 향상시킬 수 있다. 또한, 상기 비정질부를 식각하여 개구를 형성할 수 있으며, 이때 상기 개구는 감소된 측벽 거칠기를 가질 수 있다.
도 1은 예시적인 실시예들에 따른 개구 형성 방법을 나타내는 평면도이고, 도 2 내지 도 10은 상기 개구 형성 방법을 나타내는 단면도들이다.
도 11 및 도 12는 다른 예시적인 실시예들에 따른 개구 형성 방법을 나타내는 단면도들이다.
도 13 및 도 14는 또 다른 예시적인 실시예들에 따른 개구 형성 방법을 나타내는 단면도들이다.
도 15 내지 도 22는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 개구 형성 방법을 나타내는 평면도이고, 도 2 내지 도 10은 상기 개구 형성 방법을 나타내기 위한 단면도들이다. 구체적으로, 도 2 내지 도 10은 도 1에서 라인 III-IV를 따라 자른 단면도들이다.
도 1 및 도 2를 참조하면, 기판(100)의 상부에 제1 얼라인먼트 마크들(110)을 형성할 수 있다.
기판(100)은 반도체 기판을 포함할 수 있다. 예를 들면, 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등일 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 예를 들어, 제1 영역(I)은 반도체 소자들이 배치되는 영역일 수 있고, 제2 영역(II)은 포토 마스크들을 정렬하기 위한 영역일 수 있다. 예시적인 실시예들에 있어서, 제2 영역(II)은 기판(100)의 주변부에 복수 개로 배치될 수 있다.
제1 얼라인먼트 마크들(110)은 기판(100)의 제2 영역(II) 상부를 부분적으로 식각하여 제1 리세스들(도시되지 않음)을 형성하고, 상기 제1 리세스들을 매립하는 절연막을 기판(100) 상에 형성한 후, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막은 실리콘 질화물 또는 실리콘 산화물을 사용하여 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polish: CMP) 공정 및/또는 에치 백(etch-back) 공정을 사용하여 수행될 수 있다.
제1 얼라인먼트 마크들(110)은 기판(100)과 상이한 굴절률 및/또는 반사율을 가질 수 있으므로, 제1 얼라인먼트 마크들(110)의 위치는 용이하게 검출될 수 있다. 제1 얼라인먼트 마크들(110)은 이후 패터닝 과정에서 기판(100)과 포토 마스크(160, 도 7 참조)의 위치를 정렬하는데 이용될 수 있다.
도 3을 참조하면, 기판(100) 및 제1 얼라인먼트 마크들(110) 상에 결정질 물질을 포함하는 식각 대상막(120)을 형성할 수 있다.
예시적인 실시예들에 있어서, 식각 대상막(120)은 폴리실리콘 또는 불순물이 도핑된 폴리실리콘을 이용하여, CVD 공정, PECVD 공정 또는 LPCVD 공정 등을 통해서 기판(100) 상에 형성될 수 있다.
다른 예시적인 실시예들에 있어서, 식각 대상막(120)은 CVD 공정, PECVD 공정 또는 LPCVD 공정을 통해서 비정질 실리콘막 또는 불순물이 도핑된 비정질 실리콘막을 형성한 후, 이를 결정화하여 형성될 수 있다. 상기 결정화는 고상 결정화(solid phase crystallization; SPC) 공정 또는 엑시머 레이저 열처리(excimer laser annealing; ELA) 공정을 통해 수행될 수 있다.
도 4를 참조하면, 식각 대상막(120) 상에 제1 마스크(130)를 형성할 수 있다.
예시적인 실시예들에서, 제1 마스크(130)는 실리콘 질화물과 같은 질화물을 사용하여 제1 마스크막을 식각 대상막(120) 상에 형성하고, 사진 식각 공정을 통해 상기 제1 마스크막을 패터닝하여 형성될 수 있다. 제1 마스크(130)는 제2 영역(II) 내에 위치할 수 있으며, 이에 따라 제1 영역(I)에 위치한 식각 대상막(120) 부분이 전체적으로 노출될 수 있다.
도 5를 참조하면, 제1 막(120)을 부분적으로 비정질화 할 수 있다.
상기 비정질화는 제1 마스크(130)를 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 수행될 수 있으며, 이에 따라 제1 영역(I)에 위치한 식각 대상막(120) 부분이 비정질화될 수 있다. 예시적인 실시예들에 있어서, 상기 이온 주입 공정은 실리콘(Si), 붕소(B), 인(P), 비소(As), 게르마늄(Ge) 또는 인듐(In) 이온을 이용하여, 빔라인 이온 주입(beamline ion implantation) 공정, 플라즈마 도핑(plasma doping) 공정, 또는 클러스터 도핑(cluster doping) 공정을 통해서 수행될 수 있다.
상기 이온 주입 공정에서는 식각 대상막(120)을 충분히 비정질화 시킬 수 있는 주입 에너지로 비교적 높은 도즈를 주입할 수 있다. 예시적인 일 실시예에 있어서, 상기 이온 주입 공정에서 약 50KeV 내지 약 3000KeV 사이의 주입 에너지로 약 1E15 ions/㎠ 내지 약 1E16 ions/㎠ 사이의 도즈(dose)를 주입할 수 있다. 다른 예시적인 일 실시예에 있어서, 상기 이온 주입 공정은 이온의 종류, 주입 에너지 및 도즈를 변경하면서, 이온을 2회 이상 반복하여 주입하는 멀티 이온 주입 공정(multi ion implantation)을 포함할 수 있다. 상기 이온 주입 공정들에서, 주입된 이온들은 직진성이 강하며, 주입 에너지에 따라 이온 주입 깊이를 조절할 수 있으므로 식각 대상막(120)을 전체적으로 혹은 원하는 두께만큼 부분적으로 비정질화 시킬 수 있다.
이에 따라, 식각 대상막(120)은 제1 영역(I)에 위치하며 비정질 실리콘과 같은 비정질 물질을 포함하는 비정질부(120a)와 제2 영역(II)에 위치하며 폴리실리콘과 같은 결정질 물질을 포함하는 결정질부(120b)를 포함할 수 있다.
도 6을 참조하면, 제1 마스크(130)를 제거한 후, 식각 대상막(120) 상에 제2 마스크막(140) 및 포토레지스트막(150)을 순차적으로 형성할 수 있다.
제2 마스크막(140)은 실리콘 질화물과 같은 질화물을 사용하여 CVD 공정, PECVD 공정, ALD 공정 등을 통해서 형성될 수 있다. 또한, 포토레지스트막(150)은 노광에 의해서 화학적 성질이 변화할 수 있는 포토레지스트 물질을 사용하여 스핀 코팅 공정, 스프레이 공정 등을 통해서 제2 마스크막(140) 상에 형성될 수 있다.
도 7을 참조하면, 기판(100)에 배치된 제1 얼라인먼트 마크들(110)의 위치를 검출한 후, 포토 마스크(160)를 기판(100)에 대향하도록 정렬할 수 있다.
이때, 제1 얼라인먼트 마크들(110)의 위치는 광학적 방법을 통해서 검출될 수 있다. 예시적인 실시예들에 있어서, 제1 얼라인먼트 마크들(110)의 위치는 식각 대상막(120), 제2 마스크막(140) 및 포토레지스트막(150)이 형성된 기판(100) 상에 광을 조사하고 반사된 광을 측정하여 검출될 수 있다. 즉, 제1 얼라인먼트 마크들(110)은 기판(100)과 상이한 굴절률 및/또는 반사율을 갖는 물질을 포함하므로, 제1 얼라인먼트 마크들(110)에서 반사된 광은 기판(100)에서 반사된 광과 구별되는 밝기를 가질 수 있으며, 이에 따라 제1 얼라인먼트 마크들(110)의 위치를 검출할 수 있다.
예시적인 실시예들에 있어서, 제1 얼라인먼트 마크들(110)은 폴리실리콘과 같은 결정질 물질을 포함하는 결정질부(120b)에 의해서 커버되어 있으며, 상기 결정질 물질은 상기 비정질 물질보다 높은 투명도를 가질 수 있다. 따라서 제1 얼라인먼트 마크들(110)의 위치는 보다 용이하게 검출될 수 있다.
한편, 포토 마스크(160)는 제2 얼라인먼트 마크들(162), 광차단부(164) 및 투명부(166)를 포함할 수 있으며, 제2 얼라인먼트 마크들(162)은 제1 얼라인먼트 마크들(110)에 대응되는 위치 및 형상을 가질 수 있다. 제2 얼라인먼트 마크들(162)을 제1 얼라인먼트 마크들(110)과 서로 오버랩되도록 정렬함에 따라, 포토 마스크(160)가 기판(100)에 대향하도록 정렬될 수 있다.
도 8을 참조하면, 포토 마스크(160)를 이용하여, 포토레지스트막(150)을 부분적으로 노광시킬 수 있다.
상기 노광 공정에서 예를 들어, 수은 램프의 I-line(365nm),엑시머 레이저(248nm),엑시머 레이저(193nm), F2 엑시머 레이저(157nm), 또는 극자외선(Extreme Ultraviolet EUV)을 조사하는 광원을 이용할 수 있다.
상기 광원으로부터 방출된 특정 파장의 광은 광차단부(164)를 통과할 수 없으나, 투명부(166)를 통과하여 포토레지스트막(150) 부분에 도달할 수 있다. 이에 따라, 투명부(166)에 의해서 노출된 포토레지스트막(150) 부분은 노광될 수 있고, 이에 따라 포토레지스트막(150)은 노광부(152)와 비노광부(154)로 구분될 수 있다.
노광부(152) 및 비노광부(154)는 서로 식각 선택비를 가질 수 있으므로, 습식 식각 공정을 통해서 선택적으로 제거될 수 있다. 예시적인 실시예들에 있어서, 포토레지스트막(150)으로부터 노광부(152)를 제거하여 포토레지스트 패턴을 형성할 수 있다. 다른 예시적인 실시예들에 있어서, 도시되지는 않았으나, 포토레지스트막(150)으로부터 비노광부(154)를 제거하여 포토레지스트 패턴을 형성할 수도 있다.
도 9를 참조하면, 제2 마스크막(140)을 부분적으로 제거하여 제2 마스크(145)를 형성할 수 있다.
제2 마스크(145)는 상기 포토레지스트 패턴을 식각 마스크로 이용하는 식각 공정을 통해서 제2 마스크막(140)을 부분적으로 제거함으로써 형성될 수 있다. 이에 따라, 제2 마스크(145)는 박막(120)의 비정질부(120a)를 부분적으로 노출할 수 있다.
이후, 잔류하는 상기 포토레지스트 패턴을 제거하기 위해 애싱(ashing) 공정을 추가로 수행할 수도 있다.
도 10을 참조하면, 식각 대상막(120)의 비정질부(120a)를 일부 제거하여, 기판(100)의 제1 영역(I) 일부를 노출시키는 개구들(170)을 형성할 수 있다.
개구들(170)은 제2 마스크(145)를 식각 마스크로 이용하는 건식 식각 공정을 통해 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 HF, HBr, CF4, C2F6, CHF3, CH2F2, CH3Br, CClF3, CBrF3, CCl4, SF6, Cl2, HBr, NF3 등을 포함하는 식각 가스를 사용하여 수행할 수 있다.
만약, 폴리실리콘과 같은 결정질 물질로 구성된 박막(120)을 부분적으로 제거하여 개구를 형성한다면, 결정립계(grain boundary)를 따라 상기 개구의 측벽이 형성되어, 상기 측벽의 거칠기가 증가할 수 있다. 하지만, 예시적인 실시예들에 있어서, 비정질 실리콘과 같은 비정질 물질로 구성된 비정질부(120a)를 부분적으로 제거하여 개구들(170)을 형성하므로, 폴리실리콘을 제거하여 개구들을 형성하는 경우와 비교하여, 개구들(170)의 측벽은 우수한 프로파일을 가질 수 있다.
본 발명의 예시적인 실시예들에 있어서, 결정화된 물질을 포함하는 식각 대상막(120)은 이온 주입 공정을 통해서 부분적으로 비정질화 될 수 있으며, 이에 따라 식각 대상막(120)은 제1 영역(I)에 위치하며 비정질 물질을 포함하는 비정질부(120a) 및 제2 영역(II)에 위치하며 결정질 물질을 포함하는 결정질부(120b)를 포함할 수 있다. 결정질부(120b)는 우수한 투명도를 가지므로, 제2 영역(II)에 위치하는 제1 얼라인먼트 마크(110)의 위치를 용이하게 검출할 수 있고, 사진 식각 공정에서 정렬의 정확도를 향상시킬 수 있다. 또한, 개구(170)는 비정질부(120a)를 부분적으로 제거하여 형성될 수 있으므로, 개구(170)의 측벽 거칠기를 감소시킬 수 있다.
도 11 및 도 12는 다른 예시적인 실시예들에 따른 개구 형성 방법을 나타내는 단면도들이다.
상기 패턴 형성 방법은 도 1 내지 도 10을 참조로 설명한 패턴 형성 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 11을 참조하면, 기판(100) 상에 제1 얼라인먼트 마크들(112)을 형성하고, 기판(100) 및 제1 얼라인먼트 마크들(112) 상에 식각 대상막(120)을 형성할 수 있다.
제1 얼라인먼트 마크들(112)은 기판(100) 상에 절연막을 형성한 후, 상기 절연막을 패터닝하여 형성될 수 있다. 예를 들어, 상기 절연막은 실리콘 질화물 또는 실리콘 산화물을 사용하여 형성될 수 있다. 제1 얼라인먼트 마크들(112)은 기판(100) 상에 형성되므로, 제1 얼라인먼트 마크들(112)의 상면과 기판(100)의 상면 사이에 단차가 형성될 수 있다.
식각 대상막(120)은 도 3을 참조하여 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 통해서, 기판(100) 상에 제1 얼라인먼트 마크들(112)을 덮도록 형성될 수 있다.
이후, 도 4 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
도 12를 참조하면, 제1 얼라인먼트 마크들(112)의 위치를 검출하여 포토 마스크(160)를 기판(100)에 대향하도록 정렬할 수 있다.
예시적인 실시예들에 있어서, 제1 얼라인먼트 마크들(112)의 위치는 기판(100)에 광을 조사하고 반사된 광을 측정하여 검출될 수 있다. 즉, 제1 얼라인먼트 마크들(112)은 기판(100)과 상이한 굴절률 및/또는 반사율을 갖는 물질을 포함하므로, 제1 얼라인먼트 마크들(112)에서 반사된 광은 기판(100)에서 반사된 광과 구별되는 밝기를 가질 수 있으며, 이에 따라 제1 얼라인먼트 마크들(112)의 위치를 검출할 수 있다. 또한, 제1 얼라인먼트 마크들(112)의 상면과 기판(100)의 상면 사이에 존재하는 단차에서, 상기 광이 산란될 수 있다. 상기 산란 현상을 이용하여 제1 얼라인먼트 마크들(112)의 위치를 보다 명확하게 검출할 수 있다.
예시적인 실시예들에 있어서, 제1 얼라인먼트 마크들(112)은 결정질 물질을 포함하는 결정질부(120b)에 의해서 커버되어 있으며, 상기 결정질 물질은 상기 비정질 물질보다 높은 투명도를 가질 수 있다. 따라서 제1 얼라인먼트 마크들(112)의 위치는 보다 용이하게 검출될 수 있다.
이후, 도 8 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행하여, 식각 대상막(120)을 패터닝할 수 있다.
예시적인 실시예들에 있어서, 식각 대상막(120)은 제1 영역(I)에 위치하며 이온 주입 공정을 통해서 비정질화된 비정질부(120a) 및 제2 영역(II)에 위치하는 결정질부(120b)를 포함할 수 있다. 결정질부(120b)는 우수한 투명도를 가지며, 제1 얼라인먼트 마크들(112)과 기판(100) 사이에 단차가 발생하므로, 제1 얼라인먼트 마크(110)의 위치를 용이하게 검출할 수 있다. 이에 따라, 미스얼라인먼트를 방지할 수 있다. 또한, 개구(170)는 비정질부(120a)를 부분적으로 제거하여 형성될 수 있으므로, 개구(170)의 측벽 거칠기를 감소시킬 수 있다.
도 13 및 도 14는 또 다른 예시적인 실시예들에 따른 개구 형성 방법을 나타내는 단면도들이다.
상기 패턴 형성 방법은 도 1 내지 도 10을 참조로 설명한 패턴 형성 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 1 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 식각 대상막(120)과 포토레지스트막(150) 사이에 위치하는 제2 마스크막은 형성되지 않을 수 있다.
이후 도 13을 참조하면, 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행하여, 포토레지스트막(150)을 부분적으로 노광할 수 있다. 이에 따라 포토레지스트막(150)은 노광부(152)와 비노광부(154)로 구분될 수 있다.
도 14를 참조하면, 노광부(152)를 제거하여 포토레지스트 패턴(155)을 형성하고, 이를 이용하여 박막(120)의 비정질부(120a)를 부분적으로 제거하여 기판(100)을 노출시키는 개구들(170)을 형성할 수 있다.
노광부(152)는 비노광부(154)와 식각 선택비를 가질 수 있으므로, 습식 식각 공정을 통해서 용이하게 제거될 수 있다. 따라서, 포토레지스트막(150)으로부터 노광부(152)를 제거하여 포토레지스트 패턴(155)을 형성할 수 있다.
한편, 개구들(170)은 포토레지스트 패턴(152) 식각 마스크로 이용하는 건식 식각 공정을 통해 형성될 수 있다.
본 발명의 예시적인 실시예들에 있어서, 박막(120)은 제1 영역(I)에 위치하며 이온 주입 공정을 통해서 비정질화된 비정질부(120a) 및 제2 영역(II)에 위치하는 결정질부(120b)를 포함할 수 있다. 또한, 개구(170)를 형성하는 단계에서, 포토레지스트 패턴(155)은 식각 마스크로 이용될 수 있으므로, 추가적인 마스크 형성을 생략할 수 있다.
도 15 내지 도 22는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 15를 참조하면, 기판(200)의 제1 영역(I)에 소자 분리막(205), 게이트 구조물(211) 및 불순물 영역들(207, 209)을 형성하고, 기판(200)의 제2 영역(II)에 제1 얼라인먼트 마크들(210)을 형성할 수 있다.
기판(200)은 반도체 기판을 포함할 수 있으며, 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있다.
소자 분리막(205)은 기판(200)의 상부에 형성될 수 있다. 예시적인 일 실시예에 따르면, 소자 분리막(205)은 얕은 트렌치 소자 분리(STI) 공정을 통해 형성될 수 있다.
게이트 구조물들(211)은 기판(200) 상에 게이트 절연막, 게이트 전극막 및 하드 마스크막을 순차적으로 형성하고, 사진 식각 공정을 통해 이들을 패터닝하여, 기판(200) 상에 순차적으로 적층된 게이트 절연막 패턴(212), 게이트 전극(214) 및 하드 마스크(216)를 각각 포함하도록 형성될 수 있다. 상기 게이트 절연막은 실리콘 산화물 혹은 금속 산화물을 사용하여 형성될 수 있다. 상기 게이트 전극막은 도핑된 폴리실리콘 혹은 금속을 사용하여 형성될 수 있다. 상기 하드 마스크막은 실리콘 질화물을 사용하여 형성될 수 있다.
이후, 게이트 구조물들(211)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 게이트 구조물들(211)에 인접한 기판(200) 상부에 제1 및 제2 불순물 영역들(207, 209)을 형성할 수 있다.
게이트 구조물(211) 및 불순물 영역들(207, 209)은 트랜지스터를 형성할 수 있으며, 제1 및 제2 불순물 영역들(207, 209)은 상기 트랜지스터의 소스/드레인 영역으로 기능할 수 있다. 한편, 게이트 구조물들(211)의 측벽들에는 실리콘 질화물을 사용하여 스페이서들(218)을 형성할 수 있다.
한편, 기판(200)의 제2 영역(II) 상부에는 제1 얼라인먼트 마크들(210)을 형성할 수 있다. 제1 얼라인먼트 마크들(210)을 형성하는 공정은 도 2를 참조하여 설명한 공정들과 실질적으로 동일하거나 유사하므로, 이에 대한 상세한 설명은 생략한다.
도 16을 참조하면, 기판(200) 및 제1 얼라인먼트 마크들(210) 상에 제1층간 절연막(220) 및 제2 층간 절연막(230)을 순차적으로 형성하고, 이들의 일부를 관통하는 제1 플러그(227), 제2 플러그(229) 및 제3 플러그(235)를 형성할 수 있다.
제1 층간 절연막(220)은 게이트 구조물들(211), 스페이서들(218) 및 제1 얼라인먼트 마크들(211)을 커버하도록 기판(200) 상에 형성할 수 있다.
제1 및 제2 플러그들(227, 229)은 제1 층간 절연막(220)을 부분적으로 식각하여 불순물 영역들(207, 209)을 노출시키는 제1 홀들(도시하지 않음)을 형성하고, 상기 제1 홀들을 매립하는 제1 도전막을 노출된 불순물 영역들(207, 209) 및 제1 층간 절연막(220) 상에 형성한 후, CMP 공정 및/또는 에치 백 공정을 통해 제1 층간 절연막(220)이 노출될 때까지 상기 제1 도전막 상부를 제거함으로써 형성할 수 있다. 예시적인 일 실시예에 따르면, 상기 제1 홀들은 게이트 구조물들(211) 및 스페이서들(218)에 자기 정렬될 수 있다. 상기 제1 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다.
제1 플러그(227)는 제1 불순물 영역(207)에 접촉할 수 있고, 제2 플러그(229)는 제2 불순물 영역(209)에 접촉할 수 있으며, 제1 플러그(227)는 비트 라인 콘택으로 기능할 수 있다.
한편, 제1 플러그(227)에 접촉하는 제2 도전막(도시하지 않음)을 형성하고 이를 패터닝함으로써 제1 층간 절연막(220) 상에 비트 라인(도시하지 않음)을 형성할 수 있다. 상기 제1 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다. 이후, 상기 비트 라인을 커버하는 제2 층간 절연막(230)을 제1 층간 절연막(220) 상에 형성할 수 있다.
제3 플러그(235)는 제2 층간 절연막(230)을 부분적으로 식각하여 제2 플러그(229)를 노출시키는 제2 홀들(도시하지 않음)을 형성하고, 상기 제2 홀들을 매립하는 제3 도전막을 노출된 제2 플러그(229) 및 제2 층간 절연막(230) 상에 형성한 후, 기계 화학적 연마 공정 및/또는 에치 백 공정을 통해 제2 층간 절연막(230)이 노출될 때까지 상기 제3 도전막 상부를 제거함으로써 형성할 수 있다. 상기 제3 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다.
제2 및 제3 플러그들(229, 235)은 함께 커패시터 콘택으로 기능할 수 있다. 이와는 달리, 제2 플러그(229)를 별도로 형성하지 않고, 제3 플러그(235)를 제1 및 제2 층간 절연막들(220, 230)을 관통하면서 제2 불순물 영역(209)에 직접 접촉하도록 형성하여, 단독으로 상기 커패시터 콘택의 기능을 하게 할 수도 있다.
도 17을 참조하면, 제2 층간 절연막(230) 및 제3 플러그(235) 상에 식각 저지막(240) 및 희생막(250)을 순차적으로 형성하고, 희생막(250)을 부분적으로 비정질화 할 수 있다.
식각 저지막(230)은 CVD 공정, PVD 공정, ALD 공정 등을 통해 제2 층간 절연막(230) 및 제3 플러그(235) 상에 형성할 수 있다. 식각 저지막(230)은 이후 개구(290, 도 20 참조) 형성 공정 시, 식각 종말점으로서 사용될 수 있으며, 경우에 따라서는 형성하지 않을 수도 있다.
희생막(250)은 폴리실리콘, 불순물이 도핑된 폴리실리콘, 게르마늄 혹은 불순물이 도핑된 게르마늄 등을 사용하여CVD 공정, PECVD 공정 또는 LPCVD 공정 등을 통해서 식각 저지막(240) 상에 형성하거나, CVD 공정, PECVD 공정 또는 LPCVD 공정을 통해서 비정질 실리콘막 또는 불순물이 도핑된 비정질 실리콘막을 형성한 후, 이를 결정화하여 형성할 수 있다. 희생막(250)은 도 3을 참조하여 설명한 식각 대상막(120)과 실질적으로 동일하거나 유사할 수 있다.
이후, 희생막(250) 상에 제1 마스크(도시되지 않음)를 형성하고, 상기 제1 마스크를 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 제1 영역(I)에 위치한 희생막(250) 부분을 비정질화 할 수 있다. 예시적인 실시예들에 있어서, 상기 이온 주입 공정은 실리콘(Si), 붕소(B), 인(P), 비소(As), 게르마늄(Ge) 또는 인듐(In) 이온을 이용하여, 빔라인 이온 주입(beamline ion implantation) 공정, 플라즈마 도핑(plasma doping) 공정, 또는 클러스터 도핑(cluster doping) 공정을 통해서 수행될 수 있다. 예를 들어, 상기 이온 주입 공정은 약 50KeV 내지 약 3000KeV 사이의 주입 에너지로 약 1E15ions/㎠ 내지 약 1E16 ions/㎠ 사이의 도즈(dose)를 주입할 수 있다.
이에 따라, 희생막(250)은 제1 영역(I) 내에 위치하며 비정질 실리콘을 포함하는 비정질부(250a)와 제2 영역(II) 내에 위치하며 폴리실리콘을 포함하는 결정질부(250b)를 포함할 수 있다.
도 18을 참조하면, 희생막(250) 상에 제2 마스크막(260) 및 포토레지스트막(270)을 순차적으로 형성할 수 있다.
제2 마스크막(260)은 실리콘 질화물과 같은 질화물을 사용하여 CVD 공정, PECVD 공정, ALD 공정 등을 통해서 형성될 수 있으며, 포토레지스트막(270)은 포토레지스트 물질을 사용하여 스핀 코팅 공정, 스프레이 공정 등을 통해서 제2 마스크막(260) 상에 형성될 수 있다.
도 19를 참조하면, 제1 얼라인먼트 마크들(210)의 위치를 검출하여 포토 마스크(280)를 기판(200)에 대향하도록 정렬한 후, 포토레지스트막(270)을 부분적으로 노광할 수 있다.
예시적인 실시예들에 있어서, 제1 얼라인먼트 마크들(210)의 위치는 기판(200)에 광을 조사하고 반사된 광을 측정하여 검출될 수 있다. 제1 얼라인먼트 마크들(210)은 폴리실리콘과 같은 결정질 물질을 포함하는 결정질부(250b)에 의해서 커버되어 있으며, 상기 결정질 물질은 비정질 물질보다 높은 투명도를 가질 수 있다. 따라서 제1 얼라인먼트 마크들(210)의 위치는 보다 용이하게 검출될 수 있다.
한편, 포토 마스크(280)는 제2 얼라인먼트 마크들(282), 광차단부(284) 및 투명부(286)를 포함할 수 있으며, 제2 얼라인먼트 마크들(282)은 제1 얼라인먼트 마크들(210)에 대응되는 위치 및 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 제2 얼라인먼트 마크들(282)은 제1 얼라인먼트 마크들(210)과 서로 겹치도록 정렬될 수 있고, 이에 따라 포토 마스크(280)는 기판(200)에 대향하도록 정렬될 수 있다.
이후, 포토 마스크(280)를 이용하여 포토레지스트막(270)을 부분적으로 노광할 수 있다. 상기 노광 과정에서, 광원으로부터 방출된 광은 광차단부(284)를 통과할 수 없으나, 투명부(286)를 통과하여 포토레지스트막(270) 부분에 도달할 수 있다. 이에 따라, 투명부(286)에 의해서 노출된 포토레지스트막(270) 부분은 노광시켜, 노광부(272) 및 비노광부(274)를 형성할 수 있고, 노광부(272)를 제거하여 포토레지스트 패턴을 형성할 수 있다.
도 20을 참조하면, 제2 마스크막(260), 희생막(250) 및 식각 저지막(240) 일부를 제거하여, 제3 플러그(235)를 노출시키는 개구들(290)을 형성할 수 있다.
제2 마스크막(260)은 상기 포토레지스트 패턴을 식각 마스크로 이용하는 식각 공정을 통해서, 부분적으로 제거될 수 있다. 이에 따라, 희생막(250)을 부분적으로 노출시키는 제2 마스크(265)를 형성할 수 있다.
이후, 개구들(290)은 제2 마스크(265)를 식각 마스크로 이용하는 식각 공정을 통해서, 희생막(250) 및 식각 저지막(240)을 부분적으로 식각하여 형성될 수 있다.
희생막(250)의 비정질부(250a)는 비정질 실리콘과 같은 비정질 물질로 구성될 수 있으므로, 이를 제거하여 형성된 개구들(290)의 측벽은 우수한 프로파일을 가질 수 있다.
도 21을 참조하면, 개구(290)의 내벽 및 노출된 제3 플러그(235) 상에 하부 전극(310)을 형성할 수 있다.
하부 전극(310)은 개구(290)의 내벽, 노출된 제3 플러그(235) 및 희생막(250) 상에 하부 전극막을 형성한 후, 희생막(250) 상면이 노출될 때까지 상기 하부 전극막 상부를 평탄화함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 하부 전극막은 구리, 알루미늄, 텅스텐, 백금, 루비듐, 이리듐 등과 같은 금속 혹은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 사용하여 형성할 수 있다.
도 22를 참조하면, 희생막(250)의 비정질부(250a)를 제거하고, 하부 전극(310), 식각 저지막(240) 상에 유전막(320) 및 상부 전극(330)을 순차적으로 형성할 수 있다.
예시적인 일 실시예에 따르면, 희생막(250)의 비정질부(250a)는 암모니아 등을 포함하는 용액을 이용하는 습식 식각 공정을 수행하여 제거될 수 있다. 이때, 제2 영역(II)에 위치하는 희생막(250)의 결정질부(250b)는 제거되지 않을 수 있다.
이후, 유전막(320)은 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 또는 이들의 조합과 같은 고유전 물질을 사용하여 CVD 공정, PVD 공정, ALD 공정 등을 통해 형성할 수 있다.
상부 전극(330)은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 사용하여 CVD 공정, PVD 공정, ALD 공정 등을 수행함으로써 형성할 수 있다. 한편, 상부 전극(330)은 도시된 것과는 달리, 유전막(320) 상에 박막의 형태로 형성될 수도 있다. 이에 따라, 하부 전극(310), 유전막(320) 및 상부 전극(330)은 커패시터(300)를 정의할 수 있다.
예시적인 실시예들에 있어서, 희생막(250)은 제1 영역(I)에 위치하며 이온 주입 공정을 통해서 비정질화된 비정질부(250a) 및 제2 영역(II)에 위치하는 결정질부(250b)를 포함할 수 있다. 결정질부(250b)는 우수한 투명도를 가지므로, 제2 영역(II)에 위치하는 제1 얼라인먼트 마크(210)의 위치를 용이하게 검출할 수 있고, 사진 식각 공정에서 정렬의 정확도를 향상시킬 수 있다. 또한, 개구(290)는 비정질부(250a)를 부분적으로 제거하여 형성될 수 있으므로, 개구(290)의 측벽 거칠기를 감소시킬 수 있다.
전술한 공정들을 수행함으로써, 게이트 구조물(211) 및 커패시터(300)를 갖는 반도체 장치가 완성된다.
본 발명의 실시예들에 따르면, 박막은 제1 영역(I)에 위치하며 이온 주입 공정을 통해서 비정질화된 비정질부 및 제2 영역(II)에 위치하는 결정질부를 포함할 수 있다. 상기 결정질부는 우수한 투명도를 가지므로, 제2 영역(II)에 위치하는 제1 얼라인먼트 마크의 위치를 용이하게 검출할 수 있고, 사진 식각 공정에서 정렬의 정밀도를 향상시킬 수 있다. 또한, 개구는 상기 비정질부를 부분적으로 제거하여 형성될 수 있으므로, 상기 개구의 측벽의 거칠기를 감소시킬 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 기판
110, 210: 제1 얼라인먼트 마크들 120: 식각 대상막
120a, 250a: 비정질부 120b, 250b: 결정질부
130: 제1 마스크 140, 260: 제2 마스크막
145, 265: 제2 마스크 150, 270: 포토레지스트막
152, 272: 노광부 154: 274: 비노광부
155: 포토레지스트 패턴 160, 280: 포토 마스크
162, 282: 제2 얼라인먼트 마크들 164, 284: 광차단부
166, 286: 투명부 170, 290: 개구
205: 소자 분리막 207: 제1 불순물 영역
209: 제2 불순물 영역 211: 게이트 구조물들
212: 게이트 절연막 패턴 214: 게이트 전극
216: 하드 마스크 218: 스페이서들
220: 제1 층간 절연막 227: 제1 플러그
229: 제2 플러그 230: 제2 층간 절연막
235: 제3 플러그 240: 식각 저지막
250: 희생막
300: 커패시터 310: 하부 전극
320: 유전막 330: 상부전극

Claims (10)

  1. 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역에 게이트 구조물 및 불순물 영역을 포함하는 트랜지스터를 형성하는 단계;
    상기 기판의 제2 영역에 제1 얼라인먼트 마크를 형성하는 단계;
    상기 불순물 영역에 전기적으로 연결되는 플러그를 수용하며, 상기 트랜지스터 및 상기 제1 얼라인먼트 마크를 커버하는 층간 절연막을 상기 기판 상에 형성하는 단계;
    상기 플러그 및 상기 층간 절연막 상에 결정질 물질을 포함하는 식각 대상막을 형성하는 단계;
    상기 제1 영역에 위치하는 상기 식각 대상막 부분을 비정질화하는 단계; 및
    상기 비정질화된 식각 대상막 부분을 식각하여 상기 플러그를 노출시키는 개구를 형성하는 단계를 포함하는 개구 형성 방법.
  2. 제1 항에 있어서, 상기 제1 영역에 위치하는 상기 식각 대상막 부분을 비정질화하는 단계는 이온 주입 공정을 포함하는 것을 특징으로 하는 개구 형성 방법.
  3. 제2 항에 있어서, 상기 이온 주입 공정은 실리콘(Si), 붕소(B), 인(P), 비소(As), 게르마늄(Ge) 또는 인듐(In) 이온을 사용하여 50KeV 내지 3000KeV 사이의 주입 에너지로 1E15 ions/㎠ 내지 1E16 ions/㎠ 사이의 도즈를 주입하는 것을 포함하는 것을 특징으로 하는 개구 형성 방법.
  4. 제2 항에 있어서, 상기 이온 주입 공정은 주입 에너지 및 이온의 종류를 변화시키면서, 2회 이상 수행되는 것을 특징으로 하는 개구 형성 방법.
  5. 제1 항에 있어서, 상기 제1 영역에 위치하는 식각 대상막 부분을 비정질화 시키는 단계 이후에,
    상기 식각 대상막 상에 포토레지스트막을 형성하는 단계;
    상기 제1 얼라인먼트 마크를 이용하여 상기 기판을 포토 마스크와 정렬하는 단계; 및
    상기 포토 마스크를 이용한 사진 식각 공정을 통해, 상기 포토레지스트막을 부분적으로 제거하여 포토레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 개구 형성 방법.
  6. 제5 항에 있어서, 상기 포토레지스트막을 형성하는 단계 이전에, 상기 식각 대상막 상에 마스크막을 형성하는 단계를 더 포함하고,
    상기 포토레지스트 패턴을 형성하는 단계 이후에, 상기 포토레지스트 패턴을 이용하는 식각 공정을 통해, 상기 마스크막을 부분적으로 제거하여 마스크를 형성하는 단계를 더 포함하며,
    상기 마스크는 상기 비정질화된 식각 대상막 부분을 식각하는 단계에서 식각 마스크로 이용되는 것을 특징으로 하는 개구 형성 방법.
  7. 제5 항에 있어서, 상기 포토 마스크는 제2 얼라인먼트 마크를 포함하고, 상기 제2 얼라인먼트 마크는 상기 제1 얼라인먼트 마크에 대응하는 위치 및 모양을 가지는 것을 특징으로 하는 개구 형성 방법.
  8. 제1 항에 있어서, 상기 식각 대상막을 형성하는 단계는 상기 기판 상에 폴리실리콘막 또는 불순물이 도핑된 폴리실리콘막을 증착하는 단계를 포함하는 것을 특징으로 하는 개구 형성 방법.
  9. 제1 항에 있어서, 상기 식각 대상막을 형성하는 단계는,
    상기 기판 상에 비정질 실리콘막 또는 불순물이 도핑된 비정질 실리콘막을 형성하는 단계; 및
    상기 비정질 실리콘막 또는 상기 불순물이 도핑된 비정질 실리콘막을 결정화하는 단계를 포함하는 것을 특징으로 하는 개구 형성 방법.
  10. 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역에 게이트 구조물 및 불순물 영역을 포함하는 트랜지스터를 형성하는 단계 ;
    제1 얼라인먼트 마크를 상기 기판의 상기 제2 영역에 형성하는 단계;
    상기 불순물 영역에 전기적으로 연결되는 플러그를 수용하며, 상기 트랜지스터 및 상기 제1 얼라인먼트 마크를 커버하는 층간 절연막을 상기 기판 상에 형성하는 단계;
    상기 플러그 및 상기 층간 절연막 상에 결정질 물질을 포함하는 희생막을 형성하는 단계;
    상기 제1 영역에 위치하는 희생막 부분을 비정질화하는 단계;
    상기 희생막을 식각하여 상기 플러그를 노출시키는 개구를 형성하는 단계;
    상기 개구의 내벽 및 상기 노출된 플러그 상에 하부 전극을 형성하는 단계
    상기 희생막을 제거하는 단계; 및
    상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성하는 단계를 포함하는 반도체 장치 제조 방법.
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