JP3060261B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に絶縁性
非晶質材料および絶縁性結晶化材料上に薄膜を積層形成
する半導体装置の製造方法に関する。
非晶質材料および絶縁性結晶化材料上に薄膜を積層形成
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】基板上に半導体装置を形成する場合、基
板には石英などの絶縁性非晶質材料あるいは絶縁性結晶
化材料（例えば、ガラスを加熱処理し結晶核生成と結晶
成長を行わせて結晶を析出させたもの）といった材料が
用いられている。
板には石英などの絶縁性非晶質材料あるいは絶縁性結晶
化材料（例えば、ガラスを加熱処理し結晶核生成と結晶
成長を行わせて結晶を析出させたもの）といった材料が
用いられている。
【０００３】また近年大型の液晶パネルや、ファクシミ
リ・スキャナーといった装置に利用されているイメージ
センサ等の半導体装置のニーズが高まっている。
リ・スキャナーといった装置に利用されているイメージ
センサ等の半導体装置のニーズが高まっている。
【０００４】それに伴って、それら半導体装置を歩留ま
りを上げて製造することでコスト低下を実現させる必要
が生じてきた。半導体装置を歩留まりを上げて製造する
ためには、基板上に既に形成されている被膜のパターン
に、次に形成すべき被膜のマスクパターンを重ね合わせ
る技術の精度を高くすることが要求される。
りを上げて製造することでコスト低下を実現させる必要
が生じてきた。半導体装置を歩留まりを上げて製造する
ためには、基板上に既に形成されている被膜のパターン
に、次に形成すべき被膜のマスクパターンを重ね合わせ
る技術の精度を高くすることが要求される。
【０００５】薄膜トランジスタの形成を例にとると、製
造工程中には、（１）シリコンを主とした非晶質層の多
結晶化、（２）ゲート酸化膜の成膜、（３）イオン注入 といった高温熱処理が課せられているため、基板材質は
石英をはじめとした耐熱性にすぐれた絶縁性非晶質材料
が用いられている。ところが、石英等の耐熱性にすぐれ
た絶縁性非晶質材料は、製造コストが高価であるため、
特に、大型基板上に半導体素子を形成しようとすると、
低コスト化実現における妨げの要因となっている。そこ
で、半導体素子形成に対して使用する絶縁基板材料とし
て石英より安価な結晶化ガラス上に半導体素子を作製す
る方法が注目され、研究が進められている。
造工程中には、（１）シリコンを主とした非晶質層の多
結晶化、（２）ゲート酸化膜の成膜、（３）イオン注入 といった高温熱処理が課せられているため、基板材質は
石英をはじめとした耐熱性にすぐれた絶縁性非晶質材料
が用いられている。ところが、石英等の耐熱性にすぐれ
た絶縁性非晶質材料は、製造コストが高価であるため、
特に、大型基板上に半導体素子を形成しようとすると、
低コスト化実現における妨げの要因となっている。そこ
で、半導体素子形成に対して使用する絶縁基板材料とし
て石英より安価な結晶化ガラス上に半導体素子を作製す
る方法が注目され、研究が進められている。
【０００６】
【発明が解決しようとする課題】しかし、結晶化ガラス
は熱処理によって伸縮する性質をもち、しかもその伸縮
量が基板製造時の成形方向、例えば、一旦溶融させて固
化させることで成形をおこなう場合の固化させる方向
や、結晶を析出させる方向である結晶化方向に対して非
対称である（基板の伸縮量に異方性をもつ）ため、基板
上に形成された被膜のパターンに次に形成すべき被膜の
マスクパターンを重ねた場合、パターンがずれてしま
い、微細パターンを持つ薄膜を積層して半導体素子を作
製することは困難であった。したがって、仮に作製でき
たとしてもフォトリソプロセスにおける高精度のアライ
メントが不可能なことからアライメントずれによる歩留
り低下、それにともなうコスト上昇といった問題が発生
した。
は熱処理によって伸縮する性質をもち、しかもその伸縮
量が基板製造時の成形方向、例えば、一旦溶融させて固
化させることで成形をおこなう場合の固化させる方向
や、結晶を析出させる方向である結晶化方向に対して非
対称である（基板の伸縮量に異方性をもつ）ため、基板
上に形成された被膜のパターンに次に形成すべき被膜の
マスクパターンを重ねた場合、パターンがずれてしま
い、微細パターンを持つ薄膜を積層して半導体素子を作
製することは困難であった。したがって、仮に作製でき
たとしてもフォトリソプロセスにおける高精度のアライ
メントが不可能なことからアライメントずれによる歩留
り低下、それにともなうコスト上昇といった問題が発生
した。
【０００７】本発明は、上述した問題点を解決するため
になされたものであり、その目的とするところは、絶縁
性非晶質材料や絶縁性結晶化ガラス等の熱処理による伸
縮の度合いに異方性を持つような基板上に高精度なアラ
イメントで半導体素子を形成する半導体装置の製造方法
を提供するものである。
になされたものであり、その目的とするところは、絶縁
性非晶質材料や絶縁性結晶化ガラス等の熱処理による伸
縮の度合いに異方性を持つような基板上に高精度なアラ
イメントで半導体素子を形成する半導体装置の製造方法
を提供するものである。
【０００８】
【課題を解決するための手段】本発明における半導体装
置の製造方法は、基板上に半導体素子を形成する際、半
導体素子の形成方向を定義しているアライメントマ−カ
−を結晶化材料の伸縮量が小さい方向に沿って配置する
ものである。
置の製造方法は、基板上に半導体素子を形成する際、半
導体素子の形成方向を定義しているアライメントマ−カ
−を結晶化材料の伸縮量が小さい方向に沿って配置する
ものである。
【０００９】本発明が適用できる基板材料は、石英など
の絶縁性非晶質材料あるいは絶縁性結晶化材料（例え
ば、ガラスを加熱処理し結晶核生成と結晶成長を行わせ
て結晶を析出させたもの）といった材料が使用可能であ
る。
の絶縁性非晶質材料あるいは絶縁性結晶化材料（例え
ば、ガラスを加熱処理し結晶核生成と結晶成長を行わせ
て結晶を析出させたもの）といった材料が使用可能であ
る。
【００１０】本発明によれば、薄膜で半導体を形成する
とき、熱処理工程で生ずる基板伸縮の少ない方向に沿っ
てフォトリソ用のアライメントマーカーを配置し、これ
に基づいて順次積層し、パターニングしていくため、基
板の伸縮が原因となるアライメント時に生じるパターン
のずれを極力抑えることができる。
とき、熱処理工程で生ずる基板伸縮の少ない方向に沿っ
てフォトリソ用のアライメントマーカーを配置し、これ
に基づいて順次積層し、パターニングしていくため、基
板の伸縮が原因となるアライメント時に生じるパターン
のずれを極力抑えることができる。
【００１１】また、あらかじめ伸縮量を考慮してアライ
メントマーカー間の距離を小さくしていきフォトマスク
を作製する必要がないため、マスク設計が簡単となるほ
か、重ね合わされたアライメントマーカー相対位置の関
係は、マイクロスコープ等の容易な手段にて確認が可能
なため、再現性のある高い精度でアライメントを行うこ
とができ、作業時間の短縮にともなう量産化（スループ
ットの向上）や、基板を大型化することが可能となる。
メントマーカー間の距離を小さくしていきフォトマスク
を作製する必要がないため、マスク設計が簡単となるほ
か、重ね合わされたアライメントマーカー相対位置の関
係は、マイクロスコープ等の容易な手段にて確認が可能
なため、再現性のある高い精度でアライメントを行うこ
とができ、作業時間の短縮にともなう量産化（スループ
ットの向上）や、基板を大型化することが可能となる。
【００１２】以下、図面を参照して、この発明を実施例
に基づき説明する。
に基づき説明する。
【００１３】
〔実施例１〕図１（Ｄ）に示すような基板３上に二種類
の材料からなるパターン１および２を順に積層する方法
を以下に説明する。
の材料からなるパターン１および２を順に積層する方法
を以下に説明する。
【００１４】まず図１（Ａ）に示すようにパターン１を
形成するために第１の層を基板３の全面に形成する。こ
こでＹ−Ｙ’を基板３の熱収縮率の大きい方向、Ｘ−
Ｘ’を熱収縮率の小さい方向とする。この第１の層を図
２（Ａ）に示すマスク４を用いて公知のフォトリソグラ
フィによりパターニングし図１（Ｂ）および図１（Ｂ')
に示すようにパターン１を得る。ここで図１（Ｂ')は図
１（Ｂ）の水平方向の縦断面図である。
形成するために第１の層を基板３の全面に形成する。こ
こでＹ−Ｙ’を基板３の熱収縮率の大きい方向、Ｘ−
Ｘ’を熱収縮率の小さい方向とする。この第１の層を図
２（Ａ）に示すマスク４を用いて公知のフォトリソグラ
フィによりパターニングし図１（Ｂ）および図１（Ｂ')
に示すようにパターン１を得る。ここで図１（Ｂ')は図
１（Ｂ）の水平方向の縦断面図である。
【００１５】マスク４にはパターン１を形成するための
パターンが設けられている。また、マスク４にはマーク
パターン５が設けられているため図１（Ｂ）に示すよう
に基板上にＸ−Ｘ’方向すなわち基板の熱収縮率の小さ
い方向に沿ってパターン１と同じ材料からなるアライメ
ントマーク５’も同様に形成される。
パターンが設けられている。また、マスク４にはマーク
パターン５が設けられているため図１（Ｂ）に示すよう
に基板上にＸ−Ｘ’方向すなわち基板の熱収縮率の小さ
い方向に沿ってパターン１と同じ材料からなるアライメ
ントマーク５’も同様に形成される。
【００１６】次にパターン２を形成するため、図１
（Ｃ）および図１（Ｃ')に示すように第２の層を基板３
およびパターン１の全面に形成する。これを図２（Ｂ）
に示すマスク６を用いてパターニングを行う。マスク６
には予め決められた場所にマークパターン７が設けられ
ており、このマークパターン７と基板上のマーク５’を
それぞれ図２（Ｃ）に示すような関係になるようにマス
ク６の位置合わせをする。マーク５’は第２の層をとお
して直接見える場合と、第２の層に顕れる凹凸をもって
認識する場合がある。
（Ｃ）および図１（Ｃ')に示すように第２の層を基板３
およびパターン１の全面に形成する。これを図２（Ｂ）
に示すマスク６を用いてパターニングを行う。マスク６
には予め決められた場所にマークパターン７が設けられ
ており、このマークパターン７と基板上のマーク５’を
それぞれ図２（Ｃ）に示すような関係になるようにマス
ク６の位置合わせをする。マーク５’は第２の層をとお
して直接見える場合と、第２の層に顕れる凹凸をもって
認識する場合がある。
【００１７】そして公知のフォトリソグラフィによりパ
ターン２を形成し、結果として図１（Ｄ）および図１
（Ｄ')に示すようなパターン１およびパターン２を得る
ことができる。この時同時にアライメントマーク７’も
形成される。
ターン２を形成し、結果として図１（Ｄ）および図１
（Ｄ')に示すようなパターン１およびパターン２を得る
ことができる。この時同時にアライメントマーク７’も
形成される。
【００１８】本願においては仮に第１のパターンの形成
工程と第２のパターンの形成工程の間に熱処理の工程が
入って基板に熱収縮が生じても、アライメントマークを
基板の熱収縮率の小さい方向にそって設けるため、第２
のパターンの位置ずれ等の被害を最小限に抑えることが
できる。
工程と第２のパターンの形成工程の間に熱処理の工程が
入って基板に熱収縮が生じても、アライメントマークを
基板の熱収縮率の小さい方向にそって設けるため、第２
のパターンの位置ずれ等の被害を最小限に抑えることが
できる。
【００１９】従って、第２の層の形成前に結晶化等の目
的で第１の層に熱処理を行うことが容易となる。また、
本実施例では第１および第２のパターンの作製のみを説
明したが当然上で説明した工程に従って、更に第３、第
４のパターンを積層していくことも可能である。
的で第１の層に熱処理を行うことが容易となる。また、
本実施例では第１および第２のパターンの作製のみを説
明したが当然上で説明した工程に従って、更に第３、第
４のパターンを積層していくことも可能である。
【００２０】〔実施例２〕本実施例では図４に示す薄膜
トランジスタの作製方法を示す。まず、図９において基
板伸縮量を知るために、縦、横２５０〜３００ｍｍの正
方形のガラス基板１３、ここでは結晶化工程の入ったガ
ラス基板に、基板の大きさに応じて２００〜３００ｍｍ
の間の一定の間隔、ここでは２００ｍｍの間隔をもって
図９に示すようにＡＢの二点、そしてＡＢを結ぶ線に対
して垂直にＣＤの二点にフォトリソグラフィー法にてア
ライメントマークを形成させる。
トランジスタの作製方法を示す。まず、図９において基
板伸縮量を知るために、縦、横２５０〜３００ｍｍの正
方形のガラス基板１３、ここでは結晶化工程の入ったガ
ラス基板に、基板の大きさに応じて２００〜３００ｍｍ
の間の一定の間隔、ここでは２００ｍｍの間隔をもって
図９に示すようにＡＢの二点、そしてＡＢを結ぶ線に対
して垂直にＣＤの二点にフォトリソグラフィー法にてア
ライメントマークを形成させる。
【００２１】次にそのようにしてアライメントマークの
形成された基板を焼成炉の中に入れ、６００℃にて４８
時間放置しておく。
形成された基板を焼成炉の中に入れ、６００℃にて４８
時間放置しておく。
【００２２】その後基板を焼成炉から取り出し、光学顕
微鏡にてＡＢ間の距離及びＣＤ間の距離を測定する。焼
成炉に入れる前と焼成炉中に放置した後とで、ＡＢ間の
距離及びＣＤ間の距離の差を算出してみる。その結果Ａ
Ｂ間の距離が３μｍ、ＣＤ間の距離が２０μｍ収縮し
た。
微鏡にてＡＢ間の距離及びＣＤ間の距離を測定する。焼
成炉に入れる前と焼成炉中に放置した後とで、ＡＢ間の
距離及びＣＤ間の距離の差を算出してみる。その結果Ａ
Ｂ間の距離が３μｍ、ＣＤ間の距離が２０μｍ収縮し
た。
【００２３】アライメントマーク間の距離に対する縮み
量は、一般にアライメントマーク間の距離２００ｍｍに
対して、収縮の大きい方向では１０〜３０μｍ、収縮の
小さい方向では２〜５μｍとなる。すなわちここでは伸
縮量の大きい方向が伸縮量の小さい方向の２〜１５倍の
伸縮量になるような基板を用いた。
量は、一般にアライメントマーク間の距離２００ｍｍに
対して、収縮の大きい方向では１０〜３０μｍ、収縮の
小さい方向では２〜５μｍとなる。すなわちここでは伸
縮量の大きい方向が伸縮量の小さい方向の２〜１５倍の
伸縮量になるような基板を用いた。
【００２４】このようにして基板の伸縮の量の基板にお
ける方向性を確認した後、図３に示すようにアライメン
トマーク１１を配置する。
ける方向性を確認した後、図３に示すようにアライメン
トマーク１１を配置する。
【００２５】図３は前記したガラス基板１３の伸縮量の
大小の方向とアライメントマークの位置の関係を示した
ものである。図３では基板１３に熱処理を施した時に基
板の伸縮量の小さい方向が横方向に、基板の伸縮量の大
きい方向が縦方向になるようにガラス基板１３を配置し
た。
大小の方向とアライメントマークの位置の関係を示した
ものである。図３では基板１３に熱処理を施した時に基
板の伸縮量の小さい方向が横方向に、基板の伸縮量の大
きい方向が縦方向になるようにガラス基板１３を配置し
た。
【００２６】このように配置したガラス基板１３に対し
て図２に示す薄膜トランジスタ（ＴＦＴ）を形成する場
合を以下に記す。
て図２に示す薄膜トランジスタ（ＴＦＴ）を形成する場
合を以下に記す。
【００２７】図４においてガラス基板１３上にシリコン
を主とした非晶質層のアモルファスシリコン層を公知の
ＣＶＤ法にて１５００Å成膜する。形成後、ガラス基板
１３ごと焼成炉の中に入れ、６００℃で４８時間加熱す
る。このようにすることにより、アモルファスシリコン
層を結晶化させる。
を主とした非晶質層のアモルファスシリコン層を公知の
ＣＶＤ法にて１５００Å成膜する。形成後、ガラス基板
１３ごと焼成炉の中に入れ、６００℃で４８時間加熱す
る。このようにすることにより、アモルファスシリコン
層を結晶化させる。
【００２８】結晶成長が行われたシリコン層２１に対し
て、フォトレジストによるマスクを形成し、そのマスク
により島状にシリコン層２１をパターニングする。この
とき実施例１に示したのと同様な方法で基準となるアラ
イメントマークが、図３のごとく基板の伸縮量の小さい
方向に沿って一対、形成されるようにマスクを形成す
る。
て、フォトレジストによるマスクを形成し、そのマスク
により島状にシリコン層２１をパターニングする。この
とき実施例１に示したのと同様な方法で基準となるアラ
イメントマークが、図３のごとく基板の伸縮量の小さい
方向に沿って一対、形成されるようにマスクを形成す
る。
【００２９】以下、フォトレジストを用いたパターニン
グは、すべて図１のごとくアライメントマーカーが配置
されるようにする。
グは、すべて図１のごとくアライメントマーカーが配置
されるようにする。
【００３０】続いて、ゲート絶縁膜２２およびゲート電
極２３を形成する為に上記構造上に絶縁膜および導電層
をそれぞれ１０００Å、１５００Å順に形成する。これ
らを上から順にパターニングすることによりゲート絶縁
膜２２、ゲート電極２３を形成する。
極２３を形成する為に上記構造上に絶縁膜および導電層
をそれぞれ１０００Å、１５００Å順に形成する。これ
らを上から順にパターニングすることによりゲート絶縁
膜２２、ゲート電極２３を形成する。
【００３１】ここでアライメントマーカーについて説明
する。島状に形成されたシリコン層２１及びゲート絶縁
膜２２のアライメントマーカーを、図５及び図６に示
す。図５の（Ａ）はシリコン層のアライメントマーカー
を示し、図５（Ｂ）はゲート絶縁膜２２のアライメント
マーカーを示す。
する。島状に形成されたシリコン層２１及びゲート絶縁
膜２２のアライメントマーカーを、図５及び図６に示
す。図５の（Ａ）はシリコン層のアライメントマーカー
を示し、図５（Ｂ）はゲート絶縁膜２２のアライメント
マーカーを示す。
【００３２】これら図５に示したようなアライメントマ
ーカーを図６に示すごとくに配置することにより、マス
クの位置合わせを行った。
ーカーを図６に示すごとくに配置することにより、マス
クの位置合わせを行った。
【００３３】これらのことはシリコン層２１とゲート絶
縁膜２２に限らず以後のゲート電極、層間絶縁膜、コン
タクトホールにおいても同様にマーカーの位置合わせが
行われる。
縁膜２２に限らず以後のゲート電極、層間絶縁膜、コン
タクトホールにおいても同様にマーカーの位置合わせが
行われる。
【００３４】ゲート電極２３を形成後は、Ｐチャネル・
ＮチャネルといったそれぞれのＴＦＴタイプに応じて、
ボロンＢまたは、ホスフィンＰを、例えばＰチャネルを
作製するためにボロンを２４の場所へ、イオン注入し、
注入した後焼成炉の中で６００℃の温度にて２４時間ア
ニールを行い、前記注入した不純物を活性化して、Ｐ型
の導電型の領域２４を作製する。
ＮチャネルといったそれぞれのＴＦＴタイプに応じて、
ボロンＢまたは、ホスフィンＰを、例えばＰチャネルを
作製するためにボロンを２４の場所へ、イオン注入し、
注入した後焼成炉の中で６００℃の温度にて２４時間ア
ニールを行い、前記注入した不純物を活性化して、Ｐ型
の導電型の領域２４を作製する。
【００３５】その後、層間絶縁膜２５としてＳｉ０2 を
スパッタ法にて１２０００Å成膜する。
スパッタ法にて１２０００Å成膜する。
【００３６】そして、形成された層間絶縁膜２５にフォ
トレジストを用いてコンタクトホール２６を開孔し、層
間絶縁膜２５上にＡｌをスパッタ法で１００００Åの厚
さに成膜して、金属配線２７を形成させ、ソース・ドレ
イン領域とのコンタクトをとってＴＦＴを完成させる。
トレジストを用いてコンタクトホール２６を開孔し、層
間絶縁膜２５上にＡｌをスパッタ法で１００００Åの厚
さに成膜して、金属配線２７を形成させ、ソース・ドレ
イン領域とのコンタクトをとってＴＦＴを完成させる。
【００３７】金属配線２７としてはこの他にＡｌ−Ｃｒ
の二層膜でも良い。これら一連の作製工程で、もしゲー
ト電極が基板の伸縮によって所定の位置よりずれて形成
されてしまうと、層間絶縁膜２５の絶縁特性は、絶縁破
壊といった現象とともに低下し、本来のＴＦＴ特性を得
ることができなくなるが、本発明に基づいた製造方法で
作製すれば、大型基板上でも位置ずれによる歩留りの低
下を回避することができる。
の二層膜でも良い。これら一連の作製工程で、もしゲー
ト電極が基板の伸縮によって所定の位置よりずれて形成
されてしまうと、層間絶縁膜２５の絶縁特性は、絶縁破
壊といった現象とともに低下し、本来のＴＦＴ特性を得
ることができなくなるが、本発明に基づいた製造方法で
作製すれば、大型基板上でも位置ずれによる歩留りの低
下を回避することができる。
【００３８】〔実施例３〕図７と図８は、本発明を適用
した完全密着型イメージセンサの構造を示したものであ
る。
した完全密着型イメージセンサの構造を示したものであ
る。
【００３９】完全密着型イメージセンサの製造工程を説
明すると、まず絶縁性結晶化材料よりなる基板５１上に
遮光用金属電極５２を作製するためにスパッタ法にてＣ
ｒの膜を２０００Å成膜し、フォトリソグラフィーで所
定形状にエッチングを行う。
明すると、まず絶縁性結晶化材料よりなる基板５１上に
遮光用金属電極５２を作製するためにスパッタ法にてＣ
ｒの膜を２０００Å成膜し、フォトリソグラフィーで所
定形状にエッチングを行う。
【００４０】つづいてＰＣＶＤ法により光電変換層５３
を７０００Å、スパッタ法により透光性導電膜５４を１
０００Å連続成膜してから、それぞれをフォトリソグラ
フィーにてパターニングし素子部５４’を形成する。こ
の時、本発明に従って基板の伸縮量の小さい方向に沿っ
てアライメントマーカーを設け（図８のＹ−Ｙ’方向）
マスクの位置合わせを行う。
を７０００Å、スパッタ法により透光性導電膜５４を１
０００Å連続成膜してから、それぞれをフォトリソグラ
フィーにてパターニングし素子部５４’を形成する。こ
の時、本発明に従って基板の伸縮量の小さい方向に沿っ
てアライメントマーカーを設け（図８のＹ−Ｙ’方向）
マスクの位置合わせを行う。
【００４１】図８は図７の密着型イメージセンサを上部
から見たところである。図８では簡単の為センサを１つ
しか示していないが実際にはこれを複数個線上に並べ
る。この際、この並べる方向、即ち基板の長手方向が、
アライメントマーカーの沿う方向、即ちＹ−Ｙ’方向に
沿うように形成する。
から見たところである。図８では簡単の為センサを１つ
しか示していないが実際にはこれを複数個線上に並べ
る。この際、この並べる方向、即ち基板の長手方向が、
アライメントマーカーの沿う方向、即ちＹ−Ｙ’方向に
沿うように形成する。
【００４２】次に、光電変換層５３をレジストをマスク
としてドライエッチング法にて所望の形状に形成した
後、配線金属５５としてＣｒとＡｌの二層膜をスパッタ
法によって２００００Å成膜し、これを素子と接触する
ようにパターニングして、完全密着型イメージセンサが
作製される。なお配線金属５５にはＡｌの膜を使用して
も良い。
としてドライエッチング法にて所望の形状に形成した
後、配線金属５５としてＣｒとＡｌの二層膜をスパッタ
法によって２００００Å成膜し、これを素子と接触する
ようにパターニングして、完全密着型イメージセンサが
作製される。なお配線金属５５にはＡｌの膜を使用して
も良い。
【００４３】本実施例では基板伸縮量の少ない方向にア
ライメントマーカーを配置するため、確実に透光性導電
膜５４と配線金属５５との接触をとることができるた
め、伸縮で生ずるアライメントによるずれが原因で引き
起こされる断線による接触不良が原因する歩留り低下は
抑制されることになる。
ライメントマーカーを配置するため、確実に透光性導電
膜５４と配線金属５５との接触をとることができるた
め、伸縮で生ずるアライメントによるずれが原因で引き
起こされる断線による接触不良が原因する歩留り低下は
抑制されることになる。
【００４４】なお、本実施例では薄膜トランジスタおよ
び完全密着型イメージセンサにおける製造工程への応用
例を示したが、本発明はこれに限定されるものではな
く、薄膜をフォトリソグラフィーにて積層形成する場合
のすべてに利用することができる。また、基板材質も絶
縁性結晶化材料だけでなく、伸縮量に異方性を有してい
るものならば、例えば絶縁性非晶質材料であっても使用
可能であるし、さらにこれらの基板上に絶縁膜をコーテ
ィングしたものを使用しても同様のことがいえる。
び完全密着型イメージセンサにおける製造工程への応用
例を示したが、本発明はこれに限定されるものではな
く、薄膜をフォトリソグラフィーにて積層形成する場合
のすべてに利用することができる。また、基板材質も絶
縁性結晶化材料だけでなく、伸縮量に異方性を有してい
るものならば、例えば絶縁性非晶質材料であっても使用
可能であるし、さらにこれらの基板上に絶縁膜をコーテ
ィングしたものを使用しても同様のことがいえる。
【００４５】
【発明の効果】以上述べたように、本発明は基板上にパ
ターンを有した薄膜を積層して、半導体装置を作製する
に際して、基板上の基板の伸縮量の小さい方向に沿っ
て、マスクのアライメントマーカーを配置することによ
り、伸縮量に異方性をもつ基板、例えば絶縁性結晶化材
料上に半導体素子を形成する際、伸縮量の少ない方向に
アライメントマーカーを配置することになるため、再現
性のある高い精度で位置合わせをすることができるよう
になった。その結果、アライメントずれによる歩留りの
低下が抑えられ、これによって低コスト化の達成が可能
となった。
ターンを有した薄膜を積層して、半導体装置を作製する
に際して、基板上の基板の伸縮量の小さい方向に沿っ
て、マスクのアライメントマーカーを配置することによ
り、伸縮量に異方性をもつ基板、例えば絶縁性結晶化材
料上に半導体素子を形成する際、伸縮量の少ない方向に
アライメントマーカーを配置することになるため、再現
性のある高い精度で位置合わせをすることができるよう
になった。その結果、アライメントずれによる歩留りの
低下が抑えられ、これによって低コスト化の達成が可能
となった。
【００４６】また、本発明は実施例に示した薄膜トラン
ジスタ、完全密着型イメージセンサ以外にも薄膜を積層
形成する半導体素子全般に対応できるため、極めて有効
な手段となる。
ジスタ、完全密着型イメージセンサ以外にも薄膜を積層
形成する半導体素子全般に対応できるため、極めて有効
な手段となる。
【図１】本発明の実施例１によるパターン作製の工程を
示す。
示す。
【図２】本発明の実施例１に用いたマスクおよびマスク
の位置合わせの様子を示す。
の位置合わせの様子を示す。
【図３】基板伸縮量に対するアライメントマーカーの配
置を定義した図である。
置を定義した図である。
【図４】本発明の実施例２における薄膜トランジスタの
断面図である。
断面図である。
【図５】アライメントマーカーの具体例を示す説明図で
ある。
ある。
【図６】アライメントマーカーが重なり合った状態を示
す説明図である。
す説明図である。
【図７】本発明の実施例３における完全密着型のイメー
ジセンサの断面図である。
ジセンサの断面図である。
【図８】本発明の実施例３における完全密着型のイメー
ジセンサの平面図である。
ジセンサの平面図である。
【図９】本発明の実施例におけるアライメントマーカー
の配置を示す図である。
の配置を示す図である。
１１ アライメントマーカー １２ アライメントマーカー間を結ぶ線 １３ 基板 ２１ シリコン層 ２２ ゲート絶縁膜 ２３ ゲート電極 ２４ 導電型の領域 ２５ 層間絶縁膜 ２６ コンタクトホール ２７ 金属配線
Claims (1)
- 【請求項１】 結晶化ガラス基板上に非晶質のシリコン
層を形成する工程と、 前記非晶質のシリコン層を加熱により結晶化する工程
と、 前記加熱により結晶化されたシリコン層をパターニング
し、前記結晶化ガラス基板の伸縮量の小さい方向に沿っ
てアライメントマークを形成する工程と、 前記アライメントマークに基づいてマスクに位置合わせ
を行う工程とを有することを特徴とする半導体装置の作
製方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8099391 | 1991-03-19 | ||
| JP3-80993 | 1991-03-19 |
Related Child Applications (1)
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|---|---|---|---|
| JP2000065547A Division JP3236596B2 (ja) | 1991-03-19 | 2000-03-09 | 半導体装置の作製方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH05304070A JPH05304070A (ja) | 1993-11-16 |
| JP3060261B2 true JP3060261B2 (ja) | 2000-07-10 |
Family
ID=13734025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9177692A Expired - Lifetime JP3060261B2 (ja) | 1991-03-19 | 1992-03-16 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP3060261B2 (ja) |
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|---|---|---|---|---|
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| US5504999A (en) * | 1992-12-07 | 1996-04-09 | Read-Rite Corporation | Method and apparatus for compensating for process variations in an automatic positioning system |
| JP3240719B2 (ja) * | 1992-12-10 | 2001-12-25 | ソニー株式会社 | 半導体薄膜結晶の成長方法 |
| US5360761A (en) * | 1993-05-07 | 1994-11-01 | Xerox Corporation | Method of fabricating closely spaced dual diode lasers |
| US5556808A (en) * | 1994-06-30 | 1996-09-17 | Motorola Inc. | Method for aligning a semiconductor device |
| KR100352836B1 (ko) * | 1995-12-15 | 2002-12-16 | 주식회사 하이닉스반도체 | 반도체 소자의 중첩 정밀도 측정 마크 |
| US6160663A (en) * | 1998-10-01 | 2000-12-12 | 3M Innovative Properties Company | Film confined to a frame having relative anisotropic expansion characteristics |
| US6066513A (en) * | 1998-10-02 | 2000-05-23 | International Business Machines Corporation | Process for precise multichip integration and product thereof |
| US6300018B1 (en) * | 1999-09-21 | 2001-10-09 | Tyco Electronics Logistics Ag | Photolithography mask having a subresolution alignment mark window |
| KR100611218B1 (ko) * | 2003-02-25 | 2006-08-09 | 삼성에스디아이 주식회사 | 박막 트랜지스터의 제조 방법 |
| FR2869459B1 (fr) * | 2004-04-21 | 2006-08-04 | Commissariat Energie Atomique | Realignement entre niveaux apres une etape d'epitaxie. |
| US8736082B1 (en) * | 2008-10-25 | 2014-05-27 | Hrl Laboratories, Llc | Key structure and expansion enhanced alignment of self-assembled microstructures |
| US8288877B1 (en) | 2008-10-25 | 2012-10-16 | Hrl Laboratories, Llc | Actuator enhanced alignment of self-assembled microstructures |
| KR102002991B1 (ko) | 2012-08-30 | 2019-07-23 | 삼성전자주식회사 | 개구 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 |
| CN105867031A (zh) | 2016-06-01 | 2016-08-17 | 深圳市华星光电技术有限公司 | 一种tft基板以及液晶显示面板 |
| JP6802672B2 (ja) * | 2016-08-31 | 2020-12-16 | 太陽誘電株式会社 | 受動電子部品 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5222479A (en) * | 1975-08-13 | 1977-02-19 | Fujitsu Ltd | Method of inspecting masks |
| GB1578259A (en) * | 1977-05-11 | 1980-11-05 | Philips Electronic Associated | Methods of manufacturing solid-state devices apparatus for use therein and devices manufactured thereby |
| JPS6042828A (ja) * | 1983-08-18 | 1985-03-07 | Nec Corp | マスク目合せ方法 |
| JPH01116526A (ja) * | 1987-10-29 | 1989-05-09 | Toshiba Corp | 液晶表示用薄膜トランジスタアレイの製造方法 |
| US4936930A (en) * | 1988-01-06 | 1990-06-26 | Siliconix Incorporated | Method for improved alignment for semiconductor devices with buried layers |
-
1992
- 1992-03-16 JP JP9177692A patent/JP3060261B2/ja not_active Expired - Lifetime
- 1992-03-17 US US07/852,977 patent/US5283205A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5283205A (en) | 1994-02-01 |
| JPH05304070A (ja) | 1993-11-16 |
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