JP3060261B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
非晶質材料および絶縁性結晶化材料上に薄膜を積層形成
する半導体装置の製造方法に関する。
板には石英などの絶縁性非晶質材料あるいは絶縁性結晶
化材料(例えば、ガラスを加熱処理し結晶核生成と結晶
成長を行わせて結晶を析出させたもの)といった材料が
用いられている。
リ・スキャナーといった装置に利用されているイメージ
センサ等の半導体装置のニーズが高まっている。
りを上げて製造することでコスト低下を実現させる必要
が生じてきた。半導体装置を歩留まりを上げて製造する
ためには、基板上に既に形成されている被膜のパターン
に、次に形成すべき被膜のマスクパターンを重ね合わせ
る技術の精度を高くすることが要求される。
造工程中には、(1)シリコンを主とした非晶質層の多
結晶化、(2)ゲート酸化膜の成膜、(3)イオン注入 といった高温熱処理が課せられているため、基板材質は
石英をはじめとした耐熱性にすぐれた絶縁性非晶質材料
が用いられている。ところが、石英等の耐熱性にすぐれ
た絶縁性非晶質材料は、製造コストが高価であるため、
特に、大型基板上に半導体素子を形成しようとすると、
低コスト化実現における妨げの要因となっている。そこ
で、半導体素子形成に対して使用する絶縁基板材料とし
て石英より安価な結晶化ガラス上に半導体素子を作製す
る方法が注目され、研究が進められている。
は熱処理によって伸縮する性質をもち、しかもその伸縮
量が基板製造時の成形方向、例えば、一旦溶融させて固
化させることで成形をおこなう場合の固化させる方向
や、結晶を析出させる方向である結晶化方向に対して非
対称である(基板の伸縮量に異方性をもつ)ため、基板
上に形成された被膜のパターンに次に形成すべき被膜の
マスクパターンを重ねた場合、パターンがずれてしま
い、微細パターンを持つ薄膜を積層して半導体素子を作
製することは困難であった。したがって、仮に作製でき
たとしてもフォトリソプロセスにおける高精度のアライ
メントが不可能なことからアライメントずれによる歩留
り低下、それにともなうコスト上昇といった問題が発生
した。
になされたものであり、その目的とするところは、絶縁
性非晶質材料や絶縁性結晶化ガラス等の熱処理による伸
縮の度合いに異方性を持つような基板上に高精度なアラ
イメントで半導体素子を形成する半導体装置の製造方法
を提供するものである。
置の製造方法は、基板上に半導体素子を形成する際、半
導体素子の形成方向を定義しているアライメントマ−カ
−を結晶化材料の伸縮量が小さい方向に沿って配置する
ものである。
の絶縁性非晶質材料あるいは絶縁性結晶化材料(例え
ば、ガラスを加熱処理し結晶核生成と結晶成長を行わせ
て結晶を析出させたもの)といった材料が使用可能であ
る。
とき、熱処理工程で生ずる基板伸縮の少ない方向に沿っ
てフォトリソ用のアライメントマーカーを配置し、これ
に基づいて順次積層し、パターニングしていくため、基
板の伸縮が原因となるアライメント時に生じるパターン
のずれを極力抑えることができる。
メントマーカー間の距離を小さくしていきフォトマスク
を作製する必要がないため、マスク設計が簡単となるほ
か、重ね合わされたアライメントマーカー相対位置の関
係は、マイクロスコープ等の容易な手段にて確認が可能
なため、再現性のある高い精度でアライメントを行うこ
とができ、作業時間の短縮にともなう量産化(スループ
ットの向上)や、基板を大型化することが可能となる。
に基づき説明する。
の材料からなるパターン1および2を順に積層する方法
を以下に説明する。
形成するために第1の層を基板3の全面に形成する。こ
こでY−Y’を基板3の熱収縮率の大きい方向、X−
X’を熱収縮率の小さい方向とする。この第1の層を図
2(A)に示すマスク4を用いて公知のフォトリソグラ
フィによりパターニングし図1(B)および図1(B')
に示すようにパターン1を得る。ここで図1(B')は図
1(B)の水平方向の縦断面図である。
パターンが設けられている。また、マスク4にはマーク
パターン5が設けられているため図1(B)に示すよう
に基板上にX−X’方向すなわち基板の熱収縮率の小さ
い方向に沿ってパターン1と同じ材料からなるアライメ
ントマーク5’も同様に形成される。
(C)および図1(C')に示すように第2の層を基板3
およびパターン1の全面に形成する。これを図2(B)
に示すマスク6を用いてパターニングを行う。マスク6
には予め決められた場所にマークパターン7が設けられ
ており、このマークパターン7と基板上のマーク5’を
それぞれ図2(C)に示すような関係になるようにマス
ク6の位置合わせをする。マーク5’は第2の層をとお
して直接見える場合と、第2の層に顕れる凹凸をもって
認識する場合がある。
ターン2を形成し、結果として図1(D)および図1
(D')に示すようなパターン1およびパターン2を得る
ことができる。この時同時にアライメントマーク7’も
形成される。
工程と第2のパターンの形成工程の間に熱処理の工程が
入って基板に熱収縮が生じても、アライメントマークを
基板の熱収縮率の小さい方向にそって設けるため、第2
のパターンの位置ずれ等の被害を最小限に抑えることが
できる。
的で第1の層に熱処理を行うことが容易となる。また、
本実施例では第1および第2のパターンの作製のみを説
明したが当然上で説明した工程に従って、更に第3、第
4のパターンを積層していくことも可能である。
トランジスタの作製方法を示す。まず、図9において基
板伸縮量を知るために、縦、横250〜300mmの正
方形のガラス基板13、ここでは結晶化工程の入ったガ
ラス基板に、基板の大きさに応じて200〜300mm
の間の一定の間隔、ここでは200mmの間隔をもって
図9に示すようにABの二点、そしてABを結ぶ線に対
して垂直にCDの二点にフォトリソグラフィー法にてア
ライメントマークを形成させる。
形成された基板を焼成炉の中に入れ、600℃にて48
時間放置しておく。
微鏡にてAB間の距離及びCD間の距離を測定する。焼
成炉に入れる前と焼成炉中に放置した後とで、AB間の
距離及びCD間の距離の差を算出してみる。その結果A
B間の距離が3μm、CD間の距離が20μm収縮し
た。
量は、一般にアライメントマーク間の距離200mmに
対して、収縮の大きい方向では10〜30μm、収縮の
小さい方向では2〜5μmとなる。すなわちここでは伸
縮量の大きい方向が伸縮量の小さい方向の2〜15倍の
伸縮量になるような基板を用いた。
ける方向性を確認した後、図3に示すようにアライメン
トマーク11を配置する。
大小の方向とアライメントマークの位置の関係を示した
ものである。図3では基板13に熱処理を施した時に基
板の伸縮量の小さい方向が横方向に、基板の伸縮量の大
きい方向が縦方向になるようにガラス基板13を配置し
た。
て図2に示す薄膜トランジスタ(TFT)を形成する場
合を以下に記す。
を主とした非晶質層のアモルファスシリコン層を公知の
CVD法にて1500Å成膜する。形成後、ガラス基板
13ごと焼成炉の中に入れ、600℃で48時間加熱す
る。このようにすることにより、アモルファスシリコン
層を結晶化させる。
て、フォトレジストによるマスクを形成し、そのマスク
により島状にシリコン層21をパターニングする。この
とき実施例1に示したのと同様な方法で基準となるアラ
イメントマークが、図3のごとく基板の伸縮量の小さい
方向に沿って一対、形成されるようにマスクを形成す
る。
グは、すべて図1のごとくアライメントマーカーが配置
されるようにする。
極23を形成する為に上記構造上に絶縁膜および導電層
をそれぞれ1000Å、1500Å順に形成する。これ
らを上から順にパターニングすることによりゲート絶縁
膜22、ゲート電極23を形成する。
する。島状に形成されたシリコン層21及びゲート絶縁
膜22のアライメントマーカーを、図5及び図6に示
す。図5の(A)はシリコン層のアライメントマーカー
を示し、図5(B)はゲート絶縁膜22のアライメント
マーカーを示す。
ーカーを図6に示すごとくに配置することにより、マス
クの位置合わせを行った。
縁膜22に限らず以後のゲート電極、層間絶縁膜、コン
タクトホールにおいても同様にマーカーの位置合わせが
行われる。
NチャネルといったそれぞれのTFTタイプに応じて、
ボロンBまたは、ホスフィンPを、例えばPチャネルを
作製するためにボロンを24の場所へ、イオン注入し、
注入した後焼成炉の中で600℃の温度にて24時間ア
ニールを行い、前記注入した不純物を活性化して、P型
の導電型の領域24を作製する。
スパッタ法にて12000Å成膜する。
トレジストを用いてコンタクトホール26を開孔し、層
間絶縁膜25上にAlをスパッタ法で10000Åの厚
さに成膜して、金属配線27を形成させ、ソース・ドレ
イン領域とのコンタクトをとってTFTを完成させる。
の二層膜でも良い。これら一連の作製工程で、もしゲー
ト電極が基板の伸縮によって所定の位置よりずれて形成
されてしまうと、層間絶縁膜25の絶縁特性は、絶縁破
壊といった現象とともに低下し、本来のTFT特性を得
ることができなくなるが、本発明に基づいた製造方法で
作製すれば、大型基板上でも位置ずれによる歩留りの低
下を回避することができる。
した完全密着型イメージセンサの構造を示したものであ
る。
明すると、まず絶縁性結晶化材料よりなる基板51上に
遮光用金属電極52を作製するためにスパッタ法にてC
rの膜を2000Å成膜し、フォトリソグラフィーで所
定形状にエッチングを行う。
を7000Å、スパッタ法により透光性導電膜54を1
000Å連続成膜してから、それぞれをフォトリソグラ
フィーにてパターニングし素子部54’を形成する。こ
の時、本発明に従って基板の伸縮量の小さい方向に沿っ
てアライメントマーカーを設け(図8のY−Y’方向)
マスクの位置合わせを行う。
から見たところである。図8では簡単の為センサを1つ
しか示していないが実際にはこれを複数個線上に並べ
る。この際、この並べる方向、即ち基板の長手方向が、
アライメントマーカーの沿う方向、即ちY−Y’方向に
沿うように形成する。
としてドライエッチング法にて所望の形状に形成した
後、配線金属55としてCrとAlの二層膜をスパッタ
法によって20000Å成膜し、これを素子と接触する
ようにパターニングして、完全密着型イメージセンサが
作製される。なお配線金属55にはAlの膜を使用して
も良い。
ライメントマーカーを配置するため、確実に透光性導電
膜54と配線金属55との接触をとることができるた
め、伸縮で生ずるアライメントによるずれが原因で引き
起こされる断線による接触不良が原因する歩留り低下は
抑制されることになる。
び完全密着型イメージセンサにおける製造工程への応用
例を示したが、本発明はこれに限定されるものではな
く、薄膜をフォトリソグラフィーにて積層形成する場合
のすべてに利用することができる。また、基板材質も絶
縁性結晶化材料だけでなく、伸縮量に異方性を有してい
るものならば、例えば絶縁性非晶質材料であっても使用
可能であるし、さらにこれらの基板上に絶縁膜をコーテ
ィングしたものを使用しても同様のことがいえる。
ターンを有した薄膜を積層して、半導体装置を作製する
に際して、基板上の基板の伸縮量の小さい方向に沿っ
て、マスクのアライメントマーカーを配置することによ
り、伸縮量に異方性をもつ基板、例えば絶縁性結晶化材
料上に半導体素子を形成する際、伸縮量の少ない方向に
アライメントマーカーを配置することになるため、再現
性のある高い精度で位置合わせをすることができるよう
になった。その結果、アライメントずれによる歩留りの
低下が抑えられ、これによって低コスト化の達成が可能
となった。
ジスタ、完全密着型イメージセンサ以外にも薄膜を積層
形成する半導体素子全般に対応できるため、極めて有効
な手段となる。
示す。
の位置合わせの様子を示す。
置を定義した図である。
断面図である。
ある。
す説明図である。
ジセンサの断面図である。
ジセンサの平面図である。
の配置を示す図である。
Claims (1)
- 【請求項1】 結晶化ガラス基板上に非晶質のシリコン
層を形成する工程と、 前記非晶質のシリコン層を加熱により結晶化する工程
と、 前記加熱により結晶化されたシリコン層をパターニング
し、前記結晶化ガラス基板の伸縮量の小さい方向に沿っ
てアライメントマークを形成する工程と、 前記アライメントマークに基づいてマスクに位置合わせ
を行う工程とを有することを特徴とする半導体装置の作
製方法。
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