JPS61224363A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は薄・膜トランジスタおよびそのＩｎ方法に係り
、特にフォトマスクを用いたアライメントの精度を向上
せしめ、素子特性の優れた薄膜トランジスタを形成する
方法に関する。

［従来技術およびその問題点］ 半導体層としてアモルファスシリコン等を用いた薄膜ト
ランジスタは、ガラス基板のように低廉な大面積基板上
に２次元的に集積してアクティブマトリクスにまとめら
れ、これと液晶のような光学的活性物質とを組み合わせ
てパネル形ディスプレイを実現する等、近年注目を集め
ているデバイスである。

薄膜トランジスタの素子構造の代表例としては、第８図
に示す如くゲート電極１００とソースおよびドレイン電
極１０１．１０２とが半導体薄膜１０３の同一面側にあ
るコプラナ（ｃｏｐｌａｎａｒ）形と、第９図に示す如
くゲート電極２００とソースおよびドレイン電極２０１
．２０２とが半導体ＷＪ１１１２０３の異なる側にある
スタガ（ｓｔａＱＱｅｒ）形とがある。

スタガ形では、電極金属を２回に分けて堆積、パターニ
ングする必要があるのでコプラナ形よりも製造工程が複
雑になる。しかし半導体薄膜層と絶縁体層とを連続的に
形成できるので、この界面の電気的特性が優れ、したが
ってトランジスタ特性が良好であることが多い。

また、従来このコプラナ形の薄膜トランジスタは、例え
ば、ガラス基板１０４上にゲート電極１００を形成し、
この上にＣＶＤ法などによってゲート絶縁１１１０３を
形成したのち、ソースおよびドレイン電極１０１．１０
２を形成して最後にオーミック層としてのアモルファス
シリコンｎ＋層（図示せず）および半導体活性層として
のアモルファスシリコン１１１０３を形成することによ
って作成されている。このソース電極およびドレイン電
極のバターニングに際して、ソースおよびドレイン電極
の端縁がゲート電極の端縁の外方にあると、チャネルが
できない部分が生じて該トランジスタはオフのままであ
り、内方にくるとソース・ドレイン電極がゲート電極と
オーバラップするため、両者の間の結合容量が増大して
応答速度が遅くなるという問題があった。

これらの問題を解決するため、セルフアライメントを用
いたパターン形成方法が提案されてはいるが、依然とし
て上述の如き問題を残していた。

本発明は、前記実情に鑑みてなされたもので、多数のフ
ォトマスクによるアライメント工数を低減し、製造工程
の簡略化をはかりつつ、ゲート電極とソース・ドレイン
電極のオーバラップによる寄生容量を減少させ、応答速
度が速く良好に作動するトランジスタ特性の優れた薄膜
トランジスタを提供することを目的とする。

［問題点を解決するための手段］ そこで、本発明は、活性層としてのアモルファス半導体
層とゲート絶縁膜とが連続し“て形成され得、界面特性
が良好となる従来のスタガ形の長所を維持しつつ製造が
容易でトランジスタ特性の良好なコプラナ形の薄膜トラ
ンジスタを提供しようとするもので、この薄膜トランジ
スタは絶縁性の基板上に形成されたアモルファス半導体
層上に、オーミック接触形成層を介してＷＡＷＪせしめ
られるソース・ドレイン電極とゲート絶縁膜を介して積
層せしめられるゲート電極とを並設すると共に、該ソー
ス・ドレイン電極の内縁をゲート絶縁膜の外縁で規定す
るように構成されている。

また、本発明の薄膜トランジスタの製造方法は、障縁性
の基板上に活性半導体層としてのアモルファス半導体薄
膜を形成する工程と、ゲート絶縁膜を形成する工程と、
ゲート電極用の導体層を形成した後フォトリソ法により
同一のレジストパターンでゲート電極およびゲート絶縁
膜のパターンを形成するゲ−ト電極形成工程と、前記ゲ
ート電極形成工程でゲート電極上に形成されたレジスト
パターンを残したまま、オーミック接触形成層およびソ
ース・ドレイン電極用の導体層を形成し、その後レジス
トパターンを除去することによりソース・ドレイン電極
を形成するリフトオフ工程とを含んでいる。

［作用］ かかる構成によれば、ソースおよびドレイン電極の内側
の端部はゲート絶縁膜で規定されており、ゲート電極は
ゲート絶縁股上に積層せしめられているため、ソースお
よびドレイン電極の内縁とゲート電極の実効的な外縁（
＝ゲート絶縁膜の外縁）とは一致している。従って寄生
容量もほとんど無視′でき、応答速度が速くトランジス
タ特性も良好である。

また、本発明の′Ｒ躾トランジスタの製造方法によれば
、まず、絶縁性の基板上に活性半導体層およびゲート絶
縁膜層を順次仙腸する。

次いで、ゲート電極用の金属層を形成した後、フォトリ
ソ法によりこの上層にレジストパターンを形成し、該レ
ジストパターンをマスクとして、該金属層および前記ゲ
ート絶縁ｍ１Ｉｌのパターニングを行なう。

そして、このレジストパターンを残したまま、更にオー
ミック接触形成層及びソース・ドレイン電極用の金属層
を順次積層し、該レジストパターンを剥離することによ
り、ソース・ドレイン電極を形成する。（リフトオフ工
程） 最後に適当なフォトマスクを用いて素子分離を行なうこ
とにより完成される。

最後の素子分離工程では高精度のマスクアライメントは
必要でないため、相対的なマスク合わせ工程はほとんど
不要に等しく、ゲート電極形成時に用いられたレジスト
パターンによってソース・ドレイン電極のパターン形成
もなされるため、製造工程が極めて簡略化される。。

また、活性半導体層およびゲート絶縁、膜の形成が連続
的になされるため、界面の電気的特性が良好となるよう
に形成し得、トランジスタ特性の優れた薄膜トランジス
タの形成が可能となる。

［実施例］ 以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。

第１図は、本発明実施例の薄膜トランジスタの断面図で
ある。

この薄膜トランジスタは、ガラス基板１上に形成された
活性半導体層２としてのアモルファス２９１２１層＜ａ
−８ｉ　）と、このアモルファスシリコン１層の上層に
互いに隣接するように順次並設されたソース電極３とし
てのクロム（ｃｒ）薄膜、ゲート絶縁１８１４としての
酸化シリコン膜およびドレイン電極５としてのクロム薄
膜と、該ゲート絶縁膜４の上層に積層せしめられたゲー
ト電極６としてのクロム薄膜とからなり、前記ソース電
極３およびドレイン電極５とアモルファス２９１２１層
との間には、オーミック接触形成層７としてのリンドー
プされたアモルファスシリコンｎ十１１７が介在せしめ
られている。

次に、このｌｌ！トランジスタの製造方法について説明
する。

まず、第２図に示す如く、ガラス基板１上にプラズマＣ
ＶＤ法により膜厚１０００〜５０００Ａのアモルファス
シリコン＋ｍｔ２を形成する。このとき基板温度は２０
０〜３００℃に保つようにする。

続いて、第３図に示す如く、プラズマＣＶＤ法によりゲ
ート絶縁膜としての酸化シリコン膜４（ＳｉＯ２）を膜
厚１０００〜５０００Ａとなるように着膜する。このと
き着膜温度は、下層のアモルファス２９１２１層の劣化
を生じない程度の温度（３５０℃以下）に維持するよう
にする。

更に、第４図に示す如く、蒸着法により膜厚的１０００
Ａのクロム１ｌｌＱ６を形成した後、フォトレジストを
塗布し、所望のフォトマスクを介して露光し、レジスト
パターン８を形成する。

そして、このレジストパターン８をマスクとして反応性
イオンエツチング法により順次、クロム薄膜および酸化
シリコン膜のエツチングを行ない、該レジストパターン
８から露呈するクロム薄膜および酸化シリコン膜を第５
図に示す如く選択的に除去し、ゲート電極６およびゲー
ト絶縁膜４を形成する。

この後、第一６図に示す如く、該レジストパターン８を
残したままプラズマＣＶＤ法によりリンドープされたア
モルファスシリコンｎ＋層７を膜厚的５０ＯＡとなるよ
うに着膜すると共に、更に蒸着法によりクロムＩｇｉ３
’を膜厚的５０ＯＡとなるようにＷＩＩする。

そして、該レジストパターン８を剥離することにより、
ゲート電極の上に形成された前記アモルファスシリコン
ｎ＋１ｌ１７およびクロム１ｇ１３’を除去し、第７図
に示す如くソース電極４およびドレイン電極５を形成す
る。

最後に適当なフォトマスクを用いて、素子分離を行なう
ことにより、第１図に示したような薄膜トランジスタが
形成される。

かかる構造および方法によれば、ゲート電極とソース・
ドレイン電極とのオーバラップがなく応答速度の速いト
ランジスタ特性の良好な薄膜トランジスタの形成が、高
精度のマスクアライメントを必要とすることなく容易に
可能となる。なお、この製造工程で用いられるフォトマ
スクは、ゲート電極のバターニング用として用いら′れ
る１枚のみでよく、素子分離用のフォトマスクをいれて
も２枚で良いため、工数が大幅に低減される。

また、アモルファスシリコン１ｌｌｌとゲート絶縁膜と
が連続的に形成できるため、界面の電気的特性の良好な
薄膜トランジスタの形成が可能となる。

なお、実施例では、ゲート電極、ソース電極、ドレイン
電極の形成にクロム薄膜を用いたが、必ずしもこれに限
定されるものではなく、ニクロム（ＮｉＣｒ）、モリブ
デン（Ｍｏ）、アルミニウム（Ａｌｌり等、他の導体薄
膜を用いても良いことはいうまでもない。

また、ゲート絶縁膜についても酸化シリコン膜の他、窒
化シリコン膜（Ｓ１３Ｎ４）等の適用も可能であるが、
＠膜時に、下層のアモルファスシリコ２１層の劣化を生
じないように、特に温度管理等に留意する必要がある。

更に、ゲート電極とソース・ドレインＴｉ権との導通を
防ぐため、ソース・ドレイン電極とオーミック接触形成
層としてのアモルファスシリコンｎ＋層との厚さの合計
がゲート絶縁膜の厚さよりも充分に小さくなるようにす
る必要がある。望ましくはソース・ドレイン電極とオー
ミック接触形成層との厚さは合わせて１０００Ａ以下と
なるようにするとよい。

［効果１ 以上説明してきたように、本発明の薄膜トランジスタに
よれば、ソース・ドレイン電極の内縁がゲート絶縁膜で
規定され、ソース・ドレイン領域の端縁とゲート領域の
端縁とが一致するように構成されているため、オーバラ
ップによる寄生容量もなく、応答速度が速く、動作特性
の良好なｗｉＰＩＡトランジスタを得ることが可能とな
る。

また、本発明の方法によれば、ゲート電極のパターン形
成に用いられたレジストパターンを用いて、リフトオフ
法によって、オーミック接触形成層およびソース・ドレ
イン電極のバターニングを行なうようにしているため、
高精度のマスクアライメントは不要であり、かつ工程が
容易であり、特性の良好な薄膜トランジスタが再現性良
く形成される。又、製造歩留りも良好である。

【図面の簡単な説明】

第１図は、本発明実施例の薄膜トランジスタの構造を示
す図、第２図乃至第７図は、第１図の薄膜トランジスタ
の製゛造工程図、第８図および第９図は夫々、従来のス
タガ形およびコプラナ形の薄膜トランジスタの構造を示
す図である。 １・・・ガラス基板、２・・・活性半導体層、３・・・
ソース電極、４・・・ゲート絶縁膜、５・・・ドレイン
電極、６・・・ゲート電極、７・・・オーミック接触形
成層、８・・・レジストパターン、１００・・・ゲート
電極、１０１・・・ソース電極、１０２・・・ドレイン
電極、１０３・・・活性半導体層、１０４・・・基板、
１０５・・・ゲート絶縁膜、２００・・・ゲート電極、
２０１・・・ソース電極、２０２・・・ドレイン電極、
２０３・・・活性半導体装置 第１図 第２図 第３図 第６図 第７図 第８図 第９図

Claims (2)

【特許請求の範囲】
1. （１）絶縁性の基板上に形成されたアモルファス半導体
   層を活性層とする薄膜トランジスタにおいて、 該アモルファス半導体層上に、オーミック接触形成層を
   介して積層せしめられるソース・ドレイン電極とゲート
   絶縁膜を介して積層せしめられるゲート電極とが並設さ
   れており、該ソース・ドレイン電極の内縁は該ゲート絶
   縁膜の外縁で規定されるようにしたことを特徴とする薄
   膜トランジスタ。
2. （２）アモルファス半導体層を活性層とする薄膜トラン
   ジスタの製造方法において、 絶縁性の基板上に活性層としてのアモルファス半導体薄
   膜を形成する工程と、 ゲート絶縁膜を形成する工程と、 ゲート電極用の導体層を形成する工程と、 フオトリソ法によりレジストパターンを形成し、前記導
   体層および前記ゲート絶縁膜を順次選択的に除去するゲ
   ート電極形成工程と、 前記レジストパターンをゲート電極上に残したまま、オ
   ーミック接触形成層およびソース・ドレイン電極形成用
   の導体層を形成した後、該レジストパターンを除去する
   ことによりソース・ドレイン電極を形成するリフトオフ
   工程とを含むことを特徴とする薄膜トランジスタの製造
   方法。