JPS628570A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、非晶質シリコン(a−5t)や多結晶シリコ
ン(p−3i)等の半導体薄膜を用いた絶縁ゲート型の
薄膜トランジスタの製造方法に関する。
ン(p−3i)等の半導体薄膜を用いた絶縁ゲート型の
薄膜トランジスタの製造方法に関する。
透明絶縁基板上に不透明なゲート電極を形成し、ゲート
絶縁膜、高抵抗半導体薄膜、SiOx膜、透明無機材料
のマスク膜を順次堆積する。基板裏面から光を照射した
露光を利用して、マスク膜とSiOx膜をゲート電極の
形状にパターニングするとともに、マスク膜をオーバー
ハング状にする。低抵抗半導体薄膜、第1導電膜の2層
膜を堆積後、少なくともマスク膜を除去してその上の前
記2層膜をリフトオフするつさらに、少なくとも2層膜
の不要部を除去して、離間した2層膜によるソース電極
、ドレイン電極を自己整合的に形成するTPTの製造方
法である。
絶縁膜、高抵抗半導体薄膜、SiOx膜、透明無機材料
のマスク膜を順次堆積する。基板裏面から光を照射した
露光を利用して、マスク膜とSiOx膜をゲート電極の
形状にパターニングするとともに、マスク膜をオーバー
ハング状にする。低抵抗半導体薄膜、第1導電膜の2層
膜を堆積後、少なくともマスク膜を除去してその上の前
記2層膜をリフトオフするつさらに、少なくとも2層膜
の不要部を除去して、離間した2層膜によるソース電極
、ドレイン電極を自己整合的に形成するTPTの製造方
法である。
TPTは液晶表示装置等に用いられているが、応用を拡
げるためには、さらに高速化する必要がある。その1つ
の方法は、ゲート・ソース、ゲート・ドレイン間容量を
減少することである。、第2図に従来の製造工程例を示
、す。IEEE ElectronDevice Le
tters 、第EDL−5巻 224頁(1984)
に開示されたものである。第2図fa)はガラス基板1
上にNiCrによるゲート電極2を形成後、ゲート絶縁
111f (SiNx) 3 、a−5i膜4.5ty
x膜5を順次堆積した断面である。ポジレジスト8をコ
ートし、基板1の裏側から光を照射し、レジスト8をパ
ターニングした後、第2図(b)のように5tyx膜7
をエッチする。次に120℃の低温でn”a −S i
膜15.16及びNiCr膜25.26を堆積停、レジ
スト8を除去することでSiOx膜7上のn”a−3i
膜、NiCr膜をリフトオフし、第2図(c)のように
ソース電極5、ドレイン電極6を形成してTPTが完成
する。この方法例では、ソース及びドレイン電極5.6
が自己整合的に形成され、電極間容量が低い利点がある
。しかし、n”a−5t膜15.16の堆積温度が極め
て低温のため膜自体の抵抗を充分に低くできず、ソース
・ドレイン直列抵抗が大きい問題がある。−〔発明が解
決しようとする問題点〕 本発明は畝上の問題であるソース・ドレイン直列抵抗が
大きい点を改善するTPTの製造方法を提供するもので
ある。
げるためには、さらに高速化する必要がある。その1つ
の方法は、ゲート・ソース、ゲート・ドレイン間容量を
減少することである。、第2図に従来の製造工程例を示
、す。IEEE ElectronDevice Le
tters 、第EDL−5巻 224頁(1984)
に開示されたものである。第2図fa)はガラス基板1
上にNiCrによるゲート電極2を形成後、ゲート絶縁
111f (SiNx) 3 、a−5i膜4.5ty
x膜5を順次堆積した断面である。ポジレジスト8をコ
ートし、基板1の裏側から光を照射し、レジスト8をパ
ターニングした後、第2図(b)のように5tyx膜7
をエッチする。次に120℃の低温でn”a −S i
膜15.16及びNiCr膜25.26を堆積停、レジ
スト8を除去することでSiOx膜7上のn”a−3i
膜、NiCr膜をリフトオフし、第2図(c)のように
ソース電極5、ドレイン電極6を形成してTPTが完成
する。この方法例では、ソース及びドレイン電極5.6
が自己整合的に形成され、電極間容量が低い利点がある
。しかし、n”a−5t膜15.16の堆積温度が極め
て低温のため膜自体の抵抗を充分に低くできず、ソース
・ドレイン直列抵抗が大きい問題がある。−〔発明が解
決しようとする問題点〕 本発明は畝上の問題であるソース・ドレイン直列抵抗が
大きい点を改善するTPTの製造方法を提供するもので
ある。
本発明では、ゲート電極形成後、ゲート絶縁膜、高抵抗
半導体薄膜、低抵抗半導体薄膜を少なくとも連続して堆
積し、さらにSiOx膜、透明無機材料からなるマスク
膜を堆積する。裏面露光を利用してマスク膜及び5ty
x膜をパターニングするとともに、マスク膜をSiOx
膜に対しオーバーバンク状にする。しかる後、低抵抗半
導体薄膜、第1導電膜の2層膜を堆積して、少な(とも
マスク膜を除去し、2M膜をリフトオフする。少なくと
も2層膜の不要部をさらに除去して、離間した2層膜に
よるソース及びドレイン電極を自己整合的に形成し、T
PTを完成する。マスク膜としては、5tNx膜やIT
O膜が用いられる。
半導体薄膜、低抵抗半導体薄膜を少なくとも連続して堆
積し、さらにSiOx膜、透明無機材料からなるマスク
膜を堆積する。裏面露光を利用してマスク膜及び5ty
x膜をパターニングするとともに、マスク膜をSiOx
膜に対しオーバーバンク状にする。しかる後、低抵抗半
導体薄膜、第1導電膜の2層膜を堆積して、少な(とも
マスク膜を除去し、2M膜をリフトオフする。少なくと
も2層膜の不要部をさらに除去して、離間した2層膜に
よるソース及びドレイン電極を自己整合的に形成し、T
PTを完成する。マスク膜としては、5tNx膜やIT
O膜が用いられる。
低抵抗半導体薄膜堆積時には、レジスト等が基板側にな
(SiOx膜や無機材料膜のため、特に低温にする必要
はなく、膜質の低下を招かない。そのため膜自体の抵抗
を低くでき、ソース・ドレイン直列抵抗を小さくできる
。自己整合による電極間容量の低減と相まって、T F
’rの高速化が行える。
(SiOx膜や無機材料膜のため、特に低温にする必要
はなく、膜質の低下を招かない。そのため膜自体の抵抗
を低くでき、ソース・ドレイン直列抵抗を小さくできる
。自己整合による電極間容量の低減と相まって、T F
’rの高速化が行える。
a、実施例1 (第1図)
第1図(a)は、ガラス、石英等の透明絶縁基板1上に
不透明なゲート電極2を形成した後、ゲート絶縁膜3、
高抵抗半導体薄膜4.5tyx膜30、マスク膜40を
順次堆積し、さらにポジレジスト8をコートした断面で
ある。ゲート電極2には、Cr、、 Mo、Ta、 W
、A1% N1’% Au等の金属やそれらのシリサイ
ド膜を単層または多層で用いる。ゲート絶縁膜3にはS
iNxまたは5tyx、高抵抗半導体薄膜4にはa−S
i:Ifまたはa−5i : F sマスク膜40には
SiNx膜を用い、SiOx膜30を含め順次プラズマ
CVDや光CVD等で大気にさらすことなく連続的に堆
積される。高抵抗半導体薄膜4は光を充分透過する厚み
例えば500Å以下に選ばれる。
不透明なゲート電極2を形成した後、ゲート絶縁膜3、
高抵抗半導体薄膜4.5tyx膜30、マスク膜40を
順次堆積し、さらにポジレジスト8をコートした断面で
ある。ゲート電極2には、Cr、、 Mo、Ta、 W
、A1% N1’% Au等の金属やそれらのシリサイ
ド膜を単層または多層で用いる。ゲート絶縁膜3にはS
iNxまたは5tyx、高抵抗半導体薄膜4にはa−S
i:Ifまたはa−5i : F sマスク膜40には
SiNx膜を用い、SiOx膜30を含め順次プラズマ
CVDや光CVD等で大気にさらすことなく連続的に堆
積される。高抵抗半導体薄膜4は光を充分透過する厚み
例えば500Å以下に選ばれる。
第1図(a)の状態で基板1の裏側から光を照射してレ
ジスト8をパターニングする。その後、レジスト8をマ
スクにマスク膜(SiNx) 40.5tyx膜30を
エッチし、レジスト8を除去した状態が第1図(b)で
ある。SiOx膜30はマスク膜(SiNx) 40よ
り一般にHF系エッチャントに対し速いエッチ速度を有
するので、マスク膜40はSiOx膜30に対しオーバ
ーハング状にすることができる。または、マスク膜40
をドライエッチ後、SiOx膜をウェットエッチしても
よい。
ジスト8をパターニングする。その後、レジスト8をマ
スクにマスク膜(SiNx) 40.5tyx膜30を
エッチし、レジスト8を除去した状態が第1図(b)で
ある。SiOx膜30はマスク膜(SiNx) 40よ
り一般にHF系エッチャントに対し速いエッチ速度を有
するので、マスク膜40はSiOx膜30に対しオーバ
ーハング状にすることができる。または、マスク膜40
をドライエッチ後、SiOx膜をウェットエッチしても
よい。
第1図(c1では、低抵抗半導体薄膜10及び第1導電
膜20の2層導電膜を順次堆積した状態を示す。
膜20の2層導電膜を順次堆積した状態を示す。
低抵抗半導体薄膜10にはリンやボロン等不純物を多量
に含んだa−St:IIやa−St:F膜が用いられ、
堆積温度は200〜350℃の高温で行なえる。第1導
電膜20には、Crx Mo、W 、Ta等の高融点金
属やシリサイドが用いられる。この2層膜の厚みは5t
Ox膜30より薄いことが望ましい。
に含んだa−St:IIやa−St:F膜が用いられ、
堆積温度は200〜350℃の高温で行なえる。第1導
電膜20には、Crx Mo、W 、Ta等の高融点金
属やシリサイドが用いられる。この2層膜の厚みは5t
Ox膜30より薄いことが望ましい。
次に、マスク膜40または5tyx膜30または両方の
膜を除去することによりその上の2N導電膜をリフトオ
フする。SiOx膜30が残っているときはこれを除去
し、さらに少な(ともこの2層導電膜の不要部を除去し
て、第1図(d)の如く互いに離間したソース電極5、
ドレイン電極6を2層導電膜25と15及び26と16
でそれぞれ形成する。
膜を除去することによりその上の2N導電膜をリフトオ
フする。SiOx膜30が残っているときはこれを除去
し、さらに少な(ともこの2層導電膜の不要部を除去し
て、第1図(d)の如く互いに離間したソース電極5、
ドレイン電極6を2層導電膜25と15及び26と16
でそれぞれ形成する。
その後、必要に応じフィールド絶縁膜7を堆積し、各電
極のコンタクトを開孔し、 Aβ等でソース・ドレイン
配線35.36等を形成し、第1図(e)の如<TFT
が完成する。
極のコンタクトを開孔し、 Aβ等でソース・ドレイン
配線35.36等を形成し、第1図(e)の如<TFT
が完成する。
b、実施例2(第3図)
第3図では、マスク膜40にITO等の透明導電膜を用
いた例を説明する。第3図(alには、実施例1と同様
に高抵抗半導体薄膜4上に5tyx膜30、■TO膜4
0を堆積し、裏面露光を利用してITO膜40% Si
Ox膜30を選択エッチし、レジスト除去後低抵抗半導
体薄膜10、第1導電膜20の2N膜を堆積した状態を
示す。ITO膜40はスパッタ、蒸着等で堆積できるが
、エッチ前または後に200℃以上で熱処理して耐5t
yxエツチヤント性をもたせることが望ましい。第3図
(blにはITO膜40をHc6系のエッチャントで除
去してその上の2層膜を除去した後、不要部の2層膜及
び高抵抗半導体薄膜4を除去した断面を示す。この工程
ではSiOx膜30を除去してITO膜40及びその上
2Jif膜をリフトオフすることもできる。第3図(c
)では、ソース及びドレイン配線35.36等を行って
完成した状態を示す。マスク1@40にITO膜を用い
る例を述べたが5nOz等の他の透明材料を用いること
もできる。
いた例を説明する。第3図(alには、実施例1と同様
に高抵抗半導体薄膜4上に5tyx膜30、■TO膜4
0を堆積し、裏面露光を利用してITO膜40% Si
Ox膜30を選択エッチし、レジスト除去後低抵抗半導
体薄膜10、第1導電膜20の2N膜を堆積した状態を
示す。ITO膜40はスパッタ、蒸着等で堆積できるが
、エッチ前または後に200℃以上で熱処理して耐5t
yxエツチヤント性をもたせることが望ましい。第3図
(blにはITO膜40をHc6系のエッチャントで除
去してその上の2層膜を除去した後、不要部の2層膜及
び高抵抗半導体薄膜4を除去した断面を示す。この工程
ではSiOx膜30を除去してITO膜40及びその上
2Jif膜をリフトオフすることもできる。第3図(c
)では、ソース及びドレイン配線35.36等を行って
完成した状態を示す。マスク1@40にITO膜を用い
る例を述べたが5nOz等の他の透明材料を用いること
もできる。
以上の様に、本発明によれば低抵抗半導体薄膜自体の抵
抗を低くできるので、ソース・ドレイン直列抵抗が低い
TPTが実現される。また、ゲート電極に対しソース・
ドレイン電極も自己整合的に形成できて、電極間容量を
低い結果として高速動作可能なTPTが得られる。
抗を低くできるので、ソース・ドレイン直列抵抗が低い
TPTが実現される。また、ゲート電極に対しソース・
ドレイン電極も自己整合的に形成できて、電極間容量を
低い結果として高速動作可能なTPTが得られる。
本発明を主にa−St膜を用いて説明してきたが、p−
St膜、他の半導体薄膜にも適用され、同様な効果が得
られる。
St膜、他の半導体薄膜にも適用され、同様な効果が得
られる。
第1図(a)〜(e+は本発明によるTPTの製造工程
順断面図、第2図(a)〜(c1は従来のTPTの製造
工程順断面図、第3図(a)〜(c)は本発明の他の実
施例による製造工程順断面図である。 1・・・基板 2・・・ゲート電極 3・・・ゲート絶縁膜 4・・・高抵抗半導体薄膜 5・・・ソース電極 6・・・ドレイン電極 7・・・フィールド絶縁膜 8・・・レジスト 10.15.16・・・低抵抗半導体薄膜20.25.
26・・・第1導電膜 30・・・SiOx膜 40・・・マスク膜 以上 出願人 セイコー電子工業株式会社 TFTの製造工程順前面図 第1図 と TFTの夜来の製造工程P田plfr面図第2図 TFT r)121a9@[21 第3図
順断面図、第2図(a)〜(c1は従来のTPTの製造
工程順断面図、第3図(a)〜(c)は本発明の他の実
施例による製造工程順断面図である。 1・・・基板 2・・・ゲート電極 3・・・ゲート絶縁膜 4・・・高抵抗半導体薄膜 5・・・ソース電極 6・・・ドレイン電極 7・・・フィールド絶縁膜 8・・・レジスト 10.15.16・・・低抵抗半導体薄膜20.25.
26・・・第1導電膜 30・・・SiOx膜 40・・・マスク膜 以上 出願人 セイコー電子工業株式会社 TFTの製造工程順前面図 第1図 と TFTの夜来の製造工程P田plfr面図第2図 TFT r)121a9@[21 第3図
Claims (4)
- (1)(a)透明絶縁基板上に不透明導電膜から成るゲ
ート電極を形成する第1工程 (b)ゲート絶縁膜、高抵抗半導体薄膜、酸化硅素膜(
SiOx)、透明無機材料からなるマスク膜を順次堆積
する第2工程 (c)前記基板裏面から光を照射した露光を用いて前記
ゲート電極上にゲート電極とほぼ同形状に前記マスク膜
及び酸化硅素膜を選択的に残すと共に前記マスク膜を酸
化硅素膜に対しオーバーハング状とする第3工程 (d)前記マスク膜及び露光する高抵抗半導体薄膜上に
低抵抗半導体薄膜、第1導電膜を順次堆積する第4工程 (e)少なくとも前記マスク膜を除去することによりマ
スク膜上の前記低抵抗半導体薄膜、第1導電膜を除去す
る第5工程 (f)少なくとも第1導電膜及び低抵抗半導体薄膜の不
要部を除去し、第1導電膜によるソース電極及びドレイ
ン電極を形成する第6工程とから成る薄膜トランジスタ
の製造方法。 - (2)前記マスク膜が窒化硅素(SiNx)を含む絶縁
膜であることを特徴とする特許請求の範囲第1項記載の
薄膜トランジスタの製造方法。 - (3)前記マスク膜が透明導電膜であることを特徴とす
る特許請求の範囲第1項記載の薄膜トランジスタの製造
方法。 - (4)前記第5工程において、前記マスク膜の除去と同
時に前記酸化硅素膜も除去することを特徴とする特許請
求の範囲第1項から第3項いずれか記載の薄膜トランジ
スタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14770385A JPS628570A (ja) | 1985-07-05 | 1985-07-05 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14770385A JPS628570A (ja) | 1985-07-05 | 1985-07-05 | 薄膜トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS628570A true JPS628570A (ja) | 1987-01-16 |
Family
ID=15436333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14770385A Pending JPS628570A (ja) | 1985-07-05 | 1985-07-05 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS628570A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01143360A (ja) * | 1987-11-30 | 1989-06-05 | Matsushita Electric Ind Co Ltd | 絶縁ゲート型トランジスタの製造方法 |
US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
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US5527726A (en) * | 1993-03-01 | 1996-06-18 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
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-
1985
- 1985-07-05 JP JP14770385A patent/JPS628570A/ja active Pending
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