JPS628570A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS628570A JPS628570A JP14770385A JP14770385A JPS628570A JP S628570 A JPS628570 A JP S628570A JP 14770385 A JP14770385 A JP 14770385A JP 14770385 A JP14770385 A JP 14770385A JP S628570 A JPS628570 A JP S628570A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、非晶質シリコン（ａ−５ｔ）や多結晶シリコ
ン（ｐ−３ｉ）等の半導体薄膜を用いた絶縁ゲート型の
薄膜トランジスタの製造方法に関する。
ン（ｐ−３ｉ）等の半導体薄膜を用いた絶縁ゲート型の
薄膜トランジスタの製造方法に関する。
透明絶縁基板上に不透明なゲート電極を形成し、ゲート
絶縁膜、高抵抗半導体薄膜、ＳｉＯｘ膜、透明無機材料
のマスク膜を順次堆積する。基板裏面から光を照射した
露光を利用して、マスク膜とＳｉＯｘ膜をゲート電極の
形状にパターニングするとともに、マスク膜をオーバー
ハング状にする。低抵抗半導体薄膜、第１導電膜の２層
膜を堆積後、少なくともマスク膜を除去してその上の前
記２層膜をリフトオフするつさらに、少なくとも２層膜
の不要部を除去して、離間した２層膜によるソース電極
、ドレイン電極を自己整合的に形成するＴＰＴの製造方
法である。
絶縁膜、高抵抗半導体薄膜、ＳｉＯｘ膜、透明無機材料
のマスク膜を順次堆積する。基板裏面から光を照射した
露光を利用して、マスク膜とＳｉＯｘ膜をゲート電極の
形状にパターニングするとともに、マスク膜をオーバー
ハング状にする。低抵抗半導体薄膜、第１導電膜の２層
膜を堆積後、少なくともマスク膜を除去してその上の前
記２層膜をリフトオフするつさらに、少なくとも２層膜
の不要部を除去して、離間した２層膜によるソース電極
、ドレイン電極を自己整合的に形成するＴＰＴの製造方
法である。
ＴＰＴは液晶表示装置等に用いられているが、応用を拡
げるためには、さらに高速化する必要がある。その１つ
の方法は、ゲート・ソース、ゲート・ドレイン間容量を
減少することである。、第２図に従来の製造工程例を示
、す。ＩＥＥＥ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅ
ｔｔｅｒｓ 、第ＥＤＬ−５巻 ２２４頁（１９８４）
に開示されたものである。第２図ｆａ）はガラス基板１
上にＮｉＣｒによるゲート電極２を形成後、ゲート絶縁
１１１ｆ （ＳｉＮｘ） ３ 、ａ−５ｉ膜４．５ｔｙ
ｘ膜５を順次堆積した断面である。ポジレジスト８をコ
ートし、基板１の裏側から光を照射し、レジスト８をパ
ターニングした後、第２図（ｂ）のように５ｔｙｘ膜７
をエッチする。次に１２０℃の低温でｎ”ａ −Ｓ ｉ
膜１５．１６及びＮｉＣｒ膜２５．２６を堆積停、レジ
スト８を除去することでＳｉＯｘ膜７上のｎ”ａ−３ｉ
膜、ＮｉＣｒ膜をリフトオフし、第２図（ｃ）のように
ソース電極５、ドレイン電極６を形成してＴＰＴが完成
する。この方法例では、ソース及びドレイン電極５．６
が自己整合的に形成され、電極間容量が低い利点がある
。しかし、ｎ”ａ−５ｔ膜１５．１６の堆積温度が極め
て低温のため膜自体の抵抗を充分に低くできず、ソース
・ドレイン直列抵抗が大きい問題がある。−〔発明が解
決しようとする問題点〕 本発明は畝上の問題であるソース・ドレイン直列抵抗が
大きい点を改善するＴＰＴの製造方法を提供するもので
ある。
げるためには、さらに高速化する必要がある。その１つ
の方法は、ゲート・ソース、ゲート・ドレイン間容量を
減少することである。、第２図に従来の製造工程例を示
、す。ＩＥＥＥ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅ
ｔｔｅｒｓ 、第ＥＤＬ−５巻 ２２４頁（１９８４）
に開示されたものである。第２図ｆａ）はガラス基板１
上にＮｉＣｒによるゲート電極２を形成後、ゲート絶縁
１１１ｆ （ＳｉＮｘ） ３ 、ａ−５ｉ膜４．５ｔｙ
ｘ膜５を順次堆積した断面である。ポジレジスト８をコ
ートし、基板１の裏側から光を照射し、レジスト８をパ
ターニングした後、第２図（ｂ）のように５ｔｙｘ膜７
をエッチする。次に１２０℃の低温でｎ”ａ −Ｓ ｉ
膜１５．１６及びＮｉＣｒ膜２５．２６を堆積停、レジ
スト８を除去することでＳｉＯｘ膜７上のｎ”ａ−３ｉ
膜、ＮｉＣｒ膜をリフトオフし、第２図（ｃ）のように
ソース電極５、ドレイン電極６を形成してＴＰＴが完成
する。この方法例では、ソース及びドレイン電極５．６
が自己整合的に形成され、電極間容量が低い利点がある
。しかし、ｎ”ａ−５ｔ膜１５．１６の堆積温度が極め
て低温のため膜自体の抵抗を充分に低くできず、ソース
・ドレイン直列抵抗が大きい問題がある。−〔発明が解
決しようとする問題点〕 本発明は畝上の問題であるソース・ドレイン直列抵抗が
大きい点を改善するＴＰＴの製造方法を提供するもので
ある。
本発明では、ゲート電極形成後、ゲート絶縁膜、高抵抗
半導体薄膜、低抵抗半導体薄膜を少なくとも連続して堆
積し、さらにＳｉＯｘ膜、透明無機材料からなるマスク
膜を堆積する。裏面露光を利用してマスク膜及び５ｔｙ
ｘ膜をパターニングするとともに、マスク膜をＳｉＯｘ
膜に対しオーバーバンク状にする。しかる後、低抵抗半
導体薄膜、第１導電膜の２層膜を堆積して、少な（とも
マスク膜を除去し、２Ｍ膜をリフトオフする。少なくと
も２層膜の不要部をさらに除去して、離間した２層膜に
よるソース及びドレイン電極を自己整合的に形成し、Ｔ
ＰＴを完成する。マスク膜としては、５ｔＮｘ膜やＩＴ
Ｏ膜が用いられる。
半導体薄膜、低抵抗半導体薄膜を少なくとも連続して堆
積し、さらにＳｉＯｘ膜、透明無機材料からなるマスク
膜を堆積する。裏面露光を利用してマスク膜及び５ｔｙ
ｘ膜をパターニングするとともに、マスク膜をＳｉＯｘ
膜に対しオーバーバンク状にする。しかる後、低抵抗半
導体薄膜、第１導電膜の２層膜を堆積して、少な（とも
マスク膜を除去し、２Ｍ膜をリフトオフする。少なくと
も２層膜の不要部をさらに除去して、離間した２層膜に
よるソース及びドレイン電極を自己整合的に形成し、Ｔ
ＰＴを完成する。マスク膜としては、５ｔＮｘ膜やＩＴ
Ｏ膜が用いられる。
低抵抗半導体薄膜堆積時には、レジスト等が基板側にな
（ＳｉＯｘ膜や無機材料膜のため、特に低温にする必要
はなく、膜質の低下を招かない。そのため膜自体の抵抗
を低くでき、ソース・ドレイン直列抵抗を小さくできる
。自己整合による電極間容量の低減と相まって、Ｔ Ｆ
’ｒの高速化が行える。
（ＳｉＯｘ膜や無機材料膜のため、特に低温にする必要
はなく、膜質の低下を招かない。そのため膜自体の抵抗
を低くでき、ソース・ドレイン直列抵抗を小さくできる
。自己整合による電極間容量の低減と相まって、Ｔ Ｆ
’ｒの高速化が行える。
ａ、実施例１ （第１図）
第１図（ａ）は、ガラス、石英等の透明絶縁基板１上に
不透明なゲート電極２を形成した後、ゲート絶縁膜３、
高抵抗半導体薄膜４．５ｔｙｘ膜３０、マスク膜４０を
順次堆積し、さらにポジレジスト８をコートした断面で
ある。ゲート電極２には、Ｃｒ、、 Ｍｏ、Ｔａ、 Ｗ
、Ａ１％ Ｎ１’％ Ａｕ等の金属やそれらのシリサイ
ド膜を単層または多層で用いる。ゲート絶縁膜３にはＳ
ｉＮｘまたは５ｔｙｘ、高抵抗半導体薄膜４にはａ−Ｓ
ｉ：Ｉｆまたはａ−５ｉ ： Ｆ ｓマスク膜４０には
ＳｉＮｘ膜を用い、ＳｉＯｘ膜３０を含め順次プラズマ
ＣＶＤや光ＣＶＤ等で大気にさらすことなく連続的に堆
積される。高抵抗半導体薄膜４は光を充分透過する厚み
例えば５００Å以下に選ばれる。
不透明なゲート電極２を形成した後、ゲート絶縁膜３、
高抵抗半導体薄膜４．５ｔｙｘ膜３０、マスク膜４０を
順次堆積し、さらにポジレジスト８をコートした断面で
ある。ゲート電極２には、Ｃｒ、、 Ｍｏ、Ｔａ、 Ｗ
、Ａ１％ Ｎ１’％ Ａｕ等の金属やそれらのシリサイ
ド膜を単層または多層で用いる。ゲート絶縁膜３にはＳ
ｉＮｘまたは５ｔｙｘ、高抵抗半導体薄膜４にはａ−Ｓ
ｉ：Ｉｆまたはａ−５ｉ ： Ｆ ｓマスク膜４０には
ＳｉＮｘ膜を用い、ＳｉＯｘ膜３０を含め順次プラズマ
ＣＶＤや光ＣＶＤ等で大気にさらすことなく連続的に堆
積される。高抵抗半導体薄膜４は光を充分透過する厚み
例えば５００Å以下に選ばれる。
第１図（ａ）の状態で基板１の裏側から光を照射してレ
ジスト８をパターニングする。その後、レジスト８をマ
スクにマスク膜（ＳｉＮｘ） ４０．５ｔｙｘ膜３０を
エッチし、レジスト８を除去した状態が第１図（ｂ）で
ある。ＳｉＯｘ膜３０はマスク膜（ＳｉＮｘ） ４０よ
り一般にＨＦ系エッチャントに対し速いエッチ速度を有
するので、マスク膜４０はＳｉＯｘ膜３０に対しオーバ
ーハング状にすることができる。または、マスク膜４０
をドライエッチ後、ＳｉＯｘ膜をウェットエッチしても
よい。
ジスト８をパターニングする。その後、レジスト８をマ
スクにマスク膜（ＳｉＮｘ） ４０．５ｔｙｘ膜３０を
エッチし、レジスト８を除去した状態が第１図（ｂ）で
ある。ＳｉＯｘ膜３０はマスク膜（ＳｉＮｘ） ４０よ
り一般にＨＦ系エッチャントに対し速いエッチ速度を有
するので、マスク膜４０はＳｉＯｘ膜３０に対しオーバ
ーハング状にすることができる。または、マスク膜４０
をドライエッチ後、ＳｉＯｘ膜をウェットエッチしても
よい。
第１図（ｃ１では、低抵抗半導体薄膜１０及び第１導電
膜２０の２層導電膜を順次堆積した状態を示す。
膜２０の２層導電膜を順次堆積した状態を示す。
低抵抗半導体薄膜１０にはリンやボロン等不純物を多量
に含んだａ−Ｓｔ：ＩＩやａ−Ｓｔ：Ｆ膜が用いられ、
堆積温度は２００〜３５０℃の高温で行なえる。第１導
電膜２０には、Ｃｒｘ Ｍｏ、Ｗ 、Ｔａ等の高融点金
属やシリサイドが用いられる。この２層膜の厚みは５ｔ
Ｏｘ膜３０より薄いことが望ましい。
に含んだａ−Ｓｔ：ＩＩやａ−Ｓｔ：Ｆ膜が用いられ、
堆積温度は２００〜３５０℃の高温で行なえる。第１導
電膜２０には、Ｃｒｘ Ｍｏ、Ｗ 、Ｔａ等の高融点金
属やシリサイドが用いられる。この２層膜の厚みは５ｔ
Ｏｘ膜３０より薄いことが望ましい。
次に、マスク膜４０または５ｔｙｘ膜３０または両方の
膜を除去することによりその上の２Ｎ導電膜をリフトオ
フする。ＳｉＯｘ膜３０が残っているときはこれを除去
し、さらに少な（ともこの２層導電膜の不要部を除去し
て、第１図（ｄ）の如く互いに離間したソース電極５、
ドレイン電極６を２層導電膜２５と１５及び２６と１６
でそれぞれ形成する。
膜を除去することによりその上の２Ｎ導電膜をリフトオ
フする。ＳｉＯｘ膜３０が残っているときはこれを除去
し、さらに少な（ともこの２層導電膜の不要部を除去し
て、第１図（ｄ）の如く互いに離間したソース電極５、
ドレイン電極６を２層導電膜２５と１５及び２６と１６
でそれぞれ形成する。
その後、必要に応じフィールド絶縁膜７を堆積し、各電
極のコンタクトを開孔し、 Ａβ等でソース・ドレイン
配線３５．３６等を形成し、第１図（ｅ）の如＜ＴＦＴ
が完成する。
極のコンタクトを開孔し、 Ａβ等でソース・ドレイン
配線３５．３６等を形成し、第１図（ｅ）の如＜ＴＦＴ
が完成する。
ｂ、実施例２（第３図）
第３図では、マスク膜４０にＩＴＯ等の透明導電膜を用
いた例を説明する。第３図（ａｌには、実施例１と同様
に高抵抗半導体薄膜４上に５ｔｙｘ膜３０、■ＴＯ膜４
０を堆積し、裏面露光を利用してＩＴＯ膜４０％ Ｓｉ
Ｏｘ膜３０を選択エッチし、レジスト除去後低抵抗半導
体薄膜１０、第１導電膜２０の２Ｎ膜を堆積した状態を
示す。ＩＴＯ膜４０はスパッタ、蒸着等で堆積できるが
、エッチ前または後に２００℃以上で熱処理して耐５ｔ
ｙｘエツチヤント性をもたせることが望ましい。第３図
（ｂｌにはＩＴＯ膜４０をＨｃ６系のエッチャントで除
去してその上の２層膜を除去した後、不要部の２層膜及
び高抵抗半導体薄膜４を除去した断面を示す。この工程
ではＳｉＯｘ膜３０を除去してＩＴＯ膜４０及びその上
２Ｊｉｆ膜をリフトオフすることもできる。第３図（ｃ
）では、ソース及びドレイン配線３５．３６等を行って
完成した状態を示す。マスク１＠４０にＩＴＯ膜を用い
る例を述べたが５ｎＯｚ等の他の透明材料を用いること
もできる。
いた例を説明する。第３図（ａｌには、実施例１と同様
に高抵抗半導体薄膜４上に５ｔｙｘ膜３０、■ＴＯ膜４
０を堆積し、裏面露光を利用してＩＴＯ膜４０％ Ｓｉ
Ｏｘ膜３０を選択エッチし、レジスト除去後低抵抗半導
体薄膜１０、第１導電膜２０の２Ｎ膜を堆積した状態を
示す。ＩＴＯ膜４０はスパッタ、蒸着等で堆積できるが
、エッチ前または後に２００℃以上で熱処理して耐５ｔ
ｙｘエツチヤント性をもたせることが望ましい。第３図
（ｂｌにはＩＴＯ膜４０をＨｃ６系のエッチャントで除
去してその上の２層膜を除去した後、不要部の２層膜及
び高抵抗半導体薄膜４を除去した断面を示す。この工程
ではＳｉＯｘ膜３０を除去してＩＴＯ膜４０及びその上
２Ｊｉｆ膜をリフトオフすることもできる。第３図（ｃ
）では、ソース及びドレイン配線３５．３６等を行って
完成した状態を示す。マスク１＠４０にＩＴＯ膜を用い
る例を述べたが５ｎＯｚ等の他の透明材料を用いること
もできる。
以上の様に、本発明によれば低抵抗半導体薄膜自体の抵
抗を低くできるので、ソース・ドレイン直列抵抗が低い
ＴＰＴが実現される。また、ゲート電極に対しソース・
ドレイン電極も自己整合的に形成できて、電極間容量を
低い結果として高速動作可能なＴＰＴが得られる。
抗を低くできるので、ソース・ドレイン直列抵抗が低い
ＴＰＴが実現される。また、ゲート電極に対しソース・
ドレイン電極も自己整合的に形成できて、電極間容量を
低い結果として高速動作可能なＴＰＴが得られる。
本発明を主にａ−Ｓｔ膜を用いて説明してきたが、ｐ−
Ｓｔ膜、他の半導体薄膜にも適用され、同様な効果が得
られる。
Ｓｔ膜、他の半導体薄膜にも適用され、同様な効果が得
られる。
第１図（ａ）〜（ｅ＋は本発明によるＴＰＴの製造工程
順断面図、第２図（ａ）〜（ｃ１は従来のＴＰＴの製造
工程順断面図、第３図（ａ）〜（ｃ）は本発明の他の実
施例による製造工程順断面図である。 １・・・基板 ２・・・ゲート電極 ３・・・ゲート絶縁膜 ４・・・高抵抗半導体薄膜 ５・・・ソース電極 ６・・・ドレイン電極 ７・・・フィールド絶縁膜 ８・・・レジスト １０．１５．１６・・・低抵抗半導体薄膜２０．２５．
２６・・・第１導電膜 ３０・・・ＳｉＯｘ膜 ４０・・・マスク膜 以上 出願人 セイコー電子工業株式会社 ＴＦＴの製造工程順前面図 第１図 と ＴＦＴの夜来の製造工程Ｐ田ｐｌｆｒ面図第２図 ＴＦＴ ｒ）１２１ａ９＠［２１ 第３図
順断面図、第２図（ａ）〜（ｃ１は従来のＴＰＴの製造
工程順断面図、第３図（ａ）〜（ｃ）は本発明の他の実
施例による製造工程順断面図である。 １・・・基板 ２・・・ゲート電極 ３・・・ゲート絶縁膜 ４・・・高抵抗半導体薄膜 ５・・・ソース電極 ６・・・ドレイン電極 ７・・・フィールド絶縁膜 ８・・・レジスト １０．１５．１６・・・低抵抗半導体薄膜２０．２５．
２６・・・第１導電膜 ３０・・・ＳｉＯｘ膜 ４０・・・マスク膜 以上 出願人 セイコー電子工業株式会社 ＴＦＴの製造工程順前面図 第１図 と ＴＦＴの夜来の製造工程Ｐ田ｐｌｆｒ面図第２図 ＴＦＴ ｒ）１２１ａ９＠［２１ 第３図
Claims (4)
- （１）（ａ）透明絶縁基板上に不透明導電膜から成るゲ
ート電極を形成する第１工程 （ｂ）ゲート絶縁膜、高抵抗半導体薄膜、酸化硅素膜（
ＳｉＯｘ）、透明無機材料からなるマスク膜を順次堆積
する第２工程 （ｃ）前記基板裏面から光を照射した露光を用いて前記
ゲート電極上にゲート電極とほぼ同形状に前記マスク膜
及び酸化硅素膜を選択的に残すと共に前記マスク膜を酸
化硅素膜に対しオーバーハング状とする第３工程 （ｄ）前記マスク膜及び露光する高抵抗半導体薄膜上に
低抵抗半導体薄膜、第１導電膜を順次堆積する第４工程 （ｅ）少なくとも前記マスク膜を除去することによりマ
スク膜上の前記低抵抗半導体薄膜、第１導電膜を除去す
る第５工程 （ｆ）少なくとも第１導電膜及び低抵抗半導体薄膜の不
要部を除去し、第１導電膜によるソース電極及びドレイ
ン電極を形成する第６工程とから成る薄膜トランジスタ
の製造方法。 - （２）前記マスク膜が窒化硅素（ＳｉＮｘ）を含む絶縁
膜であることを特徴とする特許請求の範囲第１項記載の
薄膜トランジスタの製造方法。 - （３）前記マスク膜が透明導電膜であることを特徴とす
る特許請求の範囲第１項記載の薄膜トランジスタの製造
方法。 - （４）前記第５工程において、前記マスク膜の除去と同
時に前記酸化硅素膜も除去することを特徴とする特許請
求の範囲第１項から第３項いずれか記載の薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14770385A JPS628570A (ja) | 1985-07-05 | 1985-07-05 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14770385A JPS628570A (ja) | 1985-07-05 | 1985-07-05 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628570A true JPS628570A (ja) | 1987-01-16 |
Family
ID=15436333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14770385A Pending JPS628570A (ja) | 1985-07-05 | 1985-07-05 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628570A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143360A (ja) * | 1987-11-30 | 1989-06-05 | Matsushita Electric Ind Co Ltd | 絶縁ゲート型トランジスタの製造方法 |
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| US5527726A (en) * | 1993-03-01 | 1996-06-18 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
| US5541128A (en) * | 1993-04-05 | 1996-07-30 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
-
1985
- 1985-07-05 JP JP14770385A patent/JPS628570A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| JPH01143360A (ja) * | 1987-11-30 | 1989-06-05 | Matsushita Electric Ind Co Ltd | 絶縁ゲート型トランジスタの製造方法 |
| US5527726A (en) * | 1993-03-01 | 1996-06-18 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
| US5541128A (en) * | 1993-04-05 | 1996-07-30 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
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