JPS62263676A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、レーザ等のエネルギービームアニールで形成
された多結晶もしくは単結晶の半導体結晶膜を用いた薄
膜トランジスタ（ＴＰＴ）の製造方法に関する。
された多結晶もしくは単結晶の半導体結晶膜を用いた薄
膜トランジスタ（ＴＰＴ）の製造方法に関する。
（発明の概要）
絶縁基板上にＰ型窩抵抗半導体７ｊ９膜を堆積しビーム
アニールし、ざらにｎ＋半導体：ａＩｌｌ、ｔを堆積し
再度ビームアニールする。ｎ” ／ｒ’半導体膜を島状
領域に選択エッチ後、第１導電膜を堆積する。
アニールし、ざらにｎ＋半導体：ａＩｌｌ、ｔを堆積し
再度ビームアニールする。ｎ” ／ｒ’半導体膜を島状
領域に選択エッチ後、第１導電膜を堆積する。
選択エッチによって第１導電膜より成るソース及びドレ
イン電極を形成し、この工程で露出した島状領域のｎ＋
半導体膜のみを除去しｎ＋ソース及びドレイン領域、Ｐ
型チャンネル領域を形成する。
イン電極を形成し、この工程で露出した島状領域のｎ＋
半導体膜のみを除去しｎ＋ソース及びドレイン領域、Ｐ
型チャンネル領域を形成する。
その後、ゲート絶縁膜の堆積、コンタクト開孔、第２導
電膜の堆積及び選択エッチによって少なく共ゲート電極
を形成する。マスク工程数が４回と少ないＴＰＴの製造
方法である。
電膜の堆積及び選択エッチによって少なく共ゲート電極
を形成する。マスク工程数が４回と少ないＴＰＴの製造
方法である。
（従来の技術）
非晶質５ｊ（ａ−３ｔ）や多結晶ＳＬを用いたＴＰＴは
液晶表示装置等に応用されつつある。多結晶３ｉＴＦＴ
は主に高温プロセスで製造され、製造方法が容易で信頼
性が得やすい反面、大面積基板化しにくい問題がある。
液晶表示装置等に応用されつつある。多結晶３ｉＴＦＴ
は主に高温プロセスで製造され、製造方法が容易で信頼
性が得やすい反面、大面積基板化しにくい問題がある。
第２図には日経エレクトロニクス１９８４年９月１０日
号２１１頁に示された多結晶ＳＬＴ Ｐ Ｔの製造工程
例を示す。第２図（ａ）は石英等の絶縁ｌ板１上に第１
多結晶膜２を堆積し島状に選択エッチした断面、第２図
＜ｂ）はゲート絶縁膜５を熱酸化等で形成し、第２多結
晶膜を堆積選択エッチによりゲート電極３６を設【プ、
ざらにＰ等をイオン注入してｎ＋ソース及びドレイン領
域２３．１３を形成した断面を示す。第２図（ｃ）では
、層間絶縁膜７を堆積Ｉｎ＋トレイン及びソース領域１
３．２３上にコンタクトを開孔した状態を示し、第２図
（ｄ）ではＩＴＯ等の透明導電膜によってドレイン電極
１４．ソース電極（画素電極）２４を形成して完成した
ものである。この例では、基本的に６００℃以上の高温
プロセスを用いるため大面積化がしにくい。また、ＩＴ
Ｏでは電極の外部取り出しがしにくいので金属膜を付加
する必要があり、合計５同のマスク工程が必要である。
号２１１頁に示された多結晶ＳＬＴ Ｐ Ｔの製造工程
例を示す。第２図（ａ）は石英等の絶縁ｌ板１上に第１
多結晶膜２を堆積し島状に選択エッチした断面、第２図
＜ｂ）はゲート絶縁膜５を熱酸化等で形成し、第２多結
晶膜を堆積選択エッチによりゲート電極３６を設【プ、
ざらにＰ等をイオン注入してｎ＋ソース及びドレイン領
域２３．１３を形成した断面を示す。第２図（ｃ）では
、層間絶縁膜７を堆積Ｉｎ＋トレイン及びソース領域１
３．２３上にコンタクトを開孔した状態を示し、第２図
（ｄ）ではＩＴＯ等の透明導電膜によってドレイン電極
１４．ソース電極（画素電極）２４を形成して完成した
ものである。この例では、基本的に６００℃以上の高温
プロセスを用いるため大面積化がしにくい。また、ＩＴ
Ｏでは電極の外部取り出しがしにくいので金属膜を付加
する必要があり、合計５同のマスク工程が必要である。
また、高価なイオン注入装置が必要な点にも問題がある
。
。
（発明が解決しようとする問題点）
本発明は叙上の問題点を解決すべくなされ、大面積基板
化が容易で、かつ４回のマスク工程で製造が容易なＴＰ
Ｔの’ｉｌＪ造方法を提供するものである。
化が容易で、かつ４回のマスク工程で製造が容易なＴＰ
Ｔの’ｉｌＪ造方法を提供するものである。
（問題点を解決するための手段）
本発明によるＴＰＴの製造方法は、（１）絶縁基板上へ
のＰ型ａ ８ｊ膜の堆積とビームアニール（２） ｎ
” ａ−３４膜の堆積とビームアニール（３）前記２層
３ｊ膜の島状領域の選択エッチ形成（４）第１導電膜の
堆積と選択エッチによるソース・ドレイン電極の形成と
、この工程で露出したｎ”ｓｉ膜の選択除去によるｎ＋
ソース・ドレイン領域の形成（５）ゲート絶縁膜の堆積
とコンタクト開孔（６）第２導電膜の堆積と選択エッチ
による少なく共ゲート電極の形成 から成る。
のＰ型ａ ８ｊ膜の堆積とビームアニール（２） ｎ
” ａ−３４膜の堆積とビームアニール（３）前記２層
３ｊ膜の島状領域の選択エッチ形成（４）第１導電膜の
堆積と選択エッチによるソース・ドレイン電極の形成と
、この工程で露出したｎ”ｓｉ膜の選択除去によるｎ＋
ソース・ドレイン領域の形成（５）ゲート絶縁膜の堆積
とコンタクト開孔（６）第２導電膜の堆積と選択エッチ
による少なく共ゲート電極の形成 から成る。
（作用）
ａ −Ｓｉ膜は高抵抗半導体膜として低温でプラズマＣ
ＶＤ （ＰＣＶＤ）等で堆積でき、大面積基板上への堆
積は容易である。また−導電型低抵抗半導体膜としての
ｎ＋ａ−３１も同様である。ビームアニールとしては特
にレーザ光や電子ビームによる走査があり局所的に高速
でアニールするので全体的には低温プロセスで大面積化
に有利である。
ＶＤ （ＰＣＶＤ）等で堆積でき、大面積基板上への堆
積は容易である。また−導電型低抵抗半導体膜としての
ｎ＋ａ−３１も同様である。ビームアニールとしては特
にレーザ光や電子ビームによる走査があり局所的に高速
でアニールするので全体的には低温プロセスで大面積化
に有利である。
り第１導電膜としてＩＴＯ等の透明導電膜を、また第２
導電膜としてＭ等のワイ′Ｉ７ボンデイング性のある金
属を用いれば、４回のマスク工程で画素電極及び外部取
り出し金属゛心棒を有するＴＰＴが製造できる。
導電膜としてＭ等のワイ′Ｉ７ボンデイング性のある金
属を用いれば、４回のマスク工程で画素電極及び外部取
り出し金属゛心棒を有するＴＰＴが製造できる。
（実施例）
ａ 実施例１ （第１図）
第１図には本発明によるＴＰＴ製造方法に沿った工程断
面図を示す。第１図（ａ）は、絶１２基板１上にビーム
アニールによって形成されたＰ−８Ｌ膜２と、その上に
堆積されビームアニールされたｎ＋ｓｊ膜３を示す。絶
縁基板１は、ガラス、石英等の他に絶縁物コートしたＳ
＋や金属などがある。
面図を示す。第１図（ａ）は、絶１２基板１上にビーム
アニールによって形成されたＰ−８Ｌ膜２と、その上に
堆積されビームアニールされたｎ＋ｓｊ膜３を示す。絶
縁基板１は、ガラス、石英等の他に絶縁物コートしたＳ
＋や金属などがある。
Ｐ−８ｉ膜２は、Ｂ添加されたａ−ｓｉ膜をＰＣＶＤ等
で堆積後、レーザビームや電子ビームでアニールされ多
結晶もしくは単結晶８１膜として形成される。基板１が
低融点のガラス等の場合、Ｓｉ膜２と基板１の間にＳｉ
Ｏｘや５ｊＮｘの絶縁膜を挿入することが有利である。
で堆積後、レーザビームや電子ビームでアニールされ多
結晶もしくは単結晶８１膜として形成される。基板１が
低融点のガラス等の場合、Ｓｉ膜２と基板１の間にＳｉ
Ｏｘや５ｊＮｘの絶縁膜を挿入することが有利である。
ｎ’ｓＬ膜３は、Ｐ添加されたａ−３＋膜からＰ型Ｓｔ
膜２として同様に形成される。
膜２として同様に形成される。
Ｐ−３ｔ膜２及びｎ＋ＳＬ膜３はそれぞれ例えば５００
〜５０００人、１００〜１０００人の厚みで選ばれ、ｎ
＋ｓｉ膜３の方が薄いことが望ましい。Ｐ型ＳＬ膜２の
ビームアニールは溶融再結晶の条件で行なわれるが、ｎ
”Ｓｉ膜３の形成では溶融させず不純物の拡散を極力押
えることが望ましい。第１図（ｂ）は、ｎ”ｓＬ膜３．
Ｐ−８ｔ膜２の２ ｍ ＳＬ膜を島状に選択エッチした
断面を示す。第１図（ｃ）は第１導電膜４を堆積後、選
択エッチによりｎ＋ＳＬ膜３に接するドレイン電極１４
．ソース電極２４を形成した断面である。第１導電膜４
はＷ。
〜５０００人、１００〜１０００人の厚みで選ばれ、ｎ
＋ｓｉ膜３の方が薄いことが望ましい。Ｐ型ＳＬ膜２の
ビームアニールは溶融再結晶の条件で行なわれるが、ｎ
”Ｓｉ膜３の形成では溶融させず不純物の拡散を極力押
えることが望ましい。第１図（ｂ）は、ｎ”ｓＬ膜３．
Ｐ−８ｔ膜２の２ ｍ ＳＬ膜を島状に選択エッチした
断面を示す。第１図（ｃ）は第１導電膜４を堆積後、選
択エッチによりｎ＋ＳＬ膜３に接するドレイン電極１４
．ソース電極２４を形成した断面である。第１導電膜４
はＷ。
Ｈａ、 Ｃｒ、 Ｔａ等の高融点金属が用いられるか、
目的に応じ例えば液晶表示用ＴＰＴ基板としてはＩＴＯ
等の透明尋電膜が用いられる。第１図（ｄ）は、第１導
電膜４によるソース及びドレイン電極２４゜１４をマス
クにして露出したｎ＋ＳＬ膜３を選択的に除去した断面
で、各電極２４．１４下にｎ＋ソース及びトレイン領域
２３．１３を、また両頭域２３．１３にはさまれたＰ−
チャンネル領域１２を形成する。第１図（ｃ）から（ｄ
）に至る一連の工程は第１導電膜４の選択エッチ時のレ
ジストをそのままマスクにしても行なえる。第１図（ｅ
）はゲート絶縁膜５をＰＣＶＤ、光ＣＶＤ、常圧ＣＶＤ
等で堆積した断面である。ゲート絶縁膜５にはＳｉＯｘ
、５ｊＮｘ等が用いられる。第１図（ｆ）はゲート絶縁
膜５の必要部分くこの例ではドレイン電極１４上）にコ
ンタクト開孔を行ない、第２導電膜６を堆積選択エッチ
によってゲート電極３６等を形成し完成した断面を示す
。第２導電膜６には、Ｍ、 Ａｕ、 Ｎｚ等ボンディン
グしやすい金属が用いられ、必要に応じその下にＮｏ、
Ｃｒ、 Ｗ、 Ｔａ。
目的に応じ例えば液晶表示用ＴＰＴ基板としてはＩＴＯ
等の透明尋電膜が用いられる。第１図（ｄ）は、第１導
電膜４によるソース及びドレイン電極２４゜１４をマス
クにして露出したｎ＋ＳＬ膜３を選択的に除去した断面
で、各電極２４．１４下にｎ＋ソース及びトレイン領域
２３．１３を、また両頭域２３．１３にはさまれたＰ−
チャンネル領域１２を形成する。第１図（ｃ）から（ｄ
）に至る一連の工程は第１導電膜４の選択エッチ時のレ
ジストをそのままマスクにしても行なえる。第１図（ｅ
）はゲート絶縁膜５をＰＣＶＤ、光ＣＶＤ、常圧ＣＶＤ
等で堆積した断面である。ゲート絶縁膜５にはＳｉＯｘ
、５ｊＮｘ等が用いられる。第１図（ｆ）はゲート絶縁
膜５の必要部分くこの例ではドレイン電極１４上）にコ
ンタクト開孔を行ない、第２導電膜６を堆積選択エッチ
によってゲート電極３６等を形成し完成した断面を示す
。第２導電膜６には、Ｍ、 Ａｕ、 Ｎｚ等ボンディン
グしやすい金属が用いられ、必要に応じその下にＮｏ、
Ｃｒ、 Ｗ、 Ｔａ。
ｎ＋ＳＬ等を挿入できる。
チャンネル領域１２としての高抵抗半導体膜は、この例
の様に予めビームアニール前に不純物を添加しても良い
し、ビームアニール後にイオン注入等で添加することも
できる。本例ではｎチャンネルエンハンスメントモード
のＴＰＴを例に示したが、チャンネル領［１２の不純物
、その密度等またソース及びドレイン領域の導電型等に
よって所望の特性のものが得られる。
の様に予めビームアニール前に不純物を添加しても良い
し、ビームアニール後にイオン注入等で添加することも
できる。本例ではｎチャンネルエンハンスメントモード
のＴＰＴを例に示したが、チャンネル領［１２の不純物
、その密度等またソース及びドレイン領域の導電型等に
よって所望の特性のものが得られる。
ｂ 実施例２ （第３図〉
第３図には本発明の他の実施例を示した。第３図（ａ＞
は、ガラス基板１上に５ｊＯｘ 、 ＳｉＮｘ 。
は、ガラス基板１上に５ｊＯｘ 、 ＳｉＮｘ 。
またはＰＳＧ等の絶縁膜１１をコートし、その上にＰ”
’ＳＬ膜２．ｎ”Ｓｉ膜３を堆積とビームアニールで設
け、ざらにその上に第３導電膜８を堆積したものを島状
に選択エッチした断面である。絶縁膜１１のコートによ
り基板１として低融点のガラスが用いることができ、３
工膜２のビームアニール時にもクラック等の発生を防ぐ
ことができる。第３導電膜８には高融点金属膜が望まし
く、ｎ＋ｓｉ膜３の形成にあたっては例えばｎ”ａ−３
Ｌ膜堆積後さらに第３導電膜８を堆積し、その後ビーム
アニールづることもできる。、第３図（ｂ）は第２尋電
膜４の堆積選択エッチ、続いて第３導電膜８゜ｎ”Ｓｉ
膜３の選択エッチによってソース・ドレイン電極２４．
１４．ｎ＋ソース・ドレイン領域２３．１４を形成した
状態を示す。第３図（ｃ）は、ゲート絶縁膜５を堆積後
コンタクトを開孔して、第２導電膜６によるゲート電極
３６．ドレイン・ソース配線１６．２６を設けて完成し
た断面を示す。
’ＳＬ膜２．ｎ”Ｓｉ膜３を堆積とビームアニールで設
け、ざらにその上に第３導電膜８を堆積したものを島状
に選択エッチした断面である。絶縁膜１１のコートによ
り基板１として低融点のガラスが用いることができ、３
工膜２のビームアニール時にもクラック等の発生を防ぐ
ことができる。第３導電膜８には高融点金属膜が望まし
く、ｎ＋ｓｉ膜３の形成にあたっては例えばｎ”ａ−３
Ｌ膜堆積後さらに第３導電膜８を堆積し、その後ビーム
アニールづることもできる。、第３図（ｂ）は第２尋電
膜４の堆積選択エッチ、続いて第３導電膜８゜ｎ”Ｓｉ
膜３の選択エッチによってソース・ドレイン電極２４．
１４．ｎ＋ソース・ドレイン領域２３．１４を形成した
状態を示す。第３図（ｃ）は、ゲート絶縁膜５を堆積後
コンタクトを開孔して、第２導電膜６によるゲート電極
３６．ドレイン・ソース配線１６．２６を設けて完成し
た断面を示す。
第３導電膜８の存在によってソース・ドレイン電極のコ
ンタクト抵抗が低下できる利点がある。
ンタクト抵抗が低下できる利点がある。
特に、第２導電膜４とｎ”３Ｌ膜３が反応しゃすい場合
など、第３４電膜８はバッファの働きをする。
など、第３４電膜８はバッファの働きをする。
（発明の効果）
本発明によって、ビームアニールされたＳｉ膜を用いた
ＴＰＴが４回のマスク工程で製造できる。
ＴＰＴが４回のマスク工程で製造できる。
ビームアニール前の高抵抗ＳＬ膜としてａ ＳＬ膜を
例に述べたが、多結晶ＳＬや蒸着やスパッター等による
Ｓｆ Ｉ摸も用いることができる。これによって（９ら
れるＴＰＴは高速動作が可能で、かつ高密度に集積でき
る利点がある。そのため、液晶表示装置の各画素のスイ
ッチングトランジスタどしてだりでなく、それを駆動す
るための駆動回路も同一基板上に同構造のＴＦＴで搭載
することができる。
例に述べたが、多結晶ＳＬや蒸着やスパッター等による
Ｓｆ Ｉ摸も用いることができる。これによって（９ら
れるＴＰＴは高速動作が可能で、かつ高密度に集積でき
る利点がある。そのため、液晶表示装置の各画素のスイ
ッチングトランジスタどしてだりでなく、それを駆動す
るための駆動回路も同一基板上に同構造のＴＦＴで搭載
することができる。
また、本発明のＶ！Ａ造方決方法−ムアニールしない多
結晶ＳＬやａ−３Ｌ膜を用いたＴＰＴの製造にも適用で
き、その応用範囲は広い。
結晶ＳＬやａ−３Ｌ膜を用いたＴＰＴの製造にも適用で
き、その応用範囲は広い。
第１図（ａ）〜（ｆ）は本発明によるＴＰＴの製造方法
による工程断面図、第２図（ａ）〜（ｄ）は従来方法に
よる工程断面図、第３図（ａ）〜（ｃ）は本発明の他の
実施例による工程断面図である。 １・Ｉ板、２− Ｐ −３Ｌ膜、３ ・ｎ ＋５ｉｌｌ
、４・・・第１導電膜、５・・・ゲート絶縁膜、６・・
・第２導電膜、８・・・第３３！２電膜、１２・・・Ｐ
−チャンネル領域、１３・・・ｎ＋ドレイン領域、２３
・・・ｎ＋ソース領域、１４・・・ドレイン電極、２４
・・・ソース電極、３６・・・ゲート電極。
による工程断面図、第２図（ａ）〜（ｄ）は従来方法に
よる工程断面図、第３図（ａ）〜（ｃ）は本発明の他の
実施例による工程断面図である。 １・Ｉ板、２− Ｐ −３Ｌ膜、３ ・ｎ ＋５ｉｌｌ
、４・・・第１導電膜、５・・・ゲート絶縁膜、６・・
・第２導電膜、８・・・第３３！２電膜、１２・・・Ｐ
−チャンネル領域、１３・・・ｎ＋ドレイン領域、２３
・・・ｎ＋ソース領域、１４・・・ドレイン電極、２４
・・・ソース電極、３６・・・ゲート電極。
Claims (4)
- （１）（ａ）絶縁基板上に高抵抗半導体膜を堆積し、該
半導体膜をビームアニールして半導体結晶膜とする第１
工程 （ｂ）前記半導体結晶上に一導電型不純物を含む定抵抗
半導体薄膜を堆積する第２工程 （ｃ）前記定抵抗半導体薄膜及び半導体結晶膜を同一形
状に選択エッチして島状領域として残す第３工程 （ｄ）第１導電膜を堆積し、選択エッチによって前記島
状領域上で少なく共離間しかつ低抵抗半導体膜に接する
ソース電極及びドレイン電極を形成すると共に、この選
択エッチによって露出した前記島状領域の低抵抗半導体
膜を選択的に除去し、ソース及びドレイン電極下に低抵
抗半導体膜からなる一導電型ソース及びドレイン領域を
、また前記両領域の間に半導体結晶膜から成るチャンネ
ル領域をそれぞれ形成する第４工程 （ｅ）ゲート絶縁膜を堆積する第５工程 （ｆ）ソースもしくはドレイン電極など所要の部分のゲ
ート絶縁膜にコンタクト開孔を設ける第６工程 （ｇ）第２導電膜を堆積し、選択エッチによって前記チ
ャンネル領域上のゲート絶縁膜の上にゲート電極を少な
く共形成する第７工程 とから成る薄膜トランジスタの製造方法。 - （２）前記第２工程の後に低抵抗半導体膜をビームアニ
ールする工程を含めることを特徴とする特許請求の範囲
第１項記載の薄膜トランジスタの製造方法。 - （３）前記第１導電膜が透明導電膜であることを特徴と
する特許請求の範囲第１項または第２項記載の薄膜トラ
ンジスタの製造方法。 - （４）前記半導体結晶膜が逆導電型不純物を含むことを
特徴とする特許請求の範囲第１項から第３項のいずれか
記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10649086A JPS62263676A (ja) | 1986-05-09 | 1986-05-09 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10649086A JPS62263676A (ja) | 1986-05-09 | 1986-05-09 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62263676A true JPS62263676A (ja) | 1987-11-16 |
Family
ID=14434898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10649086A Pending JPS62263676A (ja) | 1986-05-09 | 1986-05-09 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62263676A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0444580A2 (en) * | 1990-02-26 | 1991-09-04 | Canon Kabushiki Kaisha | Liquid crystal device and display apparatus |
| EP0457328A2 (en) * | 1990-05-16 | 1991-11-21 | Nippon Telegraph And Telephone Corporation | Active matrix structure for liquid crystal display elements |
| JP2005136403A (ja) * | 2003-10-10 | 2005-05-26 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法 |
| WO2012132229A1 (ja) * | 2011-03-30 | 2012-10-04 | 株式会社日立製作所 | トレンチ型ＳｉＣ半導体装置の製造方法 |
-
1986
- 1986-05-09 JP JP10649086A patent/JPS62263676A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0444580A2 (en) * | 1990-02-26 | 1991-09-04 | Canon Kabushiki Kaisha | Liquid crystal device and display apparatus |
| US5150233A (en) * | 1990-02-26 | 1992-09-22 | Canon Kabushiki Kaisha | Liquid crystal device and display apparatus with a three-layered electrode of ito, molybdenum, and aluminum |
| US5543946A (en) * | 1990-02-26 | 1996-08-06 | Canon Kabushiki Kaisha | Liquid crystal device and display apparatus with multilayer electrodes |
| EP0457328A2 (en) * | 1990-05-16 | 1991-11-21 | Nippon Telegraph And Telephone Corporation | Active matrix structure for liquid crystal display elements |
| JP2005136403A (ja) * | 2003-10-10 | 2005-05-26 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法 |
| WO2012132229A1 (ja) * | 2011-03-30 | 2012-10-04 | 株式会社日立製作所 | トレンチ型ＳｉＣ半導体装置の製造方法 |
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