JPS62254467A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS62254467A JPS62254467A JP9881986A JP9881986A JPS62254467A JP S62254467 A JPS62254467 A JP S62254467A JP 9881986 A JP9881986 A JP 9881986A JP 9881986 A JP9881986 A JP 9881986A JP S62254467 A JPS62254467 A JP S62254467A
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- 239000010409 thin film Substances 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000010408 film Substances 0.000 claims abstract description 141
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 21
- 238000000137 annealing Methods 0.000 claims abstract description 19
- 238000000151 deposition Methods 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 238000005468 ion implantation Methods 0.000 claims abstract description 9
- 239000011229 interlayer Substances 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims description 4
- 239000013078 crystal Substances 0.000 abstract description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910004205 SiNX Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 210000004709 eyebrow Anatomy 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 229920000742 Cotton Polymers 0.000 description 1
- 238000005299 abrasion Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特にレーザ等のエネルギービームアニールで
形成された多結晶もしくは単結晶半導体薄膜を用いた薄
膜トランジスタ（ＴＰＴ）の製造方法に関する。
形成された多結晶もしくは単結晶半導体薄膜を用いた薄
膜トランジスタ（ＴＰＴ）の製造方法に関する。
絶縁基板上にビームアニールされた高抵抗半導体膜、さ
らにその上にゲート絶縁膜と第１導電膜を形成する工程
と、第１マスクにより第１導電膜及びデー１！Ｉ！膜を
選択エッチし、所定のチャンネル長と所定のチャンネル
幅より広く前記２つの膜を残す工程と、露出した半導体
膜にイオン注入して一導電型半導体膜を設ける工程と、
第２マスクにより所定のチャンネル幅を有するトランジ
スタ形杖に第１導電膜、ゲート絶縁膜、高抵抗及び一導
電型半導体膜を残し、一導電型ソース及びドレイン領域
、高抵抗チャンネル領域、第１導電膜によるゲート電極
を形成する工程と、第２導電膜により第３マスクを用い
ソース及びドレイン電橋を設ける工程と、眉間絶縁膜を
堆積し第４マスクで所定のコンタクト開孔を設ける工程
と、第３導電膜によりソースまたはドレイン配線、ゲー
ト配線を設ける工程とからの成るＴＰＴの製造方法であ
る。イオン注入後の不純物活性化をビームアニールで行
う際、均一性が向上し、第３導電膜と共に第２導電膜、
一導電型半導体膜で冗長配線を行え、液晶表示用ＴＰＴ
基板等の高歩留まり化が図れる。
らにその上にゲート絶縁膜と第１導電膜を形成する工程
と、第１マスクにより第１導電膜及びデー１！Ｉ！膜を
選択エッチし、所定のチャンネル長と所定のチャンネル
幅より広く前記２つの膜を残す工程と、露出した半導体
膜にイオン注入して一導電型半導体膜を設ける工程と、
第２マスクにより所定のチャンネル幅を有するトランジ
スタ形杖に第１導電膜、ゲート絶縁膜、高抵抗及び一導
電型半導体膜を残し、一導電型ソース及びドレイン領域
、高抵抗チャンネル領域、第１導電膜によるゲート電極
を形成する工程と、第２導電膜により第３マスクを用い
ソース及びドレイン電橋を設ける工程と、眉間絶縁膜を
堆積し第４マスクで所定のコンタクト開孔を設ける工程
と、第３導電膜によりソースまたはドレイン配線、ゲー
ト配線を設ける工程とからの成るＴＰＴの製造方法であ
る。イオン注入後の不純物活性化をビームアニールで行
う際、均一性が向上し、第３導電膜と共に第２導電膜、
一導電型半導体膜で冗長配線を行え、液晶表示用ＴＰＴ
基板等の高歩留まり化が図れる。
非晶質Ｓｉ （ａ−Ｓｉ）や多結晶５ｉ（Ｐ−５ｉ）を
用いたＴＰＴは、液晶表示装置等に応用されつつある。
用いたＴＰＴは、液晶表示装置等に応用されつつある。
Ｐ−３ｉＴＦＴは主に高温プロセスで製造され、製造
方法が容易で偉績性が得やすい反面、大面積基板化しに
くい問題がある。第２図には日経エレクトロニクス１９
８４年９月１０日号２１１頁に示されたＰ−５ｉＴＦＴ
の製造工程例を示す、第２図［１）（ａ））は石英等の
絶縁基板１上に第１ Ｐ−５ｉ膜を堆積し、トランジ
スタ部のＰ−５ｉ膜２４を島状に残し、ゲート絶縁１ｆ
！５を形成した状態。第２開（ｂ）は第２ Ｐ−３ｔ膜
を堆積しゲート電極１３として残し、イオン注入により
ゲート電極１３をｎ・化すると共に第１ ｐ−５ｔｌ簗
２４内にｎ。
方法が容易で偉績性が得やすい反面、大面積基板化しに
くい問題がある。第２図には日経エレクトロニクス１９
８４年９月１０日号２１１頁に示されたＰ−５ｉＴＦＴ
の製造工程例を示す、第２図［１）（ａ））は石英等の
絶縁基板１上に第１ Ｐ−５ｉ膜を堆積し、トランジ
スタ部のＰ−５ｉ膜２４を島状に残し、ゲート絶縁１ｆ
！５を形成した状態。第２開（ｂ）は第２ Ｐ−３ｔ膜
を堆積しゲート電極１３として残し、イオン注入により
ゲート電極１３をｎ・化すると共に第１ ｐ−５ｔｌ簗
２４内にｎ。
ソース及びドレイン領域２２．２３を設けた状態を示す
、第２図（ｃ）で層間絶縁膜６を堆積し、第２図（ｄｌ
は各コンタクト開孔を設けた後、透明導電膜によリドレ
イン電極３１．ソース電極（画素電極）３２を形成した
完成図である０本従来例では、基本的に６００°Ｃ以上
の高温プロセスを用いるため大面積基板化がしにくい、
低温化して大面積基板化する一方法としてａ−５Ｌ等を
レーザ等でビームアニールしＰ−３ｉ膜を形成すること
があるが、特に第２図（ｂｌのイオン注入後の不純物活
性化を行うビームアニール時に島状のＰ−３ｉ膜２４の
大きさ等により熱容量が異なったら、Ｐ−５ｉ膜２４の
端部の温度が上がりやすいなど不均一になりやすく、そ
の結果として特性の均一なＴＰＴを得ることは困難であ
った。
、第２図（ｃ）で層間絶縁膜６を堆積し、第２図（ｄｌ
は各コンタクト開孔を設けた後、透明導電膜によリドレ
イン電極３１．ソース電極（画素電極）３２を形成した
完成図である０本従来例では、基本的に６００°Ｃ以上
の高温プロセスを用いるため大面積基板化がしにくい、
低温化して大面積基板化する一方法としてａ−５Ｌ等を
レーザ等でビームアニールしＰ−３ｉ膜を形成すること
があるが、特に第２図（ｂｌのイオン注入後の不純物活
性化を行うビームアニール時に島状のＰ−３ｉ膜２４の
大きさ等により熱容量が異なったら、Ｐ−５ｉ膜２４の
端部の温度が上がりやすいなど不均一になりやすく、そ
の結果として特性の均一なＴＰＴを得ることは困難であ
った。
本発明は畝上の従来技術の問題を解決すべくなされ、ビ
ームアニールを用いて大面積基板にも適用でき、かつ冗
長配線が可能な簡単な製造方法を提供するものである。
ームアニールを用いて大面積基板にも適用でき、かつ冗
長配線が可能な簡単な製造方法を提供するものである。
絶縁基板上にａ−Ｓｉ等の高抵抗半導体膜を堆積し、ビ
ームアニールしてＰ−３ｔまたは単結晶Ｓｉ化する工程
と、ゲート絶縁膜、第１導電膜を順次堆積し第１マスク
で両膜を選択エッチし、所定のチャンネル長を有し、所
定のチャンネル幅より広い島状が領域とする工程と、イ
オン注入及びビームアニールにより島状領域以外の半導
体膜を一導電型（例えばｎ”）化する工程と、第２マス
クを用い所定のチャンネル幅及びｎ１ソース及びドレイ
ン領域を形成すべ（第１導電膜、ゲート絶縁膜、ｎ゛及
び高抵抗半導体膜を選択エッチする工程と、第２導電膜
によりソース及びドレイン電極を第３マスクを用いて形
成する工程と、眉間絶縁膜を堆積し、第４マスクにより
各コンタクト開孔を設ける工程と、第３導電膜によりゲ
ート配線等必要な配線を第５マスクを用い形成する工程
より成る。第１導電膜はゲート電極となり、第２導電膜
には透明導電膜を用い、第３導電膜には外部取り出し端
子等が形成しやすい金属を用いる。
ームアニールしてＰ−３ｔまたは単結晶Ｓｉ化する工程
と、ゲート絶縁膜、第１導電膜を順次堆積し第１マスク
で両膜を選択エッチし、所定のチャンネル長を有し、所
定のチャンネル幅より広い島状が領域とする工程と、イ
オン注入及びビームアニールにより島状領域以外の半導
体膜を一導電型（例えばｎ”）化する工程と、第２マス
クを用い所定のチャンネル幅及びｎ１ソース及びドレイ
ン領域を形成すべ（第１導電膜、ゲート絶縁膜、ｎ゛及
び高抵抗半導体膜を選択エッチする工程と、第２導電膜
によりソース及びドレイン電極を第３マスクを用いて形
成する工程と、眉間絶縁膜を堆積し、第４マスクにより
各コンタクト開孔を設ける工程と、第３導電膜によりゲ
ート配線等必要な配線を第５マスクを用い形成する工程
より成る。第１導電膜はゲート電極となり、第２導電膜
には透明導電膜を用い、第３導電膜には外部取り出し端
子等が形成しやすい金属を用いる。
大面積基板使用にあたっては、半導体膜には低温・大面
積＃！、積可能なａ−３ｉ膜等を用い、必要な部分（例
えばトランジスタ部）のみをレーザ等でビームアニール
すれば良い、基本的にビームアニールは急熱急冷のため
基板は耐高温性のないものも使え、大面積化・低価格化
が可能である。イオン注入後の不純物の活性化にビーム
アニールを用いる際、基板上全面に半導体膜があるので
、均一アニールしやすい、さらに、本発明では同一配線
に一導電型半導体膜、第２導電膜、第３導電膜を用いた
冗長配線が可能なため、断線等欠陥が発生しに＜＜、高
歩留まりで例えば液晶表示装置用ＴＰＴ基板が得られる
。
積＃！、積可能なａ−３ｉ膜等を用い、必要な部分（例
えばトランジスタ部）のみをレーザ等でビームアニール
すれば良い、基本的にビームアニールは急熱急冷のため
基板は耐高温性のないものも使え、大面積化・低価格化
が可能である。イオン注入後の不純物の活性化にビーム
アニールを用いる際、基板上全面に半導体膜があるので
、均一アニールしやすい、さらに、本発明では同一配線
に一導電型半導体膜、第２導電膜、第３導電膜を用いた
冗長配線が可能なため、断線等欠陥が発生しに＜＜、高
歩留まりで例えば液晶表示装置用ＴＰＴ基板が得られる
。
ａ、実施例Ｉ ＴＦＴ製造工程（第１図）第１図の本
発明によるＴＰＴ製造工程に沿った断面図を用い、本発
明を詳述する。第１図（１）（ａ）は、絶縁基板１上に
ａ−５ｉ膜２を堆積した後、必要な部分をビームアニー
ルし多結晶または単結晶のＳｔ膜２０を形成した状態で
ある。基板ｌには石英、ガラス等を用いるが、耐高温性
のない基板の場合には表面にＳｉＯｘ、 ＳｉＮｘ、
ＰＳＧ等の絶縁膜を１層又は多層コートすると有効であ
る。
発明によるＴＰＴ製造工程に沿った断面図を用い、本発
明を詳述する。第１図（１）（ａ）は、絶縁基板１上に
ａ−５ｉ膜２を堆積した後、必要な部分をビームアニー
ルし多結晶または単結晶のＳｔ膜２０を形成した状態で
ある。基板ｌには石英、ガラス等を用いるが、耐高温性
のない基板の場合には表面にＳｉＯｘ、 ＳｉＮｘ、
ＰＳＧ等の絶縁膜を１層又は多層コートすると有効であ
る。
ａ−３ｔ膜２の堆積は、薄着、スパッタ等の他にプラグ
７ＣＶＤ （ＰＣＶＤ）や光ＣＶＤが用いられる。ビー
ムアニールには、Ａｒ＋ エキシマレーザ光。
７ＣＶＤ （ＰＣＶＤ）や光ＣＶＤが用いられる。ビー
ムアニールには、Ａｒ＋ エキシマレーザ光。
電子線、赤外線等のエネルギービームを用い、少なくと
もＴＦＴ部のみをアニールすればよい、Ｓｉ膜２０は所
定のＴＰＴ特性に基づき、ノンドープまたは不純物が微
量添加された高抵抗膜であり、不純物添加はａ−３ｉ膜
２堆積時、またはビームアニールの前もしくは後に行わ
れる。第１図（ｂ）はゲート絶縁膜５、第１導電膜３を
順次堆積した断面である。ゲート絶縁膜５にはＰ ＣＶ
Ｄ、光ＣＶＤ、熱ＣＶＤ等によるＳｉＯｘやＳｉＮｘ
が用いられ、第１導電膜３にはｃｒ４ａ＋１１＋Ｍｏ等
の金属が通常用いられる。
もＴＦＴ部のみをアニールすればよい、Ｓｉ膜２０は所
定のＴＰＴ特性に基づき、ノンドープまたは不純物が微
量添加された高抵抗膜であり、不純物添加はａ−３ｉ膜
２堆積時、またはビームアニールの前もしくは後に行わ
れる。第１図（ｂ）はゲート絶縁膜５、第１導電膜３を
順次堆積した断面である。ゲート絶縁膜５にはＰ ＣＶ
Ｄ、光ＣＶＤ、熱ＣＶＤ等によるＳｉＯｘやＳｉＮｘ
が用いられ、第１導電膜３にはｃｒ４ａ＋１１＋Ｍｏ等
の金属が通常用いられる。
第１図（ｃ）は第１マスクを用い第１導電膜３．ゲート
絶縁膜５にほぼ同一形状に選択エッチし、露出した５ｉ
ｌ１２２０に選択イオン注入した状態を示す。
絶縁膜５にほぼ同一形状に選択エッチし、露出した５ｉ
ｌ１２２０に選択イオン注入した状態を示す。
第１マスクはビームアニールされたＴＦＴ部に所定のチ
ャンネル長い（Ｌ）で所定のチャンネル幅（Ｗ）より広
い寸法で第１導電膜３．ゲート絶縁膜５を島状に残す様
設定される０選択イオン注入はこの島１Ｒ膜をマスクに
行われ、ｎチャンネルＴＦＴの場合ＰやＡＳ等のｎ型不
純物が添加されｎ゛Ｓｉ膜２５膜形５される。注入不純
物の活性化は熱処理でも可能だがビームアニールが有効
である。ビームアニールは光、電子線等で基板１の表面
側から、または基板１に吸収されにくいビーム（例えば
光）ならば基板ｌの裏面から行われ、ｎ’ｓｉ膜２５膜
島５す必要はない。第１図＋ｄ＋では、第２マスクを用
いＴＦＴ部が形成された状態を示す。第２マスクでは、
チャンネル幅Ｗをきめる寸法で第１導電膜３、ゲート絶
縁膜５．高抵抗及びｎ″Ｓｉ膜２４．２５が選択エッチ
され、チャンネル長し方向には高抵抗Ｓｉ膜（チャンネ
ル領域）２４をはさんで両側にｎ″Ｓｉ膜２５が残され
、ｎ゛ ドレイン及びソース領域２１．２２が形成され
る。第１導電膜３はゲート電極１３の役目をもつ。第１
図（ｅｌは、第２導電膜３０を堆積後筒３マスクにより
ドレイン及びソース電極３１．３２を設けた状態である
。第２導電膜３０は液晶表示ＴＰＴ基板の場合には、透
明導電膜（例えばＩＴＯ）が最適であり、ソース電極３
２は画素電極も兼ねることができる。第１図（ｆｌは、
完成ＴＰＴ断面図であり、眉間絶縁膜６の堆積、第４マ
スクによるコンタクト開孔、第３導電膜４０の堆積、第
５マスクによるゲート配線４３等必要な配線の形成によ
り完成される。眉間絶縁膜６にはＰＣＶＤ等によるＳｉ
Ｏｘ、ＳｉＮｘや塗布絶縁膜（ＳｉＯｘ、ＰＩＱ）が用
いられる。第４マスクで、ゲート電極１３上の他に例え
ばドレイン電極３１上、必要に応じソース電極３２上の
眉間絶縁膜６に開孔を設ける。第３導電膜４０には各電
極配線、各電極間配線及び外部取り出し端子に適当な金
属例えば＾ｌ、＾Ｕが少な（とも最上層にある金属が用
いられる。第１図（ｆｌでは、第３導電膜４０でドレイ
ン配線４１．ソース配線４２も形成した例を示したが、
ソース電極３２が画素電極の場合にはソース配線４２は
必ずしも必要ない０本発明では、交差配線は、ｎ”５ｉ
ｌｌｉ２５または第２導電膜３０と第３導電膜４０の間
で眉間絶縁膜６を介して行える。
ャンネル長い（Ｌ）で所定のチャンネル幅（Ｗ）より広
い寸法で第１導電膜３．ゲート絶縁膜５を島状に残す様
設定される０選択イオン注入はこの島１Ｒ膜をマスクに
行われ、ｎチャンネルＴＦＴの場合ＰやＡＳ等のｎ型不
純物が添加されｎ゛Ｓｉ膜２５膜形５される。注入不純
物の活性化は熱処理でも可能だがビームアニールが有効
である。ビームアニールは光、電子線等で基板１の表面
側から、または基板１に吸収されにくいビーム（例えば
光）ならば基板ｌの裏面から行われ、ｎ’ｓｉ膜２５膜
島５す必要はない。第１図＋ｄ＋では、第２マスクを用
いＴＦＴ部が形成された状態を示す。第２マスクでは、
チャンネル幅Ｗをきめる寸法で第１導電膜３、ゲート絶
縁膜５．高抵抗及びｎ″Ｓｉ膜２４．２５が選択エッチ
され、チャンネル長し方向には高抵抗Ｓｉ膜（チャンネ
ル領域）２４をはさんで両側にｎ″Ｓｉ膜２５が残され
、ｎ゛ ドレイン及びソース領域２１．２２が形成され
る。第１導電膜３はゲート電極１３の役目をもつ。第１
図（ｅｌは、第２導電膜３０を堆積後筒３マスクにより
ドレイン及びソース電極３１．３２を設けた状態である
。第２導電膜３０は液晶表示ＴＰＴ基板の場合には、透
明導電膜（例えばＩＴＯ）が最適であり、ソース電極３
２は画素電極も兼ねることができる。第１図（ｆｌは、
完成ＴＰＴ断面図であり、眉間絶縁膜６の堆積、第４マ
スクによるコンタクト開孔、第３導電膜４０の堆積、第
５マスクによるゲート配線４３等必要な配線の形成によ
り完成される。眉間絶縁膜６にはＰＣＶＤ等によるＳｉ
Ｏｘ、ＳｉＮｘや塗布絶縁膜（ＳｉＯｘ、ＰＩＱ）が用
いられる。第４マスクで、ゲート電極１３上の他に例え
ばドレイン電極３１上、必要に応じソース電極３２上の
眉間絶縁膜６に開孔を設ける。第３導電膜４０には各電
極配線、各電極間配線及び外部取り出し端子に適当な金
属例えば＾ｌ、＾Ｕが少な（とも最上層にある金属が用
いられる。第１図（ｆｌでは、第３導電膜４０でドレイ
ン配線４１．ソース配線４２も形成した例を示したが、
ソース電極３２が画素電極の場合にはソース配線４２は
必ずしも必要ない０本発明では、交差配線は、ｎ”５ｉ
ｌｌｉ２５または第２導電膜３０と第３導電膜４０の間
で眉間絶縁膜６を介して行える。
ｂ、実施例２ 単位画素ＴＦＴ部（第３図）第３図には
本発明の製造方法によるＴＰＴ構造例が、液晶表示装置
用基板の単位画素部について示しである。第３図（ａ）
はマスク構成を示す平面図、第３図（ｂｌ及び第３図（
ｃ）は、それぞれ第３図（１）（ａ）のＡ−Ａ’線及び
Ｂ−Ｂ”線にそった断面図である。
本発明の製造方法によるＴＰＴ構造例が、液晶表示装置
用基板の単位画素部について示しである。第３図（ａ）
はマスク構成を示す平面図、第３図（ｂｌ及び第３図（
ｃ）は、それぞれ第３図（１）（ａ）のＡ−Ａ’線及び
Ｂ−Ｂ”線にそった断面図である。
ゲート電極１３及びチャンネル領域２４は第１マスクで
チャンネル長を、第２マスクでチャンネル幅をきめられ
る。第３導電膜によるゲート配線４３はゲート電極１３
とその上の眉間綿＆ｉ膜６に設けた開孔を介して接続さ
れ、水平方向にＹ電極として配される。Ｘ電極（ドレイ
ン電極３１）との交差部を除きゲート配線４３の下部に
は第２マスクで形成されるｎ″Ｓｉ膜ゲート配線２３が
コンタクト開孔を介して補助的に設けである。第２導電
膜によるドレイン電極３１は垂直方向にＸ電極として配
され、その下にはｎ゛ ドレイン領域２１が補助配線と
して配され、その上にはｂｌ掻との交差部を除き第３導
電膜によるドレイン配線４１も補助的に形成される。
チャンネル長を、第２マスクでチャンネル幅をきめられ
る。第３導電膜によるゲート配線４３はゲート電極１３
とその上の眉間綿＆ｉ膜６に設けた開孔を介して接続さ
れ、水平方向にＹ電極として配される。Ｘ電極（ドレイ
ン電極３１）との交差部を除きゲート配線４３の下部に
は第２マスクで形成されるｎ″Ｓｉ膜ゲート配線２３が
コンタクト開孔を介して補助的に設けである。第２導電
膜によるドレイン電極３１は垂直方向にＸ電極として配
され、その下にはｎ゛ ドレイン領域２１が補助配線と
して配され、その上にはｂｌ掻との交差部を除き第３導
電膜によるドレイン配線４１も補助的に形成される。
Ｘ及びＹ電極交差部は上から第３導電膜（ゲート配線４
３）一層間絶縁膜６−第２導電膜（ドレイン電極３１）
−ｎ″Ｓｉ膜（ｎ” ドレイン領域２１）の構造であ
る。ソース電極３２は第２導電膜（透明導電膜）で形成
され、その上の眉間絶縁膜６は第４マスク工程で除去さ
れる０本構造例では、Ｘ及びＹ電極共に冗長配線を行っ
ているので、断線しにくくかつ配線抵抗も低い、また本
発明画素ＴＰＴに限らず、駆動回路用ＴＰＴにも同じ工
程で通用できるので、駆動回路を混載したＴＰＴ液晶表
示装置に適した製造方法である。
３）一層間絶縁膜６−第２導電膜（ドレイン電極３１）
−ｎ″Ｓｉ膜（ｎ” ドレイン領域２１）の構造であ
る。ソース電極３２は第２導電膜（透明導電膜）で形成
され、その上の眉間絶縁膜６は第４マスク工程で除去さ
れる０本構造例では、Ｘ及びＹ電極共に冗長配線を行っ
ているので、断線しにくくかつ配線抵抗も低い、また本
発明画素ＴＰＴに限らず、駆動回路用ＴＰＴにも同じ工
程で通用できるので、駆動回路を混載したＴＰＴ液晶表
示装置に適した製造方法である。
以上の説明の様に本発明は、ビームアニールを用いるこ
とにより多結晶または単結晶半導体薄膜を用いたＴＰＴ
装置を大面積に均一性良く、かつ高歩留まりに製造でき
る。特に冗長配線が可能なので断線発生の確立が低くか
つ低砥抗であることも大面積化を助ける。ビームアニー
ルをしない高抵抗半導体はそのまま使えるので、例えば
ａ−３ｉデバイスと多結晶もしくは単結晶５ｉＴＦＴを
混載することも可能である。また、ＴＰＴはイオン注入
を用いたセルファラインで製作されるため高速動作が可
能で、ＴＰＴの応用範囲をさらに拡げられる。Ｓｉ膜の
導電型、不純物密度、ソースドレイン領域の導電型等に
よりデプレーション型、エンハンスメン型、ｎ及びＰチ
ャンネル等種々の特性のＴＰＴ例えば０ＭＯ３型にも本
発明は適用できる。Ｓｉ膜はビームアニールしない多結
晶や単結晶の場合にも本発明は用いられ、その適用範囲
は非常に広い。
とにより多結晶または単結晶半導体薄膜を用いたＴＰＴ
装置を大面積に均一性良く、かつ高歩留まりに製造でき
る。特に冗長配線が可能なので断線発生の確立が低くか
つ低砥抗であることも大面積化を助ける。ビームアニー
ルをしない高抵抗半導体はそのまま使えるので、例えば
ａ−３ｉデバイスと多結晶もしくは単結晶５ｉＴＦＴを
混載することも可能である。また、ＴＰＴはイオン注入
を用いたセルファラインで製作されるため高速動作が可
能で、ＴＰＴの応用範囲をさらに拡げられる。Ｓｉ膜の
導電型、不純物密度、ソースドレイン領域の導電型等に
よりデプレーション型、エンハンスメン型、ｎ及びＰチ
ャンネル等種々の特性のＴＰＴ例えば０ＭＯ３型にも本
発明は適用できる。Ｓｉ膜はビームアニールしない多結
晶や単結晶の場合にも本発明は用いられ、その適用範囲
は非常に広い。
第１図ｉ１）（ａ）〜＋ｆｌは本発明の製造方法による
ＴＰＴ工程断面図、第２図（１）（ａ）〜（ｄｌは従来
技術に基づいたＴＰＴ製造工程断面図、第３図Ｔ１）（
ａ）は本発明に基づ＜ＴＰＴ単位画素平面図、第３図（
ｂｌ及び第３図（Ｃ）はそれぞれ第３図（１）（ａ）の
Ａ−Ａ ’線、及びＢ−Ｂ ’線に沿った断面図である
。 １・・・基板 ２・・・ａ−３ｉ膜３・・・第
１導電膜 ５・・・ゲート絶縁膜 ６・・・層間絶縁膜１３・・・
ゲート電極 ２０・・・Ｓｉ膜２１・・・ｎ９ ドレ
イン領域 ２２・・・ｎ９ソース領域 ２４・・・チャンネル領域 ２５・・・ｎ０Ｓｉｌｌ！ ３０・・・第２導電膜 ３１・・・ドレイン電極３２
・・・ソース電極 ４０・・・第３導電膜４１・・・
ドレイン配線 ４２・・・ソース配線４３・・・ゲート
配線 以上 従来のＴＰＴの製造工程断面図 第２図 、 軍３５Ａ
ＴＰＴ工程断面図、第２図（１）（ａ）〜（ｄｌは従来
技術に基づいたＴＰＴ製造工程断面図、第３図Ｔ１）（
ａ）は本発明に基づ＜ＴＰＴ単位画素平面図、第３図（
ｂｌ及び第３図（Ｃ）はそれぞれ第３図（１）（ａ）の
Ａ−Ａ ’線、及びＢ−Ｂ ’線に沿った断面図である
。 １・・・基板 ２・・・ａ−３ｉ膜３・・・第
１導電膜 ５・・・ゲート絶縁膜 ６・・・層間絶縁膜１３・・・
ゲート電極 ２０・・・Ｓｉ膜２１・・・ｎ９ ドレ
イン領域 ２２・・・ｎ９ソース領域 ２４・・・チャンネル領域 ２５・・・ｎ０Ｓｉｌｌ！ ３０・・・第２導電膜 ３１・・・ドレイン電極３２
・・・ソース電極 ４０・・・第３導電膜４１・・・
ドレイン配線 ４２・・・ソース配線４３・・・ゲート
配線 以上 従来のＴＰＴの製造工程断面図 第２図 、 軍３５Ａ
Claims (6)
- （１）（ａ）絶縁基板上に高抵抗の半導体膜を堆積する
第１工程 （ｂ）前記半導体膜上にゲート絶縁膜及び第１導電膜を
堆積する第２工程 （ｃ）所定のトランジスタ部に所定のチャンネル長で、
かつ所定のチャンネル幅より広い第１マスクを用い第１
導電膜及びゲート絶縁膜をほぼ同一形状に残す第３工程 （ｄ）第３工程で露出した半導体膜に前記選択エッチさ
れた第１導電膜をマスクにしてイオン注入を行い、一導
電型半導体領域とする第４工程（ｅ）所定のチャンネル
幅に第１導電膜、ゲート絶縁膜、高抵抗の半導体膜を残
し、かつチャンネル長方向には前記一導電型半導体領域
によるソース及びドレイン領域を残すべく第２マスクを
用い、第１導電膜、ゲート絶縁膜、半導体薄膜を選択エ
ッチし、第１導電膜によりゲート電極を、ゲート電極下
部にゲート絶縁膜を介して高抵抗半導体膜によるチャン
ネル領域を、チャンネル領域をはさんだ両側にソース及
びドレイン領域を形成する第５工程 （ｆ）第２導電膜を堆積し、第３マスクを用いた選択エ
ッチによりソース及びドレイン電極を形成する第６工程 （ｇ）層間絶縁膜を堆積し、第４マスクにより少なくと
もゲート電極上及びソース若しくはドレイン電極上にコ
ンタクト開孔を行う第７工程 （ｈ）第３導電膜を堆積し、第５マスクにより少なくと
もゲート配線及びソース若しくはドレイン配線を形成す
る第８工程 とから成る薄膜トランジスタの製造方法。 - （２）前記第１工程後、半導体膜の少なくとも所定のト
ランジスタ部をエネルギービームでアニールすることを
特徴とする特許請求の範囲第１項記載の薄膜トランジス
タの製造方法。 - （３）前記第４工程において、イオン注入後の注入不純
物の活性化を前記基板表面または裏面からのエネルギー
ビームによるアニールで行うことを特徴とする特許請求
の範囲第１項または第２項記載の薄膜トランジスタの製
造方法。 - （４）前記第２導電膜が透明導電膜であることを特徴と
する特許請求の範囲第１項から第３項のいずれか記載の
薄膜トランジスタの製造方法。 - （５）前記ソースもしくはドレイン配線の少なくとも一
部が、第２導電膜または一導電型半導体膜の一方または
両方と第３導電膜によって冗長配線されていることを特
徴とする特許請求の範囲第１項から第４項のいずれか記
載の薄膜トランジスタの製造方法。 - （６）前記ゲート配線の少なくとも一部が、第２導電膜
または一導電型半導体膜の一方または両方と第３導電膜
によって冗長配線されていることを特徴とする特許請求
の範囲第１項から第５項のいずれか記載の薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9881986A JPS62254467A (ja) | 1986-04-28 | 1986-04-28 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9881986A JPS62254467A (ja) | 1986-04-28 | 1986-04-28 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62254467A true JPS62254467A (ja) | 1987-11-06 |
Family
ID=14229920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9881986A Pending JPS62254467A (ja) | 1986-04-28 | 1986-04-28 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62254467A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01283879A (ja) * | 1988-05-11 | 1989-11-15 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜形半導体装置とその製造方法 |
| JPH0322540A (ja) * | 1989-06-20 | 1991-01-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0334459A (ja) * | 1989-06-30 | 1991-02-14 | Semiconductor Energy Lab Co Ltd | 電界効果型半導体装置の作製方法 |
| JPH0437144A (ja) * | 1990-06-01 | 1992-02-07 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法 |
| US6352883B1 (en) | 1991-02-22 | 2002-03-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
-
1986
- 1986-04-28 JP JP9881986A patent/JPS62254467A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01283879A (ja) * | 1988-05-11 | 1989-11-15 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜形半導体装置とその製造方法 |
| JPH0322540A (ja) * | 1989-06-20 | 1991-01-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0334459A (ja) * | 1989-06-30 | 1991-02-14 | Semiconductor Energy Lab Co Ltd | 電界効果型半導体装置の作製方法 |
| JPH0437144A (ja) * | 1990-06-01 | 1992-02-07 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法 |
| US6458200B1 (en) | 1990-06-01 | 2002-10-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating thin-film transistor |
| US6740547B2 (en) | 1990-06-01 | 2004-05-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating thin-film transistor |
| US7018874B2 (en) | 1990-06-01 | 2006-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating thin-film transistor |
| US6352883B1 (en) | 1991-02-22 | 2002-03-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6717180B2 (en) | 1991-02-22 | 2004-04-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
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