JPH10200125A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ボトムゲート構造を有する薄膜トランジスタ
の寄生容量を低減化する。 【解決手段】 薄膜トランジスタは絶縁基板０に形成さ
れたゲート電極１と、ゲート絶縁膜２，５及び堆積層３
を含む絶縁体を介してゲート電極１より上層に形成され
た半導体薄膜６とからなる。半導体薄膜６はチャネル領
域Ｃｈとその両側に位置するソース領域Ｓ及びドレイン
領域Ｄとに分かれている。絶縁体はゲート電極１の上面
とチャネル領域Ｃｈとの間に介在する第１部分Ａの厚み
ｔｏｘよりも、ゲート電極１の下面の延長上とソース領
域Ｓ及びドレイン領域Ｄとの間に介在する第２部分Ｂの
厚みｔｉｎの方が大きい。ゲート電極１は絶縁基板０の
表面から盛り上って形成されており、絶縁体の第１部分
Ａはゲート絶縁膜２，５からなる一方、絶縁体の第２部
分Ｂはゲート絶縁膜２，５の他に追加の堆積層３を含ん
でおり、これにより寄生容量を低減化可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタ及
びその製造方法に関する。より詳しくは、低温プロセス
（例えば、プロセス最高温度が６００℃以下）に適した
薄膜トランジスタ及びその製造方法に関する。更に詳し
くは、寄生容量の低減化が可能な薄膜トランジスタの構
造及び製法に関する。

【０００２】

【従来の技術】アクティブマトリクス型液晶ディスプレ
イのスイッチング素子として薄膜トランジスタが広く用
いられている。薄膜トランジスタの活性層（チャネル領
域）となる半導体薄膜には従来から多結晶シリコンが採
用されている。多結晶シリコン薄膜トランジスタは、ス
イッチング素子に用いられるばかりでなく、回路素子と
しても利用でき、同一基板上にスイッチング素子と合わ
せて周辺駆動回路を内蔵できる。また、多結晶シリコン
薄膜トランジスタは微細化が可能な為、画素構造におけ
るスイッチング素子の専有面積を縮小でき画素の高開口
率化が達成できる。従来、多結晶シリコン薄膜トランジ
スタは製造工程上プロセス最高温度が１０００℃程度に
達し、耐熱性に優れた石英ガラスなどが絶縁基板として
用いられていた。製造プロセス上比較的低融点のガラス
基板を使用することは困難であった。しかしながら、液
晶ディスプレイの低コスト化の為には低融点ガラス板材
料の使用が必要不可欠である。そこで、近年プロセス最
高温度が６００℃以下になる所謂低温プロセスの開発が
進められている。特に、低温プロセスは大型の液晶ディ
スプレイを製造する時、コスト面から極めて有利にな
る。

【０００３】一般に、高温プロセスで作成される多結晶
シリコン薄膜トランジスタは所謂トップゲート構造を有
している。即ち、半導体薄膜の上にゲート絶縁膜を介し
てゲート電極を重ねた構造である。これに対し、低温プ
ロセスではボトムゲート構造が注目を集めている。これ
は、従来から非晶質薄膜トランジスタで一般的に採用さ
れている構造であって、半導体薄膜の下にゲート絶縁膜
を介してゲート電極を配したものである。低温プロセス
による多結晶シリコン薄膜トランジスタの製造を行なう
場合、ボトムゲート構造を採用すると非晶質シリコン薄
膜トランジスタで用いられている製造技術や製造装置を
ある程度転用することが可能である。また、ボトムゲー
ト構造ではゲート電極の遮蔽効果により絶縁基板内に含
まれる可動イオンが半導体薄膜中に浸入することを防止
でき、信頼性向上につながる。これらの理由により、高
温プロセスで一般的に採用されているトップゲート構造
に比べ、低温プロセスではボトムゲート構造が有利であ
るとされている。

【０００４】

【発明が解決しようとする課題】図８に、従来のボトム
ゲート型薄膜トランジスタの一例を示す。図示する様
に、薄膜トランジスタは絶縁基板０に形成されたゲート
電極１と、２層のゲート絶縁膜２，５を介してゲート電
極１より上層に形成された半導体薄膜６とを有してい
る。半導体薄膜６はチャネル領域Ｃｈとその両側に位置
するソース領域Ｓ及びドレイン領域Ｄとに分かれてい
る。なお、この例は所謂ＬＤＤ構造となっており、チャ
ネル領域Ｃｈとドレイン領域Ｄとの間に低濃度不純物領
域（ＬＤＤ領域）１０が介在している。同様に、チャネ
ル領域Ｃｈとソース領域Ｓとの間にもＬＤＤ領域１０が
介在している。係る構造を有するボトムゲート型の薄膜
トランジスタは層間絶縁膜１２及びパシベーション膜１
３により被覆されている。その上には信号電極１６が形
成されており、コンタクトホールを介してソース領域Ｓ
に接続している。最上層には平坦化膜１４が塗工されて
おり、その上には画素電極１５が形成されている。この
画素電極１５はコンタクトホールを介してドレイン領域
Ｄに接続している。

【０００５】従来のボトムゲート構造では、２層のゲー
ト絶縁膜２，５の総厚が絶縁基板０の全面に渡って一定
である。即ち、２層のゲート絶縁膜２，５は、ゲート電
極１の上面とチャネル領域Ｃｈとの間に介在する第１部
分Ａの総厚ｔｏｘと、ゲート電極１の下面の延長上とド
レイン領域Ｄ及びソース領域Ｓとの間に介在するに第２
部分Ｂの総厚ｔｉｎとが等しくなっている。薄膜トラン
ジスタのチャネル領域Ｃｈの下方に位置するゲート絶縁
膜２，５はソース領域Ｓ及びドレイン領域Ｄの下部まで
等しい膜厚で延在しており、ｔｏｘとｔｉｎは等しい。
この為、ゲート電極１とソース領域Ｓが近接し、必然的
にゲート／ソース間の寄生容量Ｃｇｓが大きくなる。同
様にゲート／ドレイン間の寄生容量Ｃｇｄも大きくなっ
てしまう。換言すると、従来のボトムゲート型薄膜トラ
ンジスタでは、その構造上ゲート電極１とＬＤＤ領域１
０を含めたソース領域Ｓ及びドレイン領域Ｄとの間のオ
ーバーラップ部分がトップゲート構造に比べて大きくな
る。その結果、寄生容量Ｃｇｓ，Ｃｇｄが増大し、薄膜
トランジスタの動作特性に悪影響を及ぼすという課題が
ある。前述した様に、多結晶シリコン薄膜トランジスタ
は非晶質シリコン薄膜トランジスタに比べて大電流を流
せる為、アクティブマトリクス型の液晶ディスプレイに
応用した場合画素駆動用のスイッチング素子に加え周辺
駆動回路を同時に形成できることが特徴である。しかし
ながら、小電流領域でのみ使うことを前提とした非晶質
シリコン薄膜トランジスタでは問題にならなかった寄生
容量の存在が、周辺駆動回路を高周波数で駆動させる際
には重大な障害になるという問題点がある。

【０００６】

【課題を解決する為の手段】本発明は上述した従来の技
術の課題を解決するものであり、その目的は寄生容量を
従来構造に比べて低減化することを可能にしたボトムゲ
ート型薄膜トランジスタの構造及びその製造方法を提供
することにある。係る目的を達成する為に以下の手段を
講じた。即ち、本発明に係る薄膜トランジスタはボトム
ゲート型であり、絶縁基板に形成されたゲート電極と、
ゲート絶縁膜を含む絶縁体を介してゲート電極より上層
に形成された半導体薄膜とからなる。半導体薄膜はチャ
ネル領域とその両側に位置するソース領域及びドレイン
領域とに分かれている。特徴事項として、前記絶縁体
は、該ゲート電極の上面と該チャネル領域との間に介在
する第１部分の厚みよりも、該ゲート電極の下面の延長
上と該ソース領域及びドレイン領域との間に介在する第
２部分の厚みの方が大きい。例えば、前記ゲート電極は
該絶縁基板の表面から盛り上って形成されており、前記
絶縁体の第１部分はゲート絶縁膜からなる一方、前記絶
縁体の第２部分はゲート絶縁膜の他に追加の堆積層を含
んでいる。この堆積層の分だけ、絶縁体の第２部分の厚
みの方が第１部分の厚みよりも大きくなっている。ある
いは、前記ゲート電極は該絶縁基板の表面に埋め込んで
形成されており、前記絶縁体の第１部分はゲート絶縁膜
からなる一方、前記絶縁体の第２部分はゲート絶縁膜の
他に該絶縁基板の表面層を含む。この絶縁基板の表面層
の分だけ、絶縁体の第２部分の厚みが第１部分の厚みよ
りも大きくなる。

【０００７】上述した構造を有するボトムゲート型の薄
膜トランジスタは以下の工程により製造できる。まず第
１工程で絶縁基板の上にゲート電極を形成する。第２工
程で、該ゲート電極を被覆する様に該絶縁基板の上に堆
積層を形成する。第３工程で、該ゲート電極の直上から
該堆積層を選択的に除去する。第４工程で、該堆積層及
び該ゲート電極の上にゲート絶縁膜を成膜する。第５工
程で、該ゲート絶縁膜の上に半導体薄膜を形成する。最
後に第６工程で、該半導体薄膜に不純物を選択的に導入
してソース領域及びドレイン領域を形成するとともに両
者の間でゲート電極の直上にチャネル領域を設ける。前
記第３工程は、該堆積層の表面にネガ型のフォトレジス
トを塗工する工程と、該ゲート電極をマスクとして透明
な絶縁基板の裏面から露光処理を行い該ゲート電極の直
上からフォトレジストを選択的に除去する工程と、該フ
ォトレジストを介して該堆積層をエッチングし該ゲート
電極の直上から該堆積層を除去する工程とを含む。ある
いは、本発明に係る薄膜トランジスタは以下の工程によ
っても製造可能である。まず第１工程で、絶縁基板の表
面に所定のパタンに沿って溝を形成する。第２工程で、
該溝中にゲート電極を埋め込む。第３工程で、該絶縁基
板及びゲート電極の上にゲート絶縁膜を成膜する。第４
工程で、該ゲート絶縁膜の上に半導体薄膜を形成する。
最後に第５工程で、該半導体薄膜に不純物を選択的に導
入してソース領域及びドレイン領域を形成するとともに
両者の間でゲート電極の直上にチャネル領域を設ける。

【０００８】本発明によれば、薄膜トランジスタはボト
ムゲート構造を有しており、ゲート電極はゲート絶縁膜
を含む絶縁体を介して半導体薄膜の下方に位置する。こ
の絶縁体はゲート電極の上面とチャネル領域との間に介
在する第１部分の厚みよりも、ゲート電極の下面の延長
上とソース領域及びドレイン領域との間に介在する第２
部分の厚みの方が大きい。この為、従来構造に比較する
と、ゲート／ソース間の寄生容量及びゲート／ドレイン
間の寄生容量が低減化されており、薄膜トランジスタの
動作特性を改善できる。

【０００９】

【発明の実施の形態】以下図面を参照して本発明の実施
形態を詳細に説明する。図１は、本発明に係る薄膜トラ
ンジスタの第１実施形態を示す模式的な断面図である。
図示する様に、薄膜トランジスタはガラスなどからなる
絶縁基板０の上に形成されている。この薄膜トランジス
タはボトムゲート構造を有し、ゲート電極１とゲート絶
縁膜２，５を含む絶縁体を介してゲート電極１より上層
に形成された半導体薄膜６とからなる。半導体薄膜６は
多結晶シリコンからなり、チャネル領域Ｃｈとその両側
に位置するソース領域Ｓ及びドレイン領域Ｄとに分かれ
ている。なお、本薄膜トランジスタは所謂ＬＤＤ構造を
有しており、チャネル領域Ｃｈとソース領域Ｓとの間に
ＬＤＤ領域１０が介在している。また、チャネル領域Ｃ
ｈとドレイン領域Ｄとの間にもＬＤＤ領域１０が介在し
ている。更に、チャネル領域Ｃｈはエッチングストッパ
ー８により保護されている。係る構成を有する薄膜トラ
ンジスタは層間絶縁膜１２及びパシベーション膜１３に
より被覆されている。その上には信号電極１６がパタニ
ング形成されており、コンタクトホールを介してソース
領域Ｓに接続している。最上層には平坦化膜１４が塗工
されており、薄膜トランジスタの凹凸を埋めている。平
坦化膜１４の上には画素電極１５がパタニング形成され
ており、コンタクトホールを介してドレイン領域Ｄに電
気接続している。絶縁基板０には所定の間隙を介して別
の絶縁基板２０が接合している。絶縁基板２０の内面に
は対向電極２１が形成されている。両絶縁基板０，２０
の間隙には液晶などの電気光学物質２２が保持されてお
り、アクティブマトリクス型の液晶ディスプレイが得ら
れる。

【００１０】本発明の特徴事項として、２層のゲート絶
縁膜２，５を含む絶縁体は、ゲート電極１の上面とチャ
ネル領域Ｃｈとの間に介在する第１部分Ａの厚みｔｏｘ
よりも、ゲート電極１の下面の延長上とソース領域Ｓ及
びドレイン領域Ｄとの間に介在する第２部分Ｂの厚みｔ
ｉｎの方が大きい。具体的には、ゲート電極１は絶縁基
板０の表面から盛り上って形成されており、絶縁体の第
１部分Ａは２層のゲート絶縁膜２，５からなる一方、絶
縁体の第２部分Ｂは２層のゲート絶縁膜２，５の他に追
加の堆積層３を含んでいる。換言すると、絶縁体の第２
部分Ｂの厚みｔｉｎは第１部分Ａの厚みｔｏｘに比べ堆
積層３の分だけ大きくなっている。例えば、１層目のゲ
ート絶縁膜２はＳｉＮ_x からなり、その厚みは５０μｍ
である。また、２層目のゲート絶縁膜５は例えばＳｉＯ
₂ からなりその厚みは１００μｍ程度である。両ゲート
絶縁膜２，５の間に介在する堆積層３はＳｉＯ₂ からな
りその厚みは１００μｍである。従って、ｔｉｎは２５
０μｍとなり、ｔｏｘは１５０μｍである。本発明に係
る薄膜トランジスタの構造では、図１に模式的に示した
様にｔｏｘ＜ｔｉｎの関係が成立する。この為、本発明
では薄膜トランジスタのチャネル長及びチャネル幅を同
一にした場合、従来構造に比較して寄生容量Ｃｇｓ及び
Ｃｇｄを２分の１以下に低減させることができる。従っ
て寄生容量に起因するゲート遅延を大幅に抑制すること
が可能である。図では薄膜トランジスタを画素電極１５
のスイッチング素子に用いているが、多結晶シリコン薄
膜トランジスタの場合周辺駆動回路にも用いることがで
きる。例えば、本発明に係る薄膜トランジスタでＣＭＯ
Ｓシフトレジスタを構成した場合、電源電圧が１５Ｖの
条件で４．５乃至７．０ＭＨｚまでの範囲で駆動させる
ことができる。これに対し、図８に示した従来構造の薄
膜トランジスタを用いてＣＭＯＳシフトレジスタを構成
した場合、同一電源電圧の条件間で２．５乃至４．０Ｍ
Ｈｚの周波数範囲でしか駆動できない。以上から、本発
明のボトムゲート型薄膜トランジスタは、従来構造に比
べて寄生容量を大きく減らすことができる為、駆動回路
内蔵型のアクティブマトリクス型液晶ディスプレイなど
で高性能の回路を設計内蔵させることが容易になった。
また、従来構造では薄膜トランジスタの駆動電流を大き
くする為ゲート絶縁膜を薄膜化しゲート容量の増大を試
みる場合、必然的に寄生容量Ｃｇｓ及びＣｇｄも大きく
なり、薄膜トランジスタの高性能化には障害となってい
た。これに対し、図１に示した本発明の構造ではゲート
容量と寄生容量Ｃｇｓ，Ｃｇｄは堆積層３を介在させる
ことで独立に制御できる為、ゲート絶縁膜を薄膜化して
も寄生容量が増大する恐れはない。

【００１１】次に図２乃至図４を参照して、図１に示し
た薄膜トランジスタの製造方法を詳細に説明する。まず
工程（ａ）で、絶縁基板０上にゲート電極１を形成す
る。具体的には、Ａｌ，Ｍｏ，Ｔａ，Ｔｉ，Ｃｒなどの
金属膜、不純物を高濃度でドープした多結晶シリコン
膜、高濃度ドープ多結晶シリコンと金属の積層膜、又は
これらの材料の合金膜を成膜し、所定の形状にパタニン
グしてゲート電極１に加工する。その厚みは約１００乃
至２５０ｎｍである。

【００１２】工程（ｂ）に進み、プラズマＣＶＤ法で、
ＳｉＮ_x からなるゲート絶縁膜２及びＳｉＯ₂ からなる
堆積層３を連続成膜する。ゲート絶縁膜２の厚みは５０
ｎｍ程度であり、堆積層３の厚みは１００乃至２００ｎ
ｍ程度である。

【００１３】工程（ｃ）に進み、堆積層３の表面にネガ
型のフォトレジスト４を塗工する。次いで、ゲート電極
１をマスクとして透明な絶縁基板０の裏面から露光処理
を行ない、現像してゲート電極１の直上からフォトレジ
スト４を選択的に除去する。

【００１４】工程（ｄ）に進み、パタニングされたフォ
トレジスト４を介して少くとも堆積層３をエッチング
し、ゲート電極１の直上から堆積層３を除去する。場合
によっては、堆積層３に加えて下層のＳｉＮ_x からなる
ゲート絶縁膜２もエッチングで除去してもよい。この
後、使用済みとなったフォトレジストを除去する。

【００１５】図３の工程（ｅ）に進み、プラズマＣＶＤ
法によりＳｉＯ₂ を５０乃至２００ｎｍの厚みで成膜
し、ゲート絶縁膜５とする。続けてプラズマＣＶＤ法に
より非晶質シリコンからなる半導体薄膜６を３０乃至５
０ｎｍの厚みで連続成膜する。この後、絶縁基板０を窒
素雰囲気中に４００℃の温度で２時間程投入し、所謂脱
水素アニールを行なう。これにより、成膜段階で非晶質
シリコンに含有されていた水素を離脱させることができ
る。この後、エキシマレーザなどのエネルギービーム７
を照射し、半導体薄膜６を非晶質シリコンから多結晶シ
リコンに転換する。エキシマレーザは強力なパルス紫外
光であるため、シリコンからなる半導体薄膜６の表面層
で吸収され、その部分の温度を上昇させるが、絶縁基板
０まで加熱することはない。このようにして、低温プロ
セスにより高性能な半導体薄膜６を比較的低融点のガラ
ス材料などからなる絶縁基板０上に成膜できる。

【００１６】工程（ｆ）に進み、ＳｉＯ₂ を約１００ｎ
ｍの厚みで成膜した後、所定の形状にパタニングしてエ
ッチングストッパー８に加工する。この場合、裏面露光
技術を用いてゲート電極１と整合する様にエッチングス
トッパー８をパタニングしている。

【００１７】工程（ｇ）に進み、イオンドーピングによ
り不純物を低濃度で半導体薄膜６に注入し、エッチング
ストッパー８をマスクとしてセルフアライメントにより
低濃度不純物領域を形成する。更に、エッチングストッ
パー８を含む領域にフォトレジストをパタニングする。
このフォトレジストをマスクとしてイオンドーピングに
より不純物を高濃度で半導体薄膜６に注入し、ソース領
域Ｓ及びドレイン領域Ｄを形成する。なお、フォトレジ
ストで被覆された部分には低濃度不純物領域（ＬＤＤ領
域）１０が残される。これにより、所謂ＬＤＤ構造を有
するボトムゲート型の薄膜トランジスタが得られる。更
に、レーザアニールなどでこのソース領域Ｓ及びドレイ
ン領域Ｄなど活性化させる。この活性化ではレーザアニ
ールに変えて熱アニールを用いてもよい。この後、使用
済みとなったフォトレジストを除去する。また、この段
階で半導体薄膜６をエッチングし不要部分を基板０から
除去する。

【００１８】図４の工程（ｈ）に進み、ＳｉＯ₂ を約２
００乃至６００ｎｍの厚みで成膜し、層間絶縁膜１２と
する。この成膜はプラズマＣＶＤ法でも、常圧ＣＶＤ
法、減圧ＣＶＤ法、スパッタ法などいずれの方法でもよ
い。更に、ＳｉＮ_x を約１００乃至４００ｎｍの厚みで
成膜し、パシベーション膜（キャップ膜）１３を設け
る。この成膜は例えばプラズマＣＶＤ法を用いる。この
後、３００℃乃至４００℃の温度で１乃至２時間程度、
窒素ガス、フォーミングガス、又は真空中雰囲気でアニ
ールし、層間絶縁膜１２中に含まれる水素原子を多結晶
シリコンからなる半導体薄膜６に拡散させる。なお、パ
シベーション層（キャップ層）１３は必ずしも必要では
なく、層間絶縁膜１２を成膜した段階でアニールを行な
ってもよい。

【００１９】最後に工程（ｉ）で、層間絶縁膜１２及び
パシベーション膜１３にコンタクトホールを開口し、ソ
ース領域Ｓ及びドレイン領域Ｄの一部を露出させる。次
いでＡｌとＳｉの合金又はＭｏなどを約６００ｎｍの厚
みで成膜し、所定の形状にパタニングして信号電極１６
に加工する。続いて、アクリル樹脂などを塗布して平坦
化膜１４を設ける。この平坦化膜１４にコンタクトホー
ルを開口した後、ＩＴＯなどの透明導電膜をスパッタリ
ングなどにより堆積し所定の形状にパタニングして画素
電極１５に加工する。

【００２０】図５及び図６を参照して本発明に係る薄膜
トランジスタの構造及び製造方法の第２実施形態を説明
する。まず工程（ａ）で、絶縁基板０の表面に所定のパ
タンに沿って溝１ａを形成する。例えば、絶縁基板０の
表面にフォトレジストを塗布した後、ゲート電極のパタ
ンが描かれたマスクを用いて露光し、現像処理を行なっ
てパタニングする。パタニングされたフォトレジストを
介してフッ酸などにより絶縁基板０をエッチングし、絶
縁基板０にゲート電極と同一パタンの溝１ａを形成す
る。

【００２１】工程（ｂ）に進み、金属膜などを堆積した
後表面エッチングして溝１中にゲート電極１を埋め込ん
だ構造を作成する。

【００２２】工程（ｃ）に進み、プラズマＣＶＤ法など
でＳｉＮ_x からなるゲート絶縁膜２及びＳｉＯ₂ からな
るゲート絶縁膜５を連続成膜し、更にプラズマＣＶＤ法
などで非晶質シリコンからなる半導体薄膜６を連続成膜
する。この後、エキシマレーザなどのエネルギービーム
７を照射し、レーザアニールを行なって非晶質シリコン
を多結晶シリコンに転換する。

【００２３】工程（ｄ）に進み、ＳｉＯ₂ 膜をプラズマ
ＣＶＤ法で成膜した後、所定の形状にパタニングしてエ
ッチングストッパー８に加工する。この場合、裏面露光
技術を用いてゲート電極１と整合する様にエッチングス
トッパー８をパタニングしている。続いてイオンビーム
９をイオンドーピングなどで照射し不純物を低濃度で半
導体薄膜６に注入する。エッチングストッパー８をマス
クとしてセルフアライメントにより低濃度不純物領域を
形成する。レーザアニールなどでこの低濃度不純物領域
を活性化させる。

【００２４】図６の工程（ｅ）に移り、エッチングスト
ッパー８を囲む様にフォトレジストをパタニングする。
このフォトレジストをマスクとしてイオンドーピングに
より不純物を高濃度で半導体薄膜６に注入し、ソース領
域Ｓ及びドレイン領域Ｄを形成する。なお、フォトレジ
ストで被覆された部分には低濃度不純物領域（ＬＤＤ領
域）１０が残される。これにより、所謂ＬＤＤ構造を有
するボトムゲート型の薄膜トランジスタが得られる。な
お、エッチングストッパー８の直下には不純物が注入さ
れていないチャネル領域Ｃｈが残されることになる。更
に、レーザアニールなどでソース領域Ｓ及びドレイン領
域Ｄを活性化させる。この後、使用済みとなったフォト
レジストを除去する。図は、フォトレジストを除去した
後の状態を表わしている。

【００２５】工程（ｆ）に進み、半導体薄膜６をエッチ
ングして不要部分を基板０から除去する。この後、Ｓｉ
Ｏ₂ をプラズマＣＶＤ法などで堆積し、層間絶縁膜１２
とする。更に、ＳｉＮ_x をプラズマＣＶＤ法で成膜し、
パシベーション膜１３を設ける。

【００２６】最後に工程（ｇ）に進み、層間絶縁膜１２
及びパシベーション膜１３にコンタクトホールを開口
し、ソース領域Ｓ及びドレイン領域Ｄの一部を露出させ
る。続いてＡｌとＳｉの合金又はＭｏなどをスパッタリ
ングなどで成膜し、所定の形状にパタニングして信号電
極１６に加工する。続いて、アクリル樹脂などを塗布し
て平坦化膜１４を設ける。この平坦化膜１４にコンタク
トホールを開口した後、ＩＴＯなどの透明導電膜をスパ
ッタリングなどにより堆積し所定の形状にパタニングし
て画素電極１５に加工する。なお、必要ならば平坦化膜
１４の形成前に水素化処理を行ない、層間絶縁膜１２又
はパシベーション膜１３から水素原子を半導体薄膜６に
導入する。

【００２７】本発明の第２実施形態においても、ゲート
電極１と半導体薄膜６の間に介在する絶縁体は、ゲート
電極１の上面とチャネル領域Ｃｈとの間に介在する第１
部分の厚みｔｏｘよりも、ゲート電極１の下面の延長上
とソース領域Ｓ及びドレイン領域Ｄとの間に介在する第
２部分の厚みｔｉｎの方が大きい。即ち、ゲート電極１
は絶縁基板０の表面に埋め込んで形成されており、絶縁
体の第１部分は２層のゲート絶縁膜２，５からなる一
方、絶縁体の第２部分は２層のゲート絶縁膜２，５の他
に絶縁基板０の表面層を含んでいる。この表面層を含む
分だけ、ｔｉｎがｔｏｘよりも大きくなっている。これ
により、図１に示した第１実施形態と同様、薄膜トラン
ジスタの寄生容量Ｃｇｓ及びＣｇｄを大幅に低減化可能
である。特に、ゲート電極１を絶縁基板０に埋め込んだ
構造では、ゲート電極とソース領域Ｓ及びドレイン領域
Ｄとの間のオーバーラップがほとんどなくなる為、寄生
容量の低減効果が顕著である。また、ゲート電極１を埋
め込んだ結果、半導体薄膜６はほぼ平面上に成膜される
ことになる。図８に示した従来構造と比較すれば明らか
な様に、本実施形態では半導体薄膜６の段差が緩和され
る構造になるので、従来レーザアニールによる結晶化処
理時に半導体薄膜６の段差で起こり易かった段切れや膜
飛びなどの危険を減らすことが可能になる。

【００２８】最後に図７を参照して、第１実施形態又は
第２実施形態により製造された薄膜トランジスタを用い
たアクティブマトリクス液晶表示装置の一例を説明す
る。図示する様に、本表示装置は一対の絶縁基板１０
１，１０２と両者の間に保持された電気光学物質１０３
とを備えたパネル構造を有する。電気光学物質１０３と
しては液晶材料などが広く用いられている。一方の絶縁
基板１０１には画素アレイ部１０４と駆動回路部とが集
積形成されている。駆動回路部は垂直駆動回路１０５と
水平駆動回路１０６とに分かれている。また、絶縁基板
１０１の周辺部上端には外部接続用の端子部１０７が形
成されている。端子部１０７は配線１０８を介して垂直
駆動回路１０５及び水平駆動回路１０６に接続してい
る。画素アレイ部１０４には行状のゲート配線１０９と
列状の信号配線１１０が形成されている。両配線の交差
部には画素電極１１１とこれを駆動する薄膜トランジス
タ１１２が形成されている。薄膜トランジスタ１１２の
ゲート電極は対応するゲート配線１０９に接続され、ド
レイン領域は対応する画素電極１１１に接続され、ソー
ス領域は対応する信号配線１１０に接続している。ゲー
ト配線１０９は垂直駆動回路１０５に接続する一方、信
号配線１１０は水平駆動回路１０６に接続している。画
素電極１１１をスイッチング駆動する薄膜トランジスタ
１１２と垂直駆動回路１０５及び水平駆動回路１０６に
含まれる薄膜トランジスタは、本発明に従って作成され
たものである。即ち、ゲート電極の上面とチャネル領域
との間に介在する絶縁体の第１部分の厚みよりも、ゲー
ト電極の下面の延長上とソース領域及びドレイン領域と
の間に介在する絶縁体の第２部分の厚みの方が大きく、
これにより寄生容量を低減化している。

【００２９】

【発明の効果】以上説明したように、本発明によれば、
ボトムゲート構造を有する薄膜トランジスタにおいて、
ゲート電極の上面とチャネル領域との間に介在する絶縁
体の厚みよりも、ゲート電極の下面の延長上とソース領
域及びドレイン領域との間に介在する絶縁体の厚みの方
が大きく、これによりゲート／ソース間及びゲート／ド
レイン間の寄生容量を低減化可能である。また、ゲート
電極を絶縁基板に埋め込んだ場合半導体薄膜は段差部が
なくなる。かかる構成により、薄膜トランジスタの製造
を容易にしつつ電気特性を高性能化させることができる
という大きな利点が得られ、本発明の効果は絶大なもの
がある。

【図面の簡単な説明】

【図１】本発明に係る薄膜トランジスタの第１実施形態
を示す部分断面図である。

【図２】第１実施形態に係る薄膜トランジスタの製造方
法を示す工程図である。

【図３】同じく工程図である。

【図４】同じく工程図である。

【図５】本発明に係る薄膜トランジスタの第２実施形態
を示す工程図である。

【図６】同じく工程図である。

【図７】本発明の応用例に係るアクティブマトリクス型
液晶表示装置の一例を示す斜視図である。

【図８】従来の薄膜トランジスタの一例を示す断面図で
ある。

【符号の説明】

０・・・絶縁基板、１・・・ゲート電極、２・・・ゲー
ト絶縁膜、３・・・堆積層、５・・・ゲート絶縁膜、６
・・・半導体薄膜、１２・・・層間絶縁膜、１３・・・
パシベーション膜、１５・・・画素電極、２０・・・絶
縁基板、２１・・・対向電極、２２・・・電気光学物質

Claims (7)

【特許請求の範囲】
1. 【請求項１】 絶縁基板に形成されたゲート電極と、ゲ
   ート絶縁膜を含む絶縁体を介してゲート電極より上層に
   形成され且つチャネル領域とその両側に位置するソース
   領域及びドレイン領域とに分かれた半導体薄膜とからな
   るボトムゲート型の薄膜トランジスタであって、 前記絶縁体は、該ゲート電極の上面と該チャネル領域と
   の間に介在する第１部分の厚みよりも、該ゲート電極の
   下面の延長上と該ソース領域及びドレイン領域との間に
   介在する第２部分の厚みの方が大きいことを特徴とする
   薄膜トランジスタ。
2. 【請求項２】 前記ゲート電極は該絶縁基板の表面から
   盛り上って形成されており、前記絶縁体の第１部分はゲ
   ート絶縁膜からなる一方前記絶縁体の第２部分はゲート
   絶縁膜の他に追加の堆積層を含むことを特徴とする請求
   項１記載の薄膜トランジスタ。
3. 【請求項３】 前記ゲート電極は該絶縁基板の表面に埋
   め込んで形成されており、前記絶縁体の第１部分はゲー
   ト絶縁膜からなる一方前記絶縁体の第２部分はゲート絶
   縁膜の他に該絶縁基板の表面層を含むことを特徴とする
   請求項１記載の薄膜トランジスタ。
4. 【請求項４】 絶縁基板の上にゲート電極を形成する第
   １工程と、 該ゲート電極を被覆する様に該絶縁基板の上に堆積層を
   形成する第２工程と、 該ゲート電極の直上から該堆積層を選択的に除去する第
   ３工程と、 該堆積層及び該ゲート電極の上にゲート絶縁膜を成膜す
   る第４工程と、 該ゲート絶縁膜の上に半導体薄膜を形成する第５工程
   と、 該半導体薄膜に不純物を選択的に導入してソース領域及
   びドレイン領域を形成するとともに両者の間でゲート電
   極の直上にチャネル領域を設ける第６工程とを行なう薄
   膜トランジスタの製造方法。
5. 【請求項５】 前記第３工程は、該堆積層の表面にネガ
   型のフォトレジストを塗工する工程と、該ゲート電極を
   マスクとして透明な絶縁基板の裏面から露光処理を行な
   い該ゲート電極の直上からフォトレジストを選択的に除
   去する工程と、該フォトレジストを介して該堆積層をエ
   ッチングし該ゲート電極の直上から該堆積層を除去する
   工程とからなる請求項４記載の薄膜トランジスタの製造
   方法。
6. 【請求項６】 絶縁基板の表面に所定のパタンに沿って
   溝を形成する第１工程と、 該溝中にゲート電極を埋め込む第２工程と、 該絶縁基板及びゲート電極の上にゲート絶縁膜を成膜す
   る第３工程と、 該ゲート絶縁膜の上に半導体薄膜を形成する第４工程
   と、 該半導体薄膜に不純物を選択的に導入してソース領域及
   びドレイン領域を形成するともに両者の間でゲート電極
   の直上にチャネル領域を設ける第５工程とを行なう薄膜
   トランジスタの製造方法。
7. 【請求項７】 所定の間隙を介して互いに接合した一対
   の絶縁基板と該間隙に保持された電気光学物質とを備
   え、一方の絶縁基板には画素電極とこれを駆動する薄膜
   トランジスタとが形成され他方の絶縁基板には対向電極
   が形成されている表示装置であって、 該薄膜トランジスタは該一方の絶縁基板に形成されたゲ
   ート電極と、ゲート絶縁膜を含む絶縁体を介してゲート
   電極より上層に形成され且つチャネル領域とその両側に
   位置するソース領域及びドレイン領域とに分かれた半導
   体薄膜とからなるボトムゲート構造を有し、 前記絶縁体は、該ゲート電極の上面と該チャネル領域と
   の間に介在する第１部分の厚みよりも、該ゲート電極の
   下面の延長上と該ソース領域及びドレイン領域との間に
   介在する第２部分の厚みの方が大きいことを特徴とする
   表示装置。