JPH11103066A - 半導体装置およびその作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 簡易な製造工程によって、量産性が高く、且
つ、信頼性及び再現性の高い半導体装置を提供する。 【解決手段】結晶構造を有する半導体層で形成されたボ
トムゲイト型の半導体装置の構成において、ソース／ド
レイン領域を、第１の導電層（ｎ⁺ 層）、それより高抵
抗な第２の導電層（ｎ^- 層）及び真性または実質的に真
性な半導体層（ｉ層）からなる積層構造で構成する。こ
の時、ｎ^- 層はＬＤＤ領域として機能し、ｉ層は膜厚方
向のオフセット領域として機能する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本願発明は結晶構造を有する
半導体薄膜を利用した半導体装置およびその作製方法に
関する。特に、逆スタガ構造の薄膜トランジスタ（以
下、ＴＦＴと略記する）を用いた半導体装置に関する。

【０００２】なお、本明細書中において「半導体装置」
とは、半導体特性を利用して動作させる装置全てを指
す。従って本明細書に記載されたＴＦＴ、ＡＭＬＣＤ
（アクティブマトリクス型液晶表示装置）及び電子機器
は全て半導体装置の範疇に含むものとする。

【０００３】

【従来の技術】従来より、アクティブマトリクス型液晶
表示装置（以下、ＡＭＬＣＤと略記する）のスイッチン
グ素子としてＴＦＴが利用されている。現在では非晶質
珪素膜（アモルファスシリコン膜）を活性層として利用
したＴＦＴで回路構成を行う製品が市場を占めている。
特に、ＴＦＴ構造としては製造工程の簡単な逆スタガ構
造が多く採用されている。

【０００４】しかし、年々ＡＭＬＣＤの高性能化が進
み、ＴＦＴに求められる動作性能（特に動作速度）は厳
しくなる傾向にある。そのため、非晶質珪素膜を用いた
ＴＦＴの動作速度では十分な性能を有する素子を得るこ
とが困難となった。

【０００５】そこで、非晶質珪素膜に代わって多結晶珪
素膜（ポリシリコン膜）を利用したＴＦＴが脚光を浴
び、多結晶珪素膜を活性層とするＴＦＴの開発が著しい
勢いで進んできている。現在では、その一部で製品化も
行われている。

【０００６】活性層として多結晶珪素膜を利用した逆ス
タガ型ＴＦＴの構造については既に多くの発表がなされ
ている。例えば、「Fabrication of Low-Temperature B
ottom-Gate Poly-Si TFTs on Large-Area Substrate by
Linear-Beam Excimer LaserCrystallization and Ion
Doping Method：H.Hayashi et.al.,IEDM95,PP829-832,1
995」などの報告がある。

【０００７】同報告書では多結晶珪素膜を利用した逆ス
タガ構造の典型的な例（Fig.4 ）を説明しているが、こ
の様な構造の逆スタガ構造（いわゆるチャネルストップ
型）では様々な問題も抱えている。

【０００８】まず、活性層全体が50nm程度と極めて薄い
のでチャネル形成領域とドレイン領域との接合部におい
て衝突電離（Impact Ionization ）が発生し、ホットキ
ャリア注入などの劣化現象が顕著に現れてしまう。その
ため、大きなＬＤＤ領域（Light Doped Drain region）
を形成する必要性が生じる。

【０００９】そして、このＬＤＤ領域の制御性が最も重
大な問題となる。ＬＤＤ領域は不純物濃度と領域の長さ
の制御が非常に微妙であり、特に長さ制御が問題とな
る。現状ではマスクパターンによってＬＤＤ領域の長さ
を規定する方式が採られているが、微細化が進めば僅か
なパターニング誤差が大きなＴＦＴ特性の差を生む。

【００１０】活性層の膜厚のバラツキによるＬＤＤ領域
のシート抵抗のバラツキも深刻な問題となる。さらに、
ゲイト電極のテーパー角度等のバラツキもＬＤＤ領域の
効果のバラツキを招く要因となりうる。

【００１１】また、ＬＤＤ領域を形成するためにはパタ
ーニング工程が必要であり、それはそのまま製造工程の
増加、スループットの低下を招く。上記報告書に記載さ
れた逆スタガ構造では、最低でもマスク６枚（ソース／
ドレイン電極形成まで）が必要であると予想される。

【００１２】以上の様に、チャネルストップ型の逆スタ
ガ構造ではチャネル形成領の両側に横方向の平面内でＬ
ＤＤ領域を形成しなくてはならず、再現性あるＬＤＤ領
域を形成することは非常に困難である。

【００１３】また、従来ＡＭＬＣＤでは液晶層に保持し
た電荷の漏れを補うため、補助容量を各画素に設ける構
造となっている。

【００１４】

【本発明が解決しようとする課題】本願発明では、非常
に簡易な製造工程によって、量産性が高く、且つ、信頼
性及び再現性の高い半導体装置を作製する技術を提供す
ることを課題とし、画素マトリクス回路に、ＴＦＴボト
ムゲイト型ＴＦＴと共に補助容量を作製する際に、工程
を複雑化せずに、特にマスク数を増加することのなく作
製可能な半導体装置の構成及びその作製方法を提供する
ことにある。

【００１５】

【課題を解決するための手段】本明細書で開示する発明
の構成は、複数のゲイト配線と、複数のソース配線と、
各画素に配置されたボトムゲイト型薄膜トランジスタ及
び画素電極に接続された補助容量とを有する画素マトリ
クス回路を備えた半導体装置であって、前記薄膜トラン
ジスタのソース領域と、ドレイン領域と、少なくとも１
つのチャネル形成領域とが形成される薄膜半導体層は結
晶構造を有し、前記ソース領域及びドレイン領域は、ゲ
イト絶縁膜に向かって少なくとも第１の導電層、当該第
１の導電層よりも高抵抗な第２の導電層及び前記チャネ
ル形成領域と同一導電型の第１の半導体層からなる積層
構造を有し、前記第１及び第２の導電層に導電性を付与
する不純物の濃度プロファイルは、前記第１の導電層か
ら前記第２の導電層にかけて連続的に変化し、前記補助
容量は、ゲイト配線と同一の導電膜でなる第１の電極
と、前記第１の電極に接する誘電体と、前記誘電体に接
し、前記チャネル形成領域と同一導電型の第２の半導体
層でなる第２の電極とを有することを特徴とする。

【００１６】また、他の発明の構成は、上記の構成を有
する画素マトリクス回路において、補助容量の第２の電
極に半導体層を用いる代わりに、前記ソース配線と共通
の導電膜から形成することを特徴とする。

【００１７】また、他の発明の構成は、上記の構成を有
する画素マトリクス回路において、画素電極と補助容量
の第２の電極は前記ソース配線と共通の導電膜から形成
することを特徴とする。

【００１８】また、他の発明の構成は、上記のマトリク
ス回路において、前記補助容量の一方の電極は前記ゲイ
ト配線と共通の導電膜から形成され、前記画素電極は前
記補助容量の誘電体と接する領域を有し、画素電極を補
助容量の一方に電極に用いることを特徴とする半導体装
置。

【００１９】また、作製方法に関する発明の構成は、絶
縁表面を有する基板上に、前記ゲイト配線、前記補助容
量の第１の電極を形成する工程と、前記ゲイト配線、前
記第１の電極を覆う絶縁層を形成する工程と、前記絶縁
層上に非晶質半導体膜を形成する工程と、前記非晶質半
導体膜に対して結晶化を助長する触媒元素を添加し、加
熱処理により結晶構造を有する半導体膜を得る工程と、
前記結晶構造を有する半導体膜に対して１５族のみ或い
は１３族及び１５族から選ばれた不純物を添加して、導
電層を形成する工程と、加熱処理により前記導電層に、
前記結晶構造を有する半導体膜中の前記触媒元素をゲッ
タリングさせる工程と、前記結晶構造を有する半導体膜
をパターニングして、前記薄膜トランジスタのチャネル
形成領域を構成する第１の薄膜半導体層と、前記絶縁層
を介して前記第１の電極と重なる第２の薄膜半導体層と
を形成する工程と、前記ソース配線と、前記第１の薄膜
半導体層上に薄膜トランジスタのソース領域、ドレイン
領域が形成される領域を少なくとも覆う第１の導電膜
と、前記第２の薄膜半導体層の表面を覆う第２の導電膜
とを形成する工程と、前記第１の導電膜をマスクとし
て、前記第１の薄膜半導体層をエッチングして、前記薄
膜トランジスタのチャネル形成領域を形成する工程とを
有し、前記第２の薄膜半導体層には前記補助容量の第２
の電極が形成されることを特徴とする。

【００２０】上記の作製方法によって、補助容量の一方
の電極は半導体層に形成されるが、本発明の作製方法に
関する他の構成は、前記ソース配線と、前記薄膜トラン
ジスタのソース電極及びドレイン電極と共に、前記補助
容量の第２の電極を形成して、ソース配線と共通の導電
膜を補助容量の電極に用いる。

【００２１】さらに、他の方法では、前記画素電極を画
素ＴＦＴ及び補助容量の誘電体に接するように形成する
ことで、画素電極を補助容量の電極に用いる。

【００２２】

【発明の実施の形態】以上の構成からなる本願発明の実
施の形態について、以下に記載する実施例、特に実施例
１３以降において詳細な説明を行うこととする。

【００２３】

【実施例】 以下、図１〜２１を用いて本発明の実施例
を詳細に説明する。

【００２４】〔実施例１〕 本願発明の代表的な実施例
について、図１〜３を用いて説明する。まず、図１を用
いて本願発明の半導体装置の作製方法を説明する。

【００２５】ガラス基板（または石英、シリコン基板）
１０１上に珪素を主成分とする絶縁膜でなる下地膜１０
２を形成する。その上に導電性膜でなるゲイト電極（第
１配線）１０３を形成する。

【００２６】ゲイト電極１０３の線幅は１〜１０μｍ
（代表的には３〜５μｍ）とする。また、膜厚は 200〜
500 nm（代表的には 250〜300 nm）とする。本実施例で
は 250nm厚のＴａ／ＴａＮ（タンタル／窒化タンタル）
積層膜を用いて線幅３μｍのゲイト電極を形成する。

【００２７】また、ゲイト電極１０３としては、少なく
とも 600℃（好ましくは 800℃）の温度に耐えうる耐熱
性を有する材料（タンタル、タングステン、チタン、ク
ロム、モリブデン、導電性シリコン等）を用いる。その
理由は後述する。ここで１回目のパターニング工程（ゲ
イト電極形成）が行われる。

【００２８】次に、窒化珪素膜１０４（膜厚は０〜200
nm、代表的には25〜100 nm、好ましくは50nm）、ＳｉＯ
x Ｎy で示される酸化窒化珪素膜又は酸化珪素膜（膜厚
は 150〜300 nm、代表的には200 nm）１０５からなるゲ
イト絶縁層を形成し、その上に珪素を主成分とする非晶
質半導体膜１０６を形成する。本実施例では非晶質珪素
膜を例とするが他の化合物半導体膜（ゲルマニウムを含
有する非晶質珪素膜等）を用いても良い。

【００２９】また、本願発明はチャネルエッチ型のボト
ムゲイト構造であるので、非晶質珪素膜１０６の膜厚は
厚く形成しておく。膜厚範囲は 100〜600 nm（典型的に
は 200〜300 nm、好ましくは250 nm）とする。本実施例
では200 nmとする。また、後述するが、最適な膜厚は本
願発明のＴＦＴにどの様なオフセット領域、ＬＤＤ領域
を設けるかによって適宜決定する必要がある。

【００３０】なお、本実施例では減圧熱ＣＶＤ法により
非晶質珪素膜１０６を成膜するが、成膜の際に炭素、酸
素、窒素といった不純物の濃度を徹底的に管理すること
が望ましい。これらの不純物が多いと後の結晶化を阻害
する恐れがある。

【００３１】本実施例では成膜した非晶質珪素膜中にお
ける各不純物の濃度が、炭素及び窒素が 5×10¹⁸atoms/
cm³ 未満（代表的には 5×１０¹⁷atoms/cm³ 以下）、酸
素が1.5×１０¹⁹atoms/cm³ 未満（代表的には 1×１０
¹⁸atoms/cm³ 以下）となる様に制御する。この様な管理
を行っておけば最終的にＴＦＴのチャネル形成領域中に
含まれる不純物濃度は上記範囲内に収まる。

【００３２】こうして図１（Ａ）の状態が得られる。そ
の次に、珪素の結晶化を助長する触媒元素（代表的には
ニッケル）を含んだ溶液をスピンコート法により塗布
し、Ｎｉ（ニッケル）含有層１０７を形成する。詳細な
条件は本発明者らによる特開平7-130652号公報記載の技
術（ここでは同公報の実施例１）を参照すると良い。な
お、同公報の実施例２に記載された技術を用いても良
い。（図１（Ｂ））

【００３３】なお、同公報ではＮｉを含んだ水溶液を塗
布する手段を示しているが、以下の添加手段を用いるこ
とも可能である。 （１）イオン注入法又はイオンドーピング法による直接
的添加。 （２）Ｎｉ電極を用いたプラズマ処理による添加。 （３）ＣＶＤ法、スパッタ法または蒸着法によるＮｉ膜
またはＮｉx Ｓｉy （ニッケルシリサイド）膜の形成。

【００３４】また、珪素の結晶化を助長する触媒元素と
しては、Ｎｉ以外にもＧｅ（ゲルマニウム）、Ｃｏ（コ
バルト）、白金（Ｐｔ）、パラジウム（Ｐｄ）、鉄（Ｆ
ｅ）、銅（Ｃｕ）、金（Ａｕ）、鉛（Ｐｂ）等を用いる
ことができる。

【００３５】Ｎｉ含有層１０７を形成したら、 450〜50
0 ℃２時間程の加熱処理（水素出し工程）の後、 500〜
700 ℃（代表的には 550〜600 ℃）の温度で 2〜12時間
（代表的には 4〜8 時間）の加熱処理を行い、結晶構造
を有する半導体膜（本実施例の場合には結晶性珪素膜
（ポリシリコン膜））１０８を得る。本実施例の場合、
結晶化は非晶質珪素膜１０６の表面近傍から始まり、概
略矢印の方向に向かって進行する。（図１（Ｃ））

【００３６】次に、レーザー光またはそれと同等の強度
を持つ強光を照射することにより結晶性珪素膜１０８の
結晶性の改善工程を行う。ここでは粒内欠陥の低減、不
整合粒界の低減及び非晶質成分の結晶化などが行われ、
非常に結晶性に優れた結晶性珪素膜１０９が得られる。
（図１（Ｄ））

【００３７】次に、１５族から選ばれた元素（代表的に
はリン、砒素またはアンチモン）をイオン注入法（質量
分離あり）またはイオンドーピング法（質量分離なし）
により添加する。本実施例では結晶性珪素膜１０９の表
面から深さ30〜100nm （代表的には30〜50nm）の範囲に
おいて、リン濃度が 1×１０¹⁹〜３×１０²¹atoms/cm
³ 、代表的には 1×１０〜１×１０²¹atoms/cm³ となる
様に調節する。

【００３８】本実施例ではこの様にして形成された高濃
度のリンを含む領域１１０をｎ⁺ 層（または第１の導電
層）と呼ぶ。この層の厚さは30〜100nm （代表的には30
〜50nm）の範囲で決定する。この場合、ｎ⁺ 層１１０は
後にソース／ドレイン電極の一部として機能する。本実
施例では30nm厚のｎ⁺ 層を形成する。

【００３９】また、ｎ⁺ 層１１０の下に形成される低濃
度にリンを含む領域１１１をｎ^- 層（または第２の導電
層）と呼ぶ。この場合、ｎ^- 層１１１はｎ⁺ 層１１０よ
りも高抵抗となり、後に電界緩和のためのＬＤＤ領域と
して機能する。本実施例では30nm厚のｎ^- 層を形成す
る。（図１（Ｅ））

【００４０】またｎ^- 層４０４の下には、リン濃度が極
端に低下した領域及びそのさらに下層は真性または実質
的に真性な領域１２０が形成される。このような領域を
ｉ層１２０と呼ぶ。

【００４１】また、この時、リンを添加する際の深さ方
向の濃度プロファイルが非常に重要である。この事につ
いて図４を用いて説明する。なお、図４に示す濃度プロ
ファイルは加速電圧を80keV 、ＲＦ電力を２０Ｗとして
イオンドーピング法によりフォスフィン（ＰＨ₃ ）を添
加した場合の例である。

【００４２】図４において、４０１は結晶性珪素膜、４
０２は添加されたリンの濃度プロファイルを示してい
る。この濃度プロファイルはＲＦ電力、添加イオン種、
加速電圧等の設定条件によって決定される。

【００４３】この時、濃度プロファイル４０２のピーク
値はｎ⁺ 層４０３内部又は界面近傍にあり、結晶性珪素
膜４０１の深くにいく程（ゲイト絶縁膜に向かうほ
ど）、リン濃度は低下する。この時、リン濃度は膜内部
全域に渡って連続的に変化するためｎ⁺ 層４０３の下に
は必ずｎ^- 層４０４が形成される。

【００４４】そして、このｎ^- 層４０４の内部において
もリン濃度は連続的に低下していく。本実施例では、リ
ン濃度が 1×１０¹⁹atoms/cm³ を超える領域をｎ⁺ 層４
０３として考え、 5×１０¹⁷〜 1×１０¹⁹atoms/cm³ の
濃度範囲にある領域をｎ^- 層４０４として考えている。
ただし、明確な境界は存在しないため、目安として考え
ている程度である。

【００４５】また、リン濃度が極端に低下した領域及び
そのさらに下層は真性または実質的に真性な領域（ｉ
層）４０５となる。なお、真性な領域とは意図的に不純
物が添加されない領域を言う。また、実質的に真性な領
域とは、不純物濃度（ここではリン濃度）が珪素膜のス
ピン密度以下である領域又は不純物濃度が 1×１０¹⁴〜
５×１０¹⁷atoms/cm³ の範囲で一導電性を示す領域を指
す。

【００４６】この様な真性または実質的に真性な領域は
ｎ^- 層４０４の下に形成されるが、、ｉ層４０５は基本
的にチャネル形成領域と同一導電型の半導体層から構成
される。即ち、チャネル形成領域が弱いｎ型又はｐ型を
示す様な場合には、同様の導電型を示す。

【００４７】この様に、ｎ⁺ 層１１０の形成にイオン注
入法またはイオンドーピング法を用いることによりｎ⁺
層１１０の下にｎ^- 層１１１を形成することができる。
従来の様にｎ⁺ 層を成膜で設けた場合にはこの様な構成
は実現できない。また、イオン添加時の条件を適切に設
定することでｎ⁺ 層１１０とｎ^- 層１１１の厚さ制御を
容易に行うことができる。

【００４８】特に、ｎ^- 層１１１の厚さは後にＬＤＤ領
域の厚さとなるため、非常に精密な制御が必要である。
イオンドーピング法等では添加条件の設定によって深さ
方向の濃度プロファイルが精密に制御できるので、ＬＤ
Ｄ領域の厚さ制御が容易に行える。本願発明ではｎ^- 層
１１１の厚さを30〜200 nm（代表的には50〜150 nm）の
範囲で調節すれば良い。

【００４９】図４では、ドーピング工程が１度の場合の
濃度プロファイルを示しているが、ドーピング工程を複
数に分けることで、ｎ⁺ 層４０３、ｎ^- 層４０２の厚さ
を制御することもできる。例えば、高ドーズ量で比較的
浅い箇所、ｎ⁺ 層４０３を形成すべき深さに濃度プロフ
ァイルのピークが位置するようなドーピングと、低ドー
ズ量で比較的深い箇所、ｎ^- 層４０２を形成すべき深さ
に濃度プロファイルのピークが位置するドーピングを行
えばよい。

【００５０】次に、図１（Ｅ）の状態が得られたら、 5
00〜700 ℃（代表的には 600〜650℃）の温度で 0.5〜8
時間（代表的には 1〜4 時間）の加熱処理（ファーネ
スアニール）を行い、結晶性珪素膜のリンが添加されて
いない領域中のＮｉを、リンが添加されたｎ⁺ 層１１０
及びｎ^- 層１１１へと移動させる。即ちＮｉは概略矢印
の方向に向かって拡散して、ｎ⁺ 層１１０及びｎ^- 層１
１１にゲッタリングされて、チャネル形成領域が形成さ
れるｉ層１２０のニッケル濃度が低減される。（図２
（Ａ））

【００５１】本実施例のゲッタリング工程によって、ｉ
層１２０のニッケル濃度は、ＳＩＭＳのよる測定では、
５×１０¹⁷atoms/cm³ 以下にまで低減されている。更に
本実施例のゲッタリクング技術によって、ニッケル濃度
はｉ層１２０のスピン密度以下まで、１×１０¹⁴atoms/
cm³ 以下まで低減することが可能である。

【００５２】この様に、本実施例はｎ⁺ 層１１０及びｎ
^- 層１１１、に含まれたリンによってＮｉをゲッタリン
グさせる点、即ちｎ⁺ ／ｎ^- 層をゲッタリング領域とし
て活用する点に大きな特徴がある。また、Ｎｉをゲッタ
リングしたｎ⁺ ／ｎ^- 層の一部はそのままソース／ドレ
イン領域を構成する第１及び第２の導電層として残る
が、ゲッタリング後は不活性なリン化ニッケルとなるの
で問題はない。

【００５３】また、この場合、Ｎｉが移動すべき距離は
結晶性珪素膜の膜厚分に相当する距離でしかないので非
常に速やか（短時間のうち）にゲッタリングが終了す
る。そのため、（１）添加するリン濃度の低減、（２）
加熱処理温度の低下、（３）加熱処理時間の短縮化を実
現しうる。

【００５４】なお、本実施例ではガラス基板上にＴＦＴ
を作製するのでガラスの耐熱性でプロセス最高温度が決
定されてしまう。しかしながら、基板として石英基板な
ど耐熱性の高い基板を用いれば、ゲッタリングのための
加熱処理の最高温度を 1000℃（好ましくは 800℃）に
まで上げることができる。温度が 800℃を超えるとゲッ
タリング領域から被ゲッタリング領域へのリンの逆拡散
が起こり始めるので好ましくない。

【００５５】また、ゲイト電極１０３の耐熱性を少なく
とも 600℃（好ましくは 800℃）の温度に耐えうる様に
したのは、このゲッタリング工程を考慮しての事であ
る。勿論、ゲッタリング工程をファーネスアニールによ
らず、ランプアニール等で行う場合にはゲイト電極の許
容範囲も広がる。

【００５６】こうして、ｉ層１２０中の触媒元素をｎ⁺
／ｎ^- 層にゲッタリングさせた後、結晶性珪素膜のパタ
ーニングを行い、島状半導体層１１２を形成する。この
時、最終的にＴＦＴが完成した時にキャリアの移動方向
に対して垂直な方向の長さ（チャネル幅（Ｗ））が１〜
30μｍ（代表的には10〜20μｍ）となる様に調節する。
ここで２回目のパターニング工程が行われる。（図２
（Ｂ））

【００５７】ここで図面上には図示されないが、露出し
たゲイト絶縁層の一部をエッチングし、ゲイト電極（第
１配線）と次に形成する電極（第２配線）との電気的接
続をとるためのコンタクトホール（図２（Ｄ）の１１９
で示される領域）を開口する。ここで３回目のパターニ
ング工程が行われる。

【００５８】次に、導電性を有する金属膜（図示せず）
を成膜し、パターニングによりソース電極１１３、ドレ
イン電極１１４を形成する。本実施例ではＴｉ（50nm）
／Ａｌ（ 200〜300 nm）／Ｔｉ（50nm）の３層構造から
なる積層膜を用いる。また、上述の様にゲイト電極と電
気的に接続するための配線も同時に形成されている。こ
こで４回目のパターニング工程が行われる。（図２
（Ｃ））

【００５９】また、後述するが、ゲイト電極１０３の真
上の領域、即ちソース電極１１３とドレイン電極１１４
とで挟まれた領域（以下、チャネルエッチ領域と呼ぶ）
１１５の長さ（Ｃ₁ で示される）が後にチャネル形成領
域とオフセット領域の長さを決定する。Ｃ₁ は２〜20μ
ｍ（代表的には５〜10μｍ）の範囲から選べるが、本実
施例ではＣ₁ ＝４μｍとする。

【００６０】次に、ソース電極１１３及びドレイン電極
１１４をマスクとしてドライエッチングを行い、自己整
合的に島状半導体層１１２をエッチングする。そのた
め、チャネルエッチ領域１１５のみでエッチングが進行
する。（図２（Ｄ））

【００６１】この時、ｎ⁺ 層１１０、ｎ^- 層１１１は完
全にエッチングされ、真性または実質的に真性なｉ層１
２０のみが残された形でエッチングを止める。本願発明
では最終的に10〜100 nm（代表的には10〜75nm、好まし
くは15〜45nm）の半導体層のみを残す。本実施例では30
nm厚の半導体層を残すことにする。

【００６２】こうして島状半導体層１１２のエッチング
（チャネルエッチ工程）が終了したら、保護膜１１６と
して酸化珪素膜また窒化珪素膜を形成して、図２（Ｄ）
に示す様な構造の逆スタガ型ＴＦＴを得る。

【００６３】この状態において、チャネルエッチされた
島状半導体層１１２のうち、ゲイト電極１１３の真上に
位置する領域はチャネル形成領域１１７となる。本実施
例の構成ではゲイト電極幅がチャネル形成領域の長さに
対応し、Ｌ₁ で示される長さをチャネル長と呼ぶ。ま
た、ゲイト電極１１３の端部よりも外側に位置する領域
１１８は、ゲイト電極１１３からの電界が及ばず、オフ
セット領域となる。この長さはＸ₁ で示される。

【００６４】本実施例の場合、ゲイト電極１１３の線幅
（Ｌ₁ に相当する）が３μｍであり、チャネルエッチ領
域１１５の長さ（Ｃ₁ ）が４μｍであるので、オフセッ
ト領域の長さ（Ｘ₁ ）は 0.5μｍとなる。

【００６５】ここで、ドレイン領域（ドレイン電極１１
４と接する半導体層）を拡大したものを図３に示す。図
３において、１０３はゲイト電極、３０１はチャネル形
成領域、３０２はｎ⁺ 層（ソースまたはドレイン電
極）、３０３、３０４は膜厚の異なるオフセット領域、
３０５はｎ^- 層（ＬＤＤ領域）である。

【００６６】なお、ここでは説明しないがソース領域
（ソース電極１１３と接する半導体層）も同様の構造を
有している。

【００６７】また、図３に示す構造は模式的に記されて
いるが、各領域の膜厚関係には注意が必要である。本願
発明を構成するにあたって最も好ましい構成は、膜厚の
厚さがｎ⁺ 層３０２＜ｎ^- 層３０５＜オフセット領域
（ｉ層）３０４の関係にある場合である。

【００６８】なぜならばｎ⁺ 層３０２は電極として機能
するだけなので薄くで十分である。一方、ｎ^- 層３０５
及びオフセット領域３０４は電界緩和を効果的に行うた
めに適切な厚さが必要である。

【００６９】本実施例の構成では、チャネル形成領域３
０１からｎ⁺ 領域３０２に至るまでに膜厚の異なる二つ
のオフセット領域３０３、３０４及びＬＤＤ領域３０５
が存在する。なお、３０３はマスク合わせにより形成さ
れる膜面方向のオフセット領域であり、マスクオフセッ
ト領域と呼ぶ。

【００７０】また、３０４はｉ層の膜厚分に相当する膜
厚方向のオフセット領域であり、厚さオフセット領域と
呼ぶ。厚さオフセット領域３０４の厚さは100 〜300 nm
（代表的には 150〜200nm ）の範囲で決定すれば良い。
ただし、チャネル形成領域の膜厚よりも膜厚をが厚くす
る必要がある。チャネル形成領域よりも膜厚が薄いと良
好なオフセット効果を望めない。

【００７１】この様なオフセット＋ＬＤＤからなる構造
を本発明者らはＨＲＤ（High Resistance Drain ）構造
と呼び、通常のＬＤＤ構造とは区別して考えている。本
実施例の場合、ＨＲＤ構造はマスクオフセット＋厚さオ
フセット＋ＬＤＤの３段構造で構成されることになる。

【００７２】この時、ＬＤＤ領域３０３はＬＤＤ領域の
膜厚及び不純物濃度によって制御されるため、非常に再
現性が高く、特性バラツキが小さいという利点を有す
る。パターニングによって形成されたＬＤＤ領域ではパ
ターニング誤差による特性バラツキが問題となることは
従来例で述べた通りである。

【００７３】なお、マスクオフセット領域３０３の長さ
（Ｘ₁ ）はパターニングによって制御されるため、パタ
ーニングやガラスの縮み等による誤差の影響を受ける。
しかしながら、その後に厚さオフセット領域３０４とＬ
ＤＤ領域３０５とが存在するので誤差による影響は緩和
され、特性バラツキを小さくすることができる。

【００７４】なお、マスクオフセットの長さ（Ｘ₁ ）は
チャネル長（Ｌ₁ ）とチャネルエッチ領域の長さ（Ｃ
₁ ）を用いて（Ｃ₁ −Ｌ₁ ）／２で表される。従って、
ソース／ドレイン電極形成時のパターニング工程によっ
て所望のオフセット長（Ｘ₁ ）を設定することが可能で
ある。本実施例の構成ではオフセット長（Ｘ₁ ）は 0.3
〜３μｍ（代表的には１〜２μｍ）とすることができ
る。

【００７５】なお、図２（Ｄ）に示す様な構造の逆スタ
ガ型ＴＦＴは、従来の非晶質珪素膜を活性層（島状半導
体層）として利用したＴＦＴでは実現できない。なぜな
らば、非晶質珪素膜を用いる場合、ソース／ドレイン電
極とゲイト電極とがオーバーラップする様な構造にしな
いとキャリア（電子または正孔）の移動度が極めて遅く
なってしまうからである。

【００７６】ソース／ドレイン電極とゲイト電極とがオ
ーバーラップする様な構造にしたとしても非晶質珪素膜
を用いたＴＦＴのモビリティ（電界効果移動度）はせい
ぜい１〜10cm² /Vs程度である。それに対して本実施例
の様な構造を採用してしまってはモビリティが低すぎて
スイッチング素子として機能しない。

【００７７】ところが、本願発明では活性層として結晶
性珪素膜を利用しているのでキャリア移動度が十分に速
い。従って、本実施例の様な構造としても十分なモビリ
ティを得ることが可能である。即ち、本実施例の構造は
半導体層として結晶構造を有する半導体膜を用いたから
こそ実現できるのである。

【００７８】また、本実施例の逆スタガ型ＴＦＴは、Ｈ
ＲＤ構造を有しているので衝突電離によるホットキャリ
ア注入などの劣化現象に対して非常に強く、高い信頼性
を有している。しかも、ＬＤＤ領域の効果が支配的な
上、そのＬＤＤ領域が非常に制御性よく形成されている
ので特性バラツキが非常に小さい。

【００７９】そのため、本実施例の様な構造は高耐圧を
必要とし、高い動作速度はそれほど必要としない様な回
路を構成するＴＦＴに好適である。

【００８０】また、本実施例の作製工程に示した様に、
図２（Ｄ）に示した構造の逆スタガ型ＴＦＴを得るのに
４枚のマスクしか必要としていない。これは従来のチャ
ネルストップ型ＴＦＴが６枚マスクを必要としていた事
を考えると、スループット及び歩留りが飛躍的に向上す
ることを意味している。

【００８１】以上の様に、本実施例の構成によれば量産
性の高い作製工程によって、高い信頼性と再現性を有す
るボトムゲイト型ＴＦＴを作製することが可能である。

【００８２】なお、本実施例の作製工程に従って作製し
たボトムゲイト型ＴＦＴ（Ｎチャネル型ＴＦＴ）のモビ
リティは30〜250cm^{2 /}Vs （代表的には10〜150cm^{2 /}Vs
）、しきい値電圧は０〜３Ｖを実現しうる。

【００８３】〔実施例２〕本実施例では本願発明の構成
において、実施例１とは異なる構成例を示す。ＴＦＴの
作製工程は基本的には実施例１に従えば良いので、本実
施例では必要な部分のみを説明することにする。

【００８４】まず、実施例１の作製工程に従って図５
（Ａ）の状態を得る。ここで実施例１と異なる点は、ソ
ース電極５０１、ドレイン電極５０２を形成する際にチ
ャネルエッチ領域５００の長さをＣ₂ とする点にある。
この時、Ｃ₂ はゲイト電極幅よりも狭く、２〜９μｍ
（代表的には２〜４μｍ）の範囲で選ばれる。即ち、ゲ
イト電極とソース／ドレイン電極とがオーバーラップす
る様に設けることが本実施例の特徴となる。

【００８５】この状態で実施例１に示した様にチャネル
エッチ工程を行い、保護膜を設けると図５（Ｂ）の状態
を得る。この時、５０３で示される領域がチャネル形成
領域となり、そのチャネル長はＬ₂ （＝Ｃ₂ ）で表され
る。また、マスク設計によりオーバーラップさせた領域
（マスクオーバーラップ領域と呼ぶ）５０４の長さ（Ｙ
２）はゲイト電極幅をＥとすると、（Ｅ−Ｌ₂ ）／２で
表される。

【００８６】図５（Ｃ）はドレイン領域の拡大図である
が、ＴＦＴ動作時のキャリアは、チャネル形成領域５０
３（厚さ50nm）、マスクオーバーラップ領域５０４（厚
さ160 nm）、ＬＤＤ領域５０５（厚さ50nm）を通ってｎ
⁺ 層５０６（厚さ40nm）、ドレイン電極５０２へと到達
する。

【００８７】なお、この場合、マスクオーバーラップ領
域５０４にもゲイト電極からの電界が形成されるが、Ｌ
ＤＤ領域５０５に近づくにつれて電界は弱まるので、そ
の様な領域は実質的にＬＤＤ領域と同様の機能を持つ。
勿論、さらにＬＤＤ領域５０５に近づけば完全に電界が
形成されなくなり、オフセット（厚さオフセット）領域
としても機能しうる。

【００８８】この様に本実施例の構造ではＨＲＤ構造
が、オーバーラップによる実質的なＬＤＤ＋厚さオフセ
ット＋低濃度不純物によるＬＤＤで構成される。また、
オーバーラップ領域５０４の膜厚が薄い場合には、オー
バーラップによる実質的なＬＤＤ＋低濃度不純物による
ＬＤＤのみからなるＬＤＤ構造もとりうる。

【００８９】本実施例の構成においても、オーバーラッ
プ領域５０４、ＬＤＤ領域５０５がそれぞれの膜厚で制
御されるので非常に特性バラツキが小さい。また、オー
バーラップ領域の長さ（Ｙ₂ ）はパターニング等による
誤差を含むが、オーバーラップによるＬＤＤ、厚さ方向
のオフセット及び低濃度不純物によるＬＤＤはその様な
誤差の影響を受けないのでＹ₂ の誤差による特性バラツ
キは緩和される。

【００９０】なお、本実施例の様な構造はオフセット成
分が少なく、高い動作速度を必要とする様な回路を構成
するＴＦＴに好適である。

【００９１】また、本実施例の構造では衝突電離によっ
てチャネル形成領域内に蓄積した少数キャリアが速やか
にソース電極へと引き抜かれるので基板浮遊効果を起こ
しにくいという利点を有する。そのため、動作速度が速
い上に非常に耐圧特性の高いＴＦＴを実現することが可
能である。

【００９２】〔実施例３〕 本実施例では本願発明の構
成において、実施例１、２とは異なる構成例を示す。Ｔ
ＦＴの作製工程は基本的には実施例１に従えば良いの
で、本実施例では必要な部分のみを説明することにす
る。

【００９３】まず、実施例１の作製工程に従って図６
（Ａ）の状態を得る。ここで実施例１と異なる点は、ソ
ース電極６０１、ドレイン電極６０２を形成する際にチ
ャネルエッチ領域６００の長さをＣ₃ とする点にある。
この時、Ｃ₃ はゲイト電極幅と一致させるため、１〜10
μｍ（代表的には３〜５μｍ）となる。

【００９４】この状態で実施例１に示した様にチャネル
エッチ工程を行い、保護膜を設けると図６（Ｂ）の状態
を得る。この時、６０３で示される領域がチャネル形成
領域となり、そのチャネル長はＬ₃ （＝Ｃ₃ ）で表され
る。

【００９５】図６（Ｃ）はドレイン領域の拡大図である
が、ＴＦＴ動作時のキャリアは、チャネル形成領域６０
３（厚さ100 nm）、厚さオフセット領域６０４（厚さ15
0 nm）、ＬＤＤ領域６０５（厚さ100 nm）を通ってｎ⁺
層６０６（厚さ50nm）、ドレイン電極６０２へと到達す
る。即ち、本実施例の構造ではＨＲＤ構造が厚さオフセ
ット＋ＬＤＤの２段構造で構成される。

【００９６】本実施例の構成においても、厚さオフセッ
ト領域６０４、ＬＤＤ領域６０５がそれぞれの膜厚で制
御されるので非常に特性バラツキが小さい。また、十分
な耐圧特性を得ることが可能である。

【００９７】〔実施例４〕 本実施例では本願発明の構
成において、実施例１〜３とは異なる構成例を示す。Ｔ
ＦＴの作製工程は基本的には実施例１に従えば良いの
で、本実施例では必要な部分のみを説明することにす
る。

【００９８】まず、実施例１の作製工程に従って図７
（Ａ）の状態を得る。ここで実施例１と異なる点は、ソ
ース電極７０１、ドレイン電極７０２を形成する際にソ
ース電極またはドレイン電極のいずれか一方をゲイト電
極にオーバーラップさせ、他方はオーバーラップさせな
い構成とする点にある。

【００９９】なお、本実施例ではチャネルエッチ領域７
００の長さをＣ₄ とする。この時、Ｃ₄ は１〜１０μｍ
（代表的には３〜６μｍ）の範囲で選ばれる。

【０１００】この状態で実施例１に示した様にチャネル
エッチ工程を行い、保護膜を設けると図７（Ｂ）の状態
を得る。この時、７０３で示される領域がチャネル形成
領域となり、そのチャネル長はＬ₄ （＝Ｃ₄ −Ｘ₄ ）で
表される。

【０１０１】ここで、Ｘ４はマスクオフセット領域７０
４の長さである。Ｘ₄ の数値範囲については実施例１を
参考にすれば良い。また、マスクオーバーラップ領域７
０５の長さの数値範囲は実施例２を参考にすれば良い。

【０１０２】本実施例は、実施例１で説明したＨＲＤ構
造と実施例２で説明したＨＲＤ構造（またはＬＤＤ構
造）とを組み合わせた構成である。構造的な説明は実施
例１及び実施例２で既に説明したのでここでの説明は省
略する。

【０１０３】本実施例の様な構造を採用する場合、特に
ソース領域に実施例２に示したＨＲＤ構造（またはＬＤ
Ｄ構造）を用い、ドレイン領域に実施例１で説明したＨ
ＲＤ構造を用いることが好ましい。

【０１０４】例えば、ドレイン領域側のチャネル端部
（接合部）では特に電界集中が激しく、実施例１に示し
た様な抵抗成分の多いＨＲＤ構造が望ましい。逆に、ソ
ース側ではそこまでの高耐圧対策は必要ないので、実施
例２に示した様な抵抗成分の少ないＨＲＤ（またはＬＤ
Ｄ）構造が適している。

【０１０５】なお、本実施例において、ソース／ドレイ
ン領域側のいずれか一方に実施例２の構成を組み合わせ
ることも可能である。この様に、実施例１〜３に示した
ＨＲＤ構造またはＬＤＤ構造を実施者が適宜選択してソ
ース／ドレイン領域に採用し、回路設計を鑑みて最適な
構造を設計すれば良い。この場合、３² ＝９通りの組み
合わせパターンが可能である。

【０１０６】〔実施例５〕 本実施例では実施例１〜４
に示した構成のボトムゲイト型ＴＦＴを用いてＣＭＯＳ
回路（インバータ回路）を構成する場合の例について図
８を用いて説明する。なお、ＣＭＯＳ回路は同一基板上
に形成されたＮチャネル型ＴＦＴとＰチャネル型ＴＦＴ
とを相補的に組み合わせて構成する。

【０１０７】図８は実施例４に示した構成を利用したＣ
ＭＯＳ回路であり、８０１はＰチャネル型ＴＦＴのソー
ス電極、８０２はＮチャネル型ＴＦＴのソース電極、８
０３はＮ／Ｐ共通のドレイン電極である。

【０１０８】また、Ｎチャネル型ＴＦＴは実施例１で説
明した作製工程によってｎ⁺ 層８０４、８０５、ｎ^- 層
８０６、８０７が形成されている。一方、Ｐチャネル型
ＴＦＴの方にはｐ⁺⁺層８０８、８０９、ｐ^- 層８１０、
８１１が形成されている。

【０１０９】なお、同一基板上にＣＭＯＳ回路を作製す
ることは非常に容易である。本願発明の場合、まず、実
施例１の工程に従って図２（Ｂ）の状態を得る。

【０１１０】この状態ではＮ型／Ｐ型関係なく１５族か
ら選ばれた元素が全面に添加されているが、Ｐチャネル
型ＴＦＴを作製する場合にはＮチャネル型ＴＦＴとする
領域をレジストマスク等で隠して１３族から選ばれた元
素（代表的にはボロン、インジウムまたはガリウム）を
添加すれば良い。

【０１１１】本実施例ではボロンを例にとるが、この
時、ボロンはリンの濃度以上に添加して導電性を反転さ
せなければならない。また、ｎ⁺ 層及びｎ^- 層全てを完
全にｐ ⁺⁺層及びｐ^- 層に反転させるためには、ボロン添
加時の濃度プロファイルを調節してリンの添加深さより
も深く添加することが重要である。

【０１１２】従って、ボロンの膜中における濃度プロフ
ァイルは図９の様になる。図９において、９００は半導
体層、９０１はボロン添加前のリンの濃度プロファイ
ル、９０２はボロン添加後のボロンの濃度プロファイ
ル、９０３はｐ⁺⁺層、９０４はｐ^- 層、９０５はｉ層で
ある。

【０１１３】この時、ｐ⁺⁺層９０３の厚さは10〜150 nm
（代表的には50〜100 nm）とし、ｐ⁺⁺層のボロンの濃度
は、３×１０¹⁹〜１×１０²²atoms/cm³ 、代表的には３
×１０¹⁹〜３×１０²¹atoms/cm³ となる様に調節する。

【０１１４】他方、ｐ^- 層９０４の厚さは30〜300 nm
（代表的には 100〜200 nm）とし、そのボロンの濃度
は、５×１０¹⁷〜３×１０¹⁹atoms/cm³ となる様に調節
する。する。ただし、Ｐチャネル型ＴＦＴは元来劣化に
強いのでｐ^- 層をＬＤＤ領域として利用する必要性は必
ずしもない。わざわざｐ^- 層９０４の膜厚について言及
したのは、イオン注入法等の添加手段を用いる限り、連
続的に変化する濃度勾配によって必ずｐ^- 層が形成され
るからである。

【０１１５】ところで、本実施例ではＮチャネル型ＴＦ
ＴとＰチャネル型ＴＦＴのどちらもソース領域側には実
施例２に示した構成のＨＲＤ構造（オーバーラップ領域
を利用したタイプ）を用い、ドレイン領域側には実施例
１に示した構成のＨＲＤ構造（マスクオフセットを利用
したタイプ）を設けている。

【０１１６】そのため、上面図で明らかな様にＰチャネ
ル型ＴＦＴのソース領域側にはＹ_iの長さを持つオーバ
ーラップ領域を有し、ドレイン領域側にはＸ_i の長さを
持つマスクオフセット領域を有している。また、Ｎチャ
ネル型ＴＦＴのソース領域側にはＹ_j の長さを持つオー
バーラップ領域を有し、ドレイン領域側にはＸ_j の長さ
を持つマスクオフセット領域を有している。

【０１１７】この時、Ｘ_i とＸ_j 、Ｙ_i とＹ_j の長さは
それぞれマスク設計によって自由に調節できる。従っ
て、それぞれの長さは回路構成の必要に応じて適宜決定
すれば良く、Ｎチャネル型とＰチャネル型とで揃える必
要はない。

【０１１８】また、この様な構造ではＣＭＯＳ回路の共
通ドレインとなる領域の耐圧特性を高くすることができ
るので、動作電圧の高い回路を構成する場合において、
非常に有効な構成である。

【０１１９】なお、実施例１〜４に示した構成のＴＦＴ
を用いたＣＭＯＳ回路の構成を図８に示したが、これ以
外の全ての組み合わせも可能であることは言うまでもな
い。可能な構成パターンとしては、一つのＴＦＴについ
て９通りあるので、ＣＭＯＳ回路では９² ＝８１通りが
ある。これらの複数の組み合わせの中から、回路が必要
する性能に応じて最適な組み合わせを採用していけば良
い。

【０１２０】また、本実施例に示した様に本願発明はＰ
チャネル型ＴＦＴにも容易に適用することができる。そ
の場合、本願発明のボトムゲイト型ＴＦＴ（Ｐチャネル
型ＴＦＴ）のモビリティは30〜150cm²/Vs （代表的には
10〜100cm cm²/Vs ）、しきい値電圧は−１〜−３Ｖを
実現しうる。

【０１２１】〔実施例６〕 本実施例では、珪素の結晶
化を助長する触媒元素としてＧｅ（ゲルマニウム）を利
用した場合の例をついて説明する。Ｇｅを利用する場
合、汎用性の高さからイオン注入法、イオンドーピング
法またはプラズマ処理による添加を行うことが好まし
い。また、Ｇｅを含む雰囲気中で熱処理を行うことで気
相から添加することも可能である。

【０１２２】ＧｅはＳｉ（シリコン）と同じ１４族に属
する元素であるため、Ｓｉとの相性が非常に良い。Ｇｅ
とＳｉとの化合物（Si_x Ge_1-xで示される。ただし０＜
Ｘ＜１）は本願発明の半導体層として活用することもで
きることは既に述べた。

【０１２３】そのため、本実施例の様にＧｅを用いた非
晶質珪素膜の結晶化を行った場合、結晶化後に触媒元素
をゲッタリングする必要性がない。勿論、ゲッタリング
工程を行っても構わないが、ＴＦＴ特性に影響はない。

【０１２４】従って、ゲッタリング工程の加熱処理を省
略することができるので製造工程のスループットが大幅
に向上する。また、Si_x Ge_1-x 膜を用いたＴＦＴは高い
モビリティを示すことが知られているので、珪素膜中に
おけるＧｅの含有量が適切であれば動作速度の向上も期
待しうる。

【０１２５】なお、本実施例の構成は実施例１〜５のい
ずれの構成に対しても適用することが可能である。

【０１２６】〔実施例７〕 本実施例では、本願発明の
ＴＦＴに対してしきい値電圧を制御するための工夫を施
した場合の例について説明する。

【０１２７】しきい値電圧を制御するために１３族（代
表的にはボロン、インジウム、ガリウム）または１５族
（代表的にはリン、砒素、アンチモン）から選ばれた元
素をチャネル形成領域に対して添加する技術はチャネル
ドープと呼ばれている。

【０１２８】本願発明に対してチャネルドープを行うこ
とは有効であり、以下に示す２通りの方法が簡易で良
い。

【０１２９】まず、非晶質珪素膜を成膜する時点におい
て成膜ガスにしきい値電圧を制御するための不純物を含
むガス（例えばジボラン、フォスフィン等）を混在さ
せ、成膜と同時に所定量を含有させる方式がある。この
場合、工程数を全く増やす必要がないが、Ｎ型及びＰ型
の両ＴＦＴに対して同濃度が添加されるため、両者で濃
度を異ならせるといった要求には対応できない。

【０１３０】次に、図２（Ｄ）で説明した様なチャネル
エッチ工程（チャネル形成領域の形成工程）が終了した
後で、ソース／ドレイン電極をマスクとしてチャネル形
成領域（またはチャネル形成領域とマスクオフセット領
域）に対して選択的に不純物添加を行う方式がある。

【０１３１】添加方法はイオン注入法、イオンドーピン
グ法、プラズマ処理法、気相法（雰囲気からの拡散）、
固相法（膜中からの拡散）など様々な方法を用いること
ができるが、チャネル形成領域が薄いので、気相法や固
相法等の様にダメージをあたえない方法が好ましい。

【０１３２】なお、イオン注入法等を用いる場合には、
ＴＦＴ全体を覆う保護膜を設けてから行えばチャネル形
成領域のダメージを減らすことができる。

【０１３３】また、不純物を添加した後はレーザーアニ
ール、ランプアニール、ファーネスアニールまたはそれ
らを組み合わせて不純物の活性化工程を行う。この時、
チャネル形成領域が受けたダメージも殆ど回復する。

【０１３４】本実施例を実施する場合、チャネル形成領
域には１×１０¹⁵〜 5×１０¹⁸atoms/cm³ （代表的には
1×10１５〜 5×１０¹⁷atoms/cm³ ）の濃度でしきい値
電圧を制御するための不純物を添加すれば良い。

【０１３５】そして、本実施例を本願発明のＴＦＴに実
施した場合、Ｎチャネル型ＴＦＴのしきい値電圧を 0.5
〜2.5 Ｖの範囲に収めることができる。また、Ｐチャネ
ル型ＴＦＴに適用した場合にはしきい値電圧を-0.1〜-
2.0Ｖの範囲に収めることが可能である。

【０１３６】なお、本実施例の構成は実施例１〜６のい
ずれの構成との組み合わせも可能である。また、実施例
５のＣＭＯＳ回路に適用する場合、Ｎ型ＴＦＴとＰ型Ｔ
ＦＴとで添加濃度や添加する不純物の種類を異なるもの
とすることもできる。

【０１３７】〔実施例８〕 図２（Ｄ）に示した構造で
は、島状半導体層を完全に囲む様にしてソース電極１１
３とドレイン電極１１４とが形成されている。本実施例
ではこれとは別の構成について説明する。

【０１３８】図１０（Ａ）に示す構造は、基本的には図
２（Ｄ）と似ているが、ソース電極１１及びドレイン電
極１２の形状が異なる点に特徴がある。即ち、一部にお
いて島状半導体層（厳密にはソース／ドレイン領域）よ
りもａで示される距離だけ内側にソース電極１１及びド
レイン電極１２が形成されている。

【０１３９】また、１３で示される領域は、チャネル形
成領域１４と同じ膜厚を有する領域であり、距離ａの幅
を持つ。図面上では模式的に表しているが、距離ａは１
〜300 μｍ（代表的には10〜200 μｍ）である。

【０１４０】ここで作製工程と照らし合わせて本実施例
の特徴を説明する。本実施例では図１０（Ｂ）に示す様
にソース電極１１及びドレイン電極１２を形成する。こ
こで１５は島状半導体層であり、端部１６が露出する。

【０１４１】この状態でチャネルエッチ工程を行うと、
ソース電極１１及びドレイン電極１２がマスクとなって
自己整合的に島状半導体層１５がエッチングされる。こ
の場合、端部１６も同時にエッチングされる。

【０１４２】この様にして図１０（Ａ）の様な構造が得
られる。従って、端部１６がチャネル形成領域１４と同
じ膜厚を有することは明らかである。

【０１４３】この島状半導体層の突出部１３を形成する
理由は以下の２つがある。 （１）チャネルエッチ工程におけるエッチングモニタと
して利用する。 （２）後工程で保護膜や層間絶縁膜を形成する際に、島
状半導体層の段差によるカバレッジ不良を低減する。

【０１４４】エッチングモニタとしては、製造過程にお
ける抜き取り検査によってチャネル形成領域が適切な膜
厚となっているかどうかを検査する場合に用いる。

【０１４５】なお、本実施例の構成は実施例１〜７のい
ずれの構成とも組み合わせることが可能である。

【０１４６】〔実施例９〕 本実施例では実施例５に示
したＣＭＯＳ回路（インバータ回路）の回路構成の例に
ついて図１１を用いて説明する。

【０１４７】図１１（Ａ）に示すのは、図８に示したも
のと同一構造のＣＭＯＳ回路である。この場合、回路構
成はゲイト電極２０、Ｎ型ＴＦＴの半導体層２１、Ｐ型
ＴＦＴの半導体層２２、Ｎ型ＴＦＴのソース電極２３、
Ｐ型ＴＦＴのソース電極２４、共通ドレイン電極２５か
ら構成される。

【０１４８】なお、各端子部ａ、ｂ、ｃ、ｄはそれぞれ
図１１（Ｃ）に示したインバータ回路の端子部ａ、ｂ、
ｃ、ｄに対応している。

【０１４９】次に、図１１（Ｂ）に示すのは、Ｎ型ＴＦ
ＴとＰ型ＴＦＴとでドレイン領域となる半導体層を共通
化した場合の例である。各符号は図１１（Ａ）で説明し
た符号に対応している。

【０１５０】図１１（Ｂ）の構造ではＴＦＴ同士を非常
に高い密度で形成することができるため、回路を高集積
化する場合などに非常に有効である。共通化した半導体
層はＰＮ接合を形成するが問題とはならない。

【０１５１】〔実施例１０〕 本実施例では、実施例１
〜５の構成のＴＦＴ及びＣＭＯＳ回路を作製する過程に
おいて、加熱処理の手段としてランプアニールを用いる
場合の例を示す。

【０１５２】ランプアニールとしてはＲＴＡ（Rapid Th
ermal Anneal）による熱処理が知られている。これは赤
外ランプからの強光を照射することにより短時間（数秒
から数十秒）で高温の加熱処理を行う技術であり、スル
ープットが非常に良い。また、赤外光以外に補助的に紫
外光を用いる場合もある。

【０１５３】本願発明においては、非晶質半導体膜の結
晶化工程、結晶性半導体膜の結晶性改善工程、触媒元素
のゲッタリング工程、しきい値制御のための不純物の活
性化工程等に加熱処理を行う。この様な時に本実施例を
利用することができる。

【０１５４】なお、本実施例の構成と他の実施例の構成
とは自由に組み合わせることが可能である。

【０１５５】〔実施例１１〕 本実施例では実施例１と
は異なる手段で触媒元素のゲッタリングを行う場合につ
いて説明する。

【０１５６】実施例１では１５族から選ばれた元素のみ
を利用してゲッタリング工程を行っているが、触媒元素
のゲッタリング工程は１３族及び１５族から選ばれた元
素が添加された状態でも実施することができる。

【０１５７】その場合、まず図１（Ｅ）に示す状態を得
たら、Ｎチャネル型ＴＦＴとなる領域のみをレジストマ
スクで隠して次にボロンを添加する。即ち、Ｎチャネル
型ＴＦＴとなる領域にはリンのみが存在し、Ｐチャネル
型ＴＦＴとなる領域にはボロンのみが存在する。

【０１５８】そして、その状態で加熱処理を行い、触媒
元素のゲッタリング工程を実施すれば良い。本発明者ら
の実験ではリンのみによるゲッタリング効果よりもリン
＋ボロンによるゲッタリング効果の方が効果が高いこと
が確かめられている。ただし、ボロンのみではゲッタリ
ング効果はなく、リン＋リンよりも高濃度のボロンとい
う組み合わせの時に高いゲッタリング効果を示した。

【０１５９】なお、本実施例の構成と他の実施例の構成
とは自由に組み合わせることが可能である。

【０１６０】〔実施例１２〕 基板として耐熱性の高い
石英基板やシリコン基板を用いている場合、ｎ⁺ 導電層
及びｎ^- 導電層を形成する前にハロゲン元素を含む酸化
性雰囲気中で700 〜1100℃程度の加熱処理を行うことも
有効である。これはハロゲン元素による金属元素のゲッ
タリング効果を利用する技術である。

【０１６１】また、この技術と実施例１１に示した様な
ゲッタリング工程とを併用することでさらに徹底的に非
晶質半導体膜の結晶化に利用した触媒元素を除去するこ
とができる。こうして、触媒元素を少なくともチャネル
形成領域から徹底的に除去しておけば信頼性の高い半導
体装置を得ることができる。

【０１６２】〔実施例１３〕 本実施例は、実施例１〜
４で説明したＴＦＴを画素マトリクス回路の画素ＴＦＴ
に適用したものであり、ここでは、ＴＦＴを実施例４で
示したオフセット構造とオーバーラップ構造を複合した
構造とする。

【０１６３】図１２は、本実施例の画素マトリクス回路
の１画素の模式的な平面図であり、図１３は断面図であ
る。画素マトリクス回路の各画素には、画素ＴＦＴと補
助容量が形成されている。画素マトリクス回路には、画
素ＴＦＴのオン／オフを制御する信号を入力するための
複数のゲイト配線１０１０がＸ方向に平行に配列され、
画像信号を入力するための複数のソース配線１０２０が
Ｙ方向に平行に配列されている。

【０１６４】画素マトリクス回路の作製工程は実施例１
と同様の工程条件にて作製されるため、本実施例の作製
工程の説明は簡略化する。ガラス基板１１０１表面に
は、酸化珪素膜でなる下地膜１１０２が形成されてい
る。下地膜１１０２上には、１層目の配線として、ゲイ
ト配線１０１０及びゲイト配線１０１０と平行に容量配
線３０とが形成されている。１層目の配線を構成する導
電膜として、下層にＴａＮ膜、上層にＴａ膜でなる積層
膜を用いる。ゲイト配線１０１０には、ＴＦＴのゲイト
電極１０１１、１０１２が一体的に形成され、容量配線
１０３０には補助容量の下部電極となる容量電極１０３
１が一体的に形成されている。

【０１６５】第１層目の配線・電極上には、窒化珪素膜
１１０３および窒化酸化珪素膜１１０４でなるゲイト絶
縁層が形成される。絶縁層１１０３、１１０４上には、
画素ＴＦＴの半導体層１０４１が形成される。本実施例
では、画素ＴＦＴはゲイト電極１０１１を有するＴＦＴ
と、ゲイト電極１０１２を有するＴＦＴとが直列に接続
された構成となる、いわゆるマルチゲイト型とすること
によりリーク電流の低減を図る。

【０１６６】２層目の配線として、Ｔｉ／Ａｌ／Ｔｉの
積層膜でなるソース配線１０２０、ソース電極１０２
１、ドレイン電極１０２２、マスク電極１０２３が形成
されている。ソース電極１０２１はデータ配線１０２０
と一体的に形成されている。ソース配線１０２０は、ゲ
イト配線１０１０及び容量配線１０３０に対して格子を
成すように配置され、これら配線１０１０、１０３０と
はゲイト絶縁層のみによって絶縁されている。

【０１６７】このため、１層目の配線１０１０、１０３
０と、２層目の配線１０２０間の寄生容量を小さくする
ため、ゲイト絶縁層の厚さをトップゲイト型ＴＦＴと比
較して厚めにする。ここでは厚さを０．３〜０．８μ
ｍ、代表的には０．４〜０．５μｍとする。よって、ゲ
イト絶縁層と構成する１層目の窒化珪素膜１１０３の厚
さを０〜５００ｎｍ、代表的には２５〜３００ｎｍす
る。２層目の窒化酸化珪素膜（もしくは酸化珪素膜）１
１０４の厚さを０〜８００ｎｍ、代表的には１５０〜５
００ｎｍとする。ここでは、窒化珪素膜１１０３の厚さ
を１５０ｎｍとし、窒化酸化珪素膜１１０４の厚さを３
００ｎｍとする。

【０１６８】２層目の電極１０２１、１０２２、１０２
３をマスクにして、画素ＴＦＴの半導体層１０４１はチ
ャネルエッチングが施されている。マスク電極１０２３
の電位はフローティングとされ、半導体層１０４１に電
圧を印加する機能はなく、チャネルエッチ工程時にマス
クとして機能するものである。ここでは、ソース電極１
０２１、ドレイン電極１０２２をゲイト電極１０１１、
１０２１に対してオフセットし、他方、マスク電極２３
はゲイト電極１０１１、１０２１に対してオーバーラッ
プするように形成する。

【０１６９】この構造において、ソース領域、およびド
レイン領域には、実施例１で説明したオフセット型のＨ
ＲＤが形成され、高耐圧対策が施されている。他方、マ
スク電極１０２３の下層の不純物領域は２つのＴＦＴの
連結部に相当し、キャリアの経路としてのみ機能するた
め、高移動度が最優先される。従って、この不純物領域
には実施例２で説明したオーバーラップ型のＨＲＤ領域
を設け、移動度の向上を図る。

【０１７０】なお、画素マトリクス回路では画素電極に
極性が交互に反転するように電圧を印加するため、正負
双方の極性の電圧に対しても画素ＴＦＴの特性が等しく
なるようにするのが好ましい。本実施例では、ソース領
域とドレイン領域に形成されるオフセット領域の長さが
等しくなるように、またマスク電極１０２３の両側に形
成されるオーバーラップ領域の長さが等しくなるように
設計する。

【０１７１】実施例１、２で示したように、オフセット
長及びオーバーラップ長は１層目、２層目の配線のパタ
ーンによって決定され、それぞれ０．３〜３μｍをとる
ことができる。ここではオフセット長、オーバーラップ
長をそれぞれ１μｍとする。また画素ＴＦＴの場合に
は、チャネル幅及びチャネル長が１〜１０μｍとなるよ
うにする。ここでは、チャネル幅を５μｍとし、チャネ
ル長を３μｍとする。チャネル長を３μｍとするため、
ゲイト電極１０１１、１０１２幅は３μｍとする。な
お、マスク電極１０２３の両側のオーバーラップ長は実
施例３に示すように、ゼロとなるようにしてもよい。

【０１７２】マスク電極１０２３はゲイト電極１０１
１、１０２１に対してオーバーラップされて配置されて
いるので、マスク電極１０２３とゲイト電極１０１１、
１０１２間の寄生容量を小さくするため、マスク電極１
０２３は半導体層１０４１の幅よりも狭くする。

【０１７３】他方、補助容量において、ドレイン電極１
０２２は容量電極１０３１と対向するように形成されて
いる。この構造により、ドレイン電極１０２２と容量電
極１０３１を対向電極とし、ゲイト絶縁層１１０３、１
１０４を誘電体とする補助容量が形成される。実施例１
で示したように、画素ＴＦＴは４枚のマスクで形成で
き、また、補助容量１０３０を追加してもマスクパター
ンの変更のみであり、マスク数は増加しないことは明ら
かである。これは従来のチャネルストップ型ＴＦＴだけ
を作製するのに、６枚マスクを必要としていた事を考え
ると、スループット及び歩留りが飛躍的に向上すること
を意味している。

【０１７４】画素ＴＦＴ、補助容量を覆って、厚さ１０
０〜２５０ｎｍの窒化酸化珪素または窒化珪素でなる保
護膜１１１６が形成される。ここでは、厚さ２００ｎｍ
の窒化酸化珪素膜を形成する。

【０１７５】保護膜１１１６上に、画素電極１０５０の
下地となる厚さ０．８〜１．５μｍの層間絶縁膜１１３
０が形成される。層間絶縁膜１１３０としては、平坦な
表面を得られる塗布膜が好ましい。塗布膜の１つとし
て、ポリイミド、ポリアミド、ポリイミドアミド、アク
リル等の樹脂膜や、ＰＳＧや酸化珪素等の酸化珪素系の
塗布膜が使用できる。本実施例では、層間絶縁膜１１３
０としてアクリル樹脂膜を１．０μｍの厚さに形成す
る。

【０１７６】そして、層間絶縁膜１１３０および保護膜
１１１７にドレイン電極１０２２に達するコンタクトホ
ールを形成する。ここでマスク数は５となる。次に透明
導電膜として厚さ１００〜１５０ｎｍのＩＴＯ膜を形成
する。ここでは、１２０ｎｍの厚さに成膜し、パターニ
ングして画素電極１０５０を形成する。これでマスク数
が６になる。以上の工程により、画素マトリクス回路が
完成する。なお、画素電極１０５０の材料をＡｌ等の金
属膜として、反射電極を作製しても良い。

【０１７７】補助容量の誘電体を窒化珪素膜１１０３と
窒化酸化珪素膜（酸化珪素膜）１１０４の２層の絶縁体
としたが、下層の窒化珪素膜１１０３のみを用いること
も可能である。この場合には、図２（Ｂ）に示す島状半
導体層のパターニング後に、半導体層をマスクにして露
出されている窒化酸化珪素膜１１０４をエッチングによ
り除去し、この後２層目の配線となるソース配線１０２
０、電極１０２１、１０２２、１０２３を形成する。た
だし窒化酸化珪素膜１１０４をエッチングするには、窒
化珪素膜１１０３がエッチングストッパーとして機能す
るようなエッチングガスもしくはエッチャントを用いる
必要がある。また、窒化酸化珪素膜１１０４がよりエッ
チングしやすくなるように、その組成を調整したり、窒
化酸化珪素膜の代わりに酸化珪素膜を成膜するのも有効
である。

【０１７８】実施例５及び９で説明したように、ｎチャ
ネル型の画素ＴＦＴとＣＭＯＳＴＦＴでなるインバータ
回路を同時に形成することが可能である。この技術を用
いて、図示していないが画素マトリクス回路を駆動する
周辺駆動回路も同一基板１１０１上に形成されている。
周辺駆動回路に配置されるＴＦＴは高速動作を優先させ
るため、ソース／ドレイン領域はオーバーラップ構造と
するのがよい。

【０１７９】本実施例の画素ＴＦＴは２つのゲイト電極
を有するマルチゲイト型としたが、ゲイト電極数は２に
限定されるものではなく、１もしくは２以上とすること
ができる。何れのゲイト電極数でも、ソース配線１０２
０及び画素電極１０５０によって電圧が印加されるソー
ス及びドレイン領域はオフセット構造とし高耐圧対策を
施すと良い。またゲイト数が２以上の場合にはソース及
びドレイン領域以外の不純物領域が半導体層に形成され
るが、この不純物領域はゲイト電極に対して、オーバー
ラップさせるか、もしくは実施例３で示したようにオフ
セット長及びオーバーラップ長がゼロとなるように形成
して、高移動度を優先すると良い。

【０１８０】〔実施例１４〕 本実施例では実施例１３
の補助容量の変形例を示す。図１４に本実施例の画素マ
トリクス回路の断面図を示す。なお図１４おいて、図１
２、１３と同じ符号は実施例１３と同じ構成要素であ
り、実施例１３と異なるのは、画素ＴＦＴの半導体層１
２４１及びドレイン電極１２２２のパターンである。

【０１８１】本実施例では、図２（Ｂ）に示す島状半導
体層をパターニング工程によって、半導体層を容量電極
３１と対向するように形成する。そして、ドレイン電極
１２２２を容量電極１０３１に部分的にオーバーラップ
するように形成する。島状半導体層を電極１０２１、１
０２３、１２２２をマスクにしてチャネルエッチングを
施す。この結果、半導体層１２４１はチャネルエッチン
グにより、容量電極１０３１上には真性又は実質的に真
性なｉ層でなるｉ型領域１２４２が形成される。このｉ
型領域１２４２は画素ＴＦＴのチャネル形成領域とほぼ
同じ膜厚であり、同様な機能を有する

【０１８２】容量電極１０３１により電圧を印加する
と、ｉ型領域１２４２にはチャネルが形成される。更に
ドレイン電極１２２２と容量電極１０３１がオーバーラ
ップしている半導体層１２４１のｉ層、即ち図５のマス
クオーバーラップ領域にもチャネルが形成される。これ
らチャネルが補助容量の上部電極として機能する。補助
容量の上部電極と画素電極１０５０の接続構造は、図５
に図示されたチャネル形成領域とドレイン電極との接続
構造と同じである。図５を参照すると、ｉ層でなるｉ型
領域１２４２（５０３）、マスクオーバーラップ領域
（５０４）、ｎ^-層でなるＬＤＤ領域（５０５）、ｎ⁺層
（５０６）、ドレイン電極１２２２（５０２）、画素電
極１０５０の順になる。

【０１８３】ここでは、補助容量の上部電極の主要な部
分がｉ型領域１２４２になるように、マスクオーバーラ
ップ領域長を設定するのが好ましく、０．３〜３μｍ程
度とする。またドレイン電極１２２２と容量電極１０３
１をオーバーラップ構造としたのは、画素電極１０５０
間と上記の補助容量の上部電極間の抵抗が小さくなるよ
うにするためである。なお、ｉ型領域１２２４により低
い電圧でチャネルを形成するには、実施例７で示したし
きい値制御対策を施すことが好ましい。

【０１８４】〔実施例１５〕 図１５に本実施例の画素
マトリクス回路の断面図を示す。本実施例では実施例１
４と同様に画素ＴＦＴの半導体層のｉ層を補助容量の上
部電極に用いる例を示す。なお、図１５において、図１
４と同じ符号は実施例１４と同じ構成要素である。実施
例１４と異なるのは、画素ＴＦＴの半導体層１３４１及
びドレイン電極１３２２のパターンである。

【０１８５】実施例１４では容量電極１０３１と対向す
る半導体層１２４１にチャネルエッチングが施されてい
るが、本実施例では容量電極と対向する半導体層１３４
１にチャネルエッチングを施さないようにする。そのた
めドレイン電極１３２２は容量電極１０３１と対向する
半導体層１３４２の表面を覆うように形成される。

【０１８６】この構造において、補助容量の上部電極
は、容量電極１０３１の電圧によって半導体層１３４２
のｉ層に形成されるチャネルとなる。このチャネルが形
成される領域は、実施例２で説明したオーバーラップ領
域５０４（図５参照）に対応する。従って、補助容量の
上部電極と画素電極１０５０接続構造は、図５を参照す
ると、ｉ層でなるマスクオーバーラップ領域（５０
４）、ｎ^-層でなるＬＤＤ領域（５０５）、ｎ⁺層（５０
６）、ドレイン電極１３２２（５０２）、画素電極１０
５０の順になる。

【０１８７】補助容量と上部電極となる半導体層１３４
１のｉ層（マスクオーバーラップ領域）により低い電圧
でチャネルを形成するには、実施例７で示したしきい値
制御を対策を施すことが好ましい。

【０１８８】〔実施例１６〕 図１６に本実施例の画素
マトリクス回路の断面図を示す。本実施例は実施例１５
の変形例である。図１６おいて、図１５と同じ符号は実
施例１５と同じ構成要素であり、実施例１５と異なるの
は、画素ＴＦＴにおいては、半導体層１４４１及びドレ
イン電極１４２２のパターンと、画素電極１４５０の接
続構造であり、更に補助容量においては、画素ＴＦＴと
分離して、半導体層１４４２と第２層目の電極１４２４
が形成されている点である。

【０１８９】本実施例では、図２（Ｂ）に示す島状半導
体層のパターニング工程において、画素ＴＦＴの半導体
層１４４１の原型となる島状領域と、補助容量の半導体
層１４４２を形成する。つぎに２層目の配線ソース電極
１０２２、マスク電極１０２３、ドレイン電極１４２２
及び電極１４２４を形成する。電極１４２４は補助容量
の半導体層１４２４がチャネルエッチングされないよう
に、半導体層１４２４を被覆している。チャネルエッチ
ングを行うことにより、画素ＴＦＴの半導体層１４４１
が形成される。

【０１９０】次に保護膜１１１６、層間絶縁膜１１３０
を形成する。保護膜１１１６、層間絶縁膜１１３０にド
レイン電極１４２２、補助容量の電極１４２４に達する
コンタクトホールを形成した後、画素電極１４５０を形
成する。図１６（Ａ）に示すように画素電極１４５０は
ドレイン電極１４２２及び電極１４２２と電気的に接続
される。

【０１９１】補助容量の構造は実施例１５と実質的に同
様であり、補助容量の上部電極は、半導体層１４４２の
ｉ層に形成されるチャネルである。このｉ層は図５のマ
スクオーバーラップ領域に対応する。補助容量の上部電
極と画素電極１４５０の接続構造は、半導体層１４４２
のｉ層でなるマスクオーバーラップ領域（５０４）、ｎ
^-層でなるＬＤＤ領域（５０５）、ｎ⁺層（５０６）、電
極１４２４（５０２）、画素電極１４５０の順になる。

【０１９２】なお、本実施例ではｎ⁺層が電極として機
能できる。よって図１６（Ｂ）に示すように、画素電極
１４５０用のコンタクトホールを形成する工程におい
て、電極１４２４にもエッチングして、半導体層１４２
４のｎ⁺層を接続する。

【０１９３】また、図１６（Ａ）、（Ｂ）において半導
体層１４４２にはチャネルエッチングを施さないように
したが、画素電極１４５０との接続部を少なくとも覆う
ようにして、実施例８に示すように半導体層１４４２の
側面に突出部を形成し、半導体層１４４２の段差を緩和
しても良い。

【０１９４】〔実施例１７〕 図１７に本実施例の画素
マトリクス回路の断面図を示す。本実施例は実施例１６
の変形例である。図１７おいて図１６と同じ符号は実施
例１６と同じ構成要素であり、実施例１６と異なるの
は、実施例１６の補助容量の半導体層１４４２と電極１
４２４を形成しない点と、画素電極１５５０の接続構造
である。

【０１９５】本実施例では画素電極１５５０を補助容量
の上部電極とする。画素電極１５５０用のコンタクトホ
ールを形成する工程において、層間絶縁膜１１３０、窒
化酸化珪素膜でなる保護膜１１１６及びゲイト絶縁層の
第２層１１０４がエッチングされるため、補助容量の誘
電体はゲイト絶縁膜の第１層の窒化珪素膜１１０３とな
る。

【０１９６】なお、本実施例では補助容量の誘電体に、
窒化珪素膜１１０３、窒化酸化珪素膜（酸化珪素膜）１
１０４、保護膜１１１６が使用できる。

【０１９７】例えば、画素電極１５５０用のコンタクト
ホールを形成する際に、層間絶縁膜１１３０と保護膜１
１１６のマスクパターンと変えて、補助容量のコンタク
トホールの保護膜１１１６を除去しないようにすること
で、列記した３つの膜を補助容量の誘電体に使用でき
る。

【０１９８】例えば、保護膜１１１６を窒化珪素膜とし
て、コンタクトホール形成工程では、ゲイト絶縁層の２
層目の酸化窒化珪素膜（酸化珪素膜）１１０４がエッチ
ングストッパーとなるような、エッチングガスもしくは
エッチャントを使用すれば、が酸化窒化珪素膜（酸化珪
素膜）１１１４０及び窒化珪素膜１１０３を補助容量の
誘電体とすることができる。

【０１９９】〔実施例１８〕 本実施例は実施例１７の
変形例である。実施例１７では、補助容量の電極として
ゲイト配線１０１０と別途に容量配線１０３０が必要で
あったが、本実施例では容量配線を省略する例を示す。
図２０に本実施例の画素マトリクス回路の平面図を示
し、図１８に模式的な断面図を示す。図２０、図１８に
おいて図１７と同じ符号は同じ構成要素を示す。

【０２００】図２０に示すように、本実施例のゲイト配
線１２１０には画素ＴＦＴのゲイト電極１２１１、１２
１２、及び補助容量の電極１２３１が一体的に形成され
ている。補助容量の電極として容量電極１２３１と画素
電極１２３１を用いる点は実施例１７と同様であるが、
画素電極１２３１は次段もしくは前段のゲイト配線１２
３０に形成された容量電極１２３１と対向している。

【０２０１】図１８は画素電極１６５０Ｂを有する画素
の断面図に対応する。図２０に示すように、画素電極１
６５０Ｂは前段（次段）のゲイト配線１２１０Ａに形成
された容量電極１２３１Ａと対向して、ゲイト絶縁層１
１０３、１１０４を誘電体とする補助容量が形成され
る。またゲイト配線１２１０Ｂに形成された容量電極１
２３１Ｂには次段（前段）の画素電極１６５０と対向し
ている。

【０２０２】また、本実施例の容量電極１２３１は、画
素電極がドレイン電極と補助容量とでは異なる接続部を
有する場合に適用することができ、実施例１６にも適用
可能である。図１９（Ａ）、（Ｂ）は、本実施例を実施
例１６（図１６）に適用した場合の、画素マトリクス回
路の断面図を示す。なお、図１９の符号は図１８を準用
する。

【０２０３】〔実施例１９〕 第１層目の配線である容
量配線・電極１０３０、１０３１の材料を陽極酸化可能
な金属膜で形成することによって、容量電極１０３１の
表面を陽極酸化して、陽極酸化膜を形成できる。この陽
極酸化膜を補助容量の誘電体として用いることが可能で
ある。

【０２０４】実施例１で述べたリンゲッタリング工程に
耐え、陽極酸化可能な金属膜として、Ｔａ膜、ＭｏＴａ
合金膜等を用いることができる。本実施例の１層目の配
線に用いたＴａＮ／Ｔａの積層膜も陽極酸化可能であ
る。

【０２０５】例えば本実施例を図１７、１８に示す画素
マトリクス回路に応用した場合には、画素電極１５５
０、１６５０用のコンタクトホールを形成する工程にお
いて、窒化珪素膜１１０３まで除去することにより、補
助容量の誘電体を陽極酸化膜のみにすることができる。

【０２０６】〔実施例２０〕 図２１を用いて、本実施
例の表示装置を備えた電子機器を説明する。本実施例で
は、本発明による液晶表示装置を適用しうる応用製品
（電気光学装置）について、実施例で示したＡＭＬＣＤ
は様々な電子機器のディスプレイに利用される。なお、
本実施例で挙げる電子機器とは、ＡＭＬＣＤを表示装置
として搭載した製品を指す。

【０２０７】本発明を応用した電気工学装置としてはビ
デオカメラ、スチルカメラ、プロジェクタ、ヘッドマウ
ントディスプレイ、カーナビゲイション、パーソナルコ
ンピュータ、携帯情報端末（モバイルコンピュータ、携
帯電話）等が挙げられる。

【０２０８】図２１（Ａ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２００１、カメラ部
２００２、受像部２００３、操作スイッチ２００４、表
示装置２００５で構成される。本発明は表示装置２００
５に適用される。

【０２０９】図２１（Ｂ）はヘッドマウントディスプレ
イであり、本体２２０１、表示装置２１０２、バンド部
２１０３で構成される。本発明を表示装置２０１２に適
用することができる。

【０２１０】図２１（Ｃ）は携帯電話であり、本体２２
０１、音声出力部２２０２、音声入力部２２０３、表示
装置２２０４、操作スイッチ２２０５、アンテナ２２０
６で構成される。本発明を表示装置２２０４に適用され
る。

【０２１１】図２１（Ｄ）はビデオカメラであり、本体
２３０１、表示装置２３０２、音声入力部２３０３、操
作スイッチ２３０４、バッテリー２３０５、受像部２３
０６で構成される。本発明を表示装置２３０２に適用さ
れる。

【０２１２】図２１（Ｅ）はリア型プロジェクタであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクタ２４０５、
２４０６、スクリーン２４０７で構成される。本発明は
表示装置２４０３に適用される。

【０２１３】図２１（Ｆ）はフロント型プロジェクタで
あり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０２に適用される。

【０２１４】以上のように、本発明の適用範囲は極めて
広く、あらゆる分野の表示装置を搭載される電子機器に
応用可能である。また、電光掲示板、宣伝広告用の表示
装置に応用もできる。

【０２１５】

【発明の効果】本願発明を実施することで、非常に少な
いマスク数（典型的には４枚）で量産性の高い半導体装
置を作製することができる。

【０２１６】また、チャネル形成領域とソース／ドレイ
ン電極間に、特性バラツキの小さい電界緩和層（ＬＤＤ
領域、マスクオフセット領域、厚さオフセット領域等）
が形成できるので、信頼性が高く且つ再現性の高い半導
体装置を実現することが可能である。

【図面の簡単な説明】

【図１】 薄膜トランジスタの作製工程を示す図。

【図２】 薄膜トランジスタの作製工程を示す図。

【図３】 薄膜トランジスタの構成を示す拡大図。

【図４】 膜中の濃度プロファイルを示す図。

【図５】 薄膜トランジスタの構成を示す図。

【図６】 薄膜トランジスタの構成を示す図。

【図７】 薄膜トランジスタの構成を示す図。

【図８】 ＣＭＯＳ回路の構成を示す図。

【図９】 膜中の濃度プロファイルを示す図。

【図１０】 薄膜トランジスタの構成を示す図。

【図１１】 ＣＭＯＳ回路の構成を示す図。

【図１２】 画素マトリクス回路の１画素の平面図。

【図１３】 画素マトリクス回路の１画素の断面図。

【図１４】 画素マトリクス回路の１画素の断面図。

【図１５】 画素マトリクス回路の１画素の断面図。

【図１６】 画素マトリクス回路の１画素の断面図。

【図１７】 画素マトリクス回路の１画素の断面図。

【図１８】 画素マトリクス回路の１画素の断面図。

【図１９】 画素マトリクス回路の１画素の断面図。

【図２０】 画素マトリクス回路の１画素の平面図。

【図２１】 表示装置を備えた電子機器の模式図。

【符号の説明】

１０１ 基板 １０２ 下地膜 １０３ ゲイト電極 １０４ 窒化珪素膜 １０５ 酸化窒化珪素膜 １０６ 非晶質半導体膜 １０７ ニッケル含有層 １０８ 結晶性半導体膜 １０９ 結晶性半導体膜 １１０ ｎ⁺ 層（第１導電層） １１１ ｎ^- 層（第２導電層） １１２ 島状半導体層 １１３ ソース電極 １１４ ドレイン電極 １１５ チャネルエッチ領域 １１６ 保護膜 １１７ チャネル形成領域 １１８ マスクオフセット領域 １１９ コンタクトホール

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１８Ｇ ６２７Ｇ

Claims (21)

【特許請求の範囲】
1. 【請求項１】 複数のゲイト配線と、複数のソース配線
   と、各画素に配置されたボトムゲイト型薄膜トランジス
   タ及び画素電極に接続された補助容量とを有する画素マ
   トリクス回路を備えた半導体装置であって、 前記薄膜トランジスタのソース領域と、ドレイン領域
   と、少なくとも１つのチャネル形成領域とが形成される
   薄膜半導体層は結晶構造を有し、 前記ソース領域及びドレイン領域は、ゲイト絶縁膜に向
   かって少なくとも第１の導電層、当該第１の導電層より
   も高抵抗な第２の導電層及び前記チャネル形成領域と同
   一導電型の第１の半導体層からなる積層構造を有し、 前記第１及び第２の導電層に導電性を付与する不純物の
   濃度プロファイルは、前記第１の導電層から前記第２の
   導電層にかけて連続的に変化し、 前記補助容量は、ゲイト配線と同一の導電膜でなる第１
   の電極と、前記第１の電極に接する誘電体と、前記誘電
   体に接し、前記チャネル形成領域と同一導電型の第２の
   半導体層でなる第２の電極とを有することを特徴とする
   半導体装置。
2. 【請求項２】 請求項１において、前記第２の半導体層
   は、前記薄膜トランジスタの前記薄膜半導体層に形成さ
   れていることを特徴とする半導体装置。
3. 【請求項３】 請求項１又は２において、前記第２の半
   導体層は前記チャネル形成領域の膜厚とほぼ等しい領域
   を有することを特徴とする半導体装置。
4. 【請求項４】 請求項１又は２において、前記第２の半
   導体層の膜厚は前記第１の半導体層とほぼ膜厚が等しい
   ことを特徴とする半導体装置。
5. 【請求項５】 請求項１〜４において、しきい値電圧を
   制御するために、前記第２の半導体層には１３族から選
   ばれた又は１５族から選ばれた不純物が 1×１０¹⁵〜 5
   ×１０¹⁷atoms/cm³ の濃度で添加されていることを特徴
   とする半導体装置。
6. 【請求項６】 請求項１〜５において、前記第２の半導
   体層に接する第４の半導体層と、前記第４の半導体層に
   接する第５の半導体層を有し、 前記第５の半導体層から前記第４の半導体層にかけて、
   前記導電性を付与する不純物の濃度プロファイルは、前
   記第１及び第２の導電膜の濃度プロファイルとほぼ等し
   いことを特徴とする半導体装置。
7. 【請求項７】 請求項６において、前記第５の半導体層
   は、前記薄膜トランジスタのドレイン電極に接続されて
   いることを特徴とする半導体装置。
8. 【請求項８】 請求項６において、前記第５の半導体層
   は、前記画素電極に接続されていることを特徴とする半
   導体装置。
9. 【請求項９】 複数のゲイト配線と、複数のソース配線
   と、各画素に配置されたボトムゲイト型薄膜トランジス
   タ及び画素電極に接続された補助容量とを有する画素マ
   トリクス回路を備えた半導体装置であって、 前記薄膜トランジスタのソース領域と、ドレイン領域
   と、少なくとも１つのチャネル形成領域とが形成される
   薄膜半導体層は結晶構造を有し、 前記ソース領域及びドレイン領域は、ゲイト絶縁膜に向
   かって少なくとも第１の導電層、当該第１の導電層より
   も高抵抗な第２の導電層及び前記チャネル形成領域と同
   一導電型の半導体層からなる積層構造を有し、 前記第１及び第２の導電層に導電性を付与する不純物の
   濃度プロファイルは、前記第１の導電層から前記第２の
   導電層にかけて連続的に変化し、 前記補助容量の一方の電極は前記ゲイト配線と共通の導
   電膜から形成され、他方の電極は前記ソース配線と共通
   の導電膜から形成されていることを特徴とする半導体装
   置。
10. 【請求項１０】 請求項９において、前記ソース配線と
    共通の導電膜から形成されている前記補助容量の電極
    は、前記薄膜トランジスタのドレイン電極と一体的に形
    成されていることを特徴とする半導体装置。
11. 【請求項１１】 複数のゲイト配線と、複数のソース配
    線と、各画素に配置されたボトムゲイト型薄膜トランジ
    スタ及び画素電極に接続された補助容量とを有する画素
    マトリクス回路を備えた半導体装置であって、 前記薄膜トランジスタのソース領域と、ドレイン領域
    と、少なくとも１つのチャネル形成領域とが形成される
    薄膜半導体層は結晶構造を有し、 前記ソース領域及びドレイン領域は、ゲイト絶縁膜に向
    かって少なくとも第１の導電層、当該第１の導電層より
    も高抵抗な第２の導電層及び前記チャネル形成領域と同
    一導電型の半導体層からなる積層構造を有し、 前記第１及び第２の導電層に導電性を付与する不純物の
    濃度プロファイルは、前記第１の導電層から前記第２の
    導電層にかけて連続的に変化し、 前記補助容量の一方の電極は前記ゲイト配線と共通の導
    電膜から形成され、 前記画素電極は前記補助容量の誘電体と接する領域を有
    することを特徴とする半導体装置。
12. 【請求項１２】 請求項１〜１１において、前記第１及
    び第２の導電層に導電性を付与する不純物は、１３族又
    は１５族から選ばれた元素であることを特徴とする半導
    体装置。
13. 【請求項１３】 請求項１〜１２において、少なくとも
    前記チャネル形成領域にはしきい値電圧を制御するため
    に、１３族又は１５族から選ばれた不純物が 1×１０¹⁵
    〜 5×１０¹⁷atoms/cm³ の濃度で添加されていることを
    特徴とする半導体装置。
14. 【請求項１４】 請求項１〜１３において、前記薄膜ト
    ランジスタの薄膜半導体層は、Ｎｉ、Ｇｅ、Ｐｔ、Ｃ
    ｏ、Ｆｅ、Ａｕ、Ｐｄ、Ｐｂ、Ｃｕから選ばれた一種ま
    たは複数種の元素を含むことを特徴とする半導体装置。
15. 【請求項１５】 請求項１４において、前記チャネル形
    成領域の前記元素の濃度は 5×１０¹⁷atoms/cm³ 以下で
    あることを特徴とする半導体装置。
16. 【請求項１６】 複数のゲイト配線と、複数のソース配
    線と、各画素に配置されたボトムゲイト型薄膜トランジ
    スタ及び画素電極に接続された補助容量とを有する画素
    マトリクス回路を備えた半導体装置の作製方法であっ
    て、絶縁表面を有する基板上に、前記ゲイト配線、前記
    補助容量の第１の電極を形成する工程と、 前記ゲイト配線、前記第１の電極を覆う絶縁層を形成す
    る工程と、 前記絶縁層上に非晶質半導体膜を形成する工程と、 前記非晶質半導体膜に対して結晶化を助長する触媒元素
    を添加し、加熱処理により結晶構造を有する半導体膜を
    得る工程と、 前記結晶構造を有する半導体膜に対して１５族のみ或い
    は１３族及び１５族から選ばれた不純物を添加して、導
    電層を形成する工程と、 加熱処理により前記導電層に、前記結晶構造を有する半
    導体膜中の前記触媒元素をゲッタリングさせる工程と、 前記結晶構造を有する半導体膜をパターニングして、前
    記薄膜トランジスタのチャネル形成領域を構成する第１
    の薄膜半導体層と、前記絶縁層を介して前記第１の電極
    と重なる第２の薄膜半導体層とを形成する工程と、 前記ソース配線と、前記第１の薄膜半導体層上に薄膜ト
    ランジスタのソース領域、ドレイン領域が形成される領
    域を少なくとも覆う第１の導電膜と、前記第２の薄膜半
    導体層の表面を覆う第２の導電膜とを形成する工程と、 前記第１の導電膜をマスクとして、前記第１の薄膜半導
    体層をエッチングして、前記薄膜トランジスタのチャネ
    ル形成領域を形成する工程とを有し、 前記第２の薄膜半導体層には前記補助容量の第２の電極
    が形成されることを特徴とする半導体装置の作製方法。
17. 【請求項１７】 請求項１６において、前記第２の薄膜
    半導体層の全表面は前記第２の導電膜に覆われ、前記チ
    ャネル形成領域を形成する工程において、前記第２の薄
    膜半導体層の前記第１の電極と対向する領域はエッチン
    グされないことを特徴とする半導体装置の作製方法。
18. 【請求項１８】 請求項１６において、前記第２の薄膜
    半導体層の表面は前記第２の導電膜に選択的に覆われ、
    前記チャネル形成領域を形成する工程において、エッチ
    ングにより前記第２の薄膜半導体層には、前記チャネル
    形成領域とほぼ等しい膜厚の半導体層が形成されること
    を特徴とする半導体装置の作製方法。
19. 【請求項１９】 複数のゲイト配線と、複数のソース配
    線と、各画素に配置されたボトムゲイト型薄膜トランジ
    スタ及び画素電極に接続された補助容量とを有する画素
    マトリクス回路を備えた半導体装置の作製方法であっ
    て、 絶縁表面を有する基板上に、前記ゲイト配線、前記補助
    容量の第１の電極を形成する工程と、 前記ゲイト配線、前記第１の電極を覆う絶縁層を形成す
    る工程と、前記絶縁層上に非晶質半導体膜を形成する工
    程と、 前記非晶質半導体膜に対して結晶化を助長する触媒元素
    を添加し、加熱処理により結晶構造を有する半導体膜を
    得る工程と、 前記結晶構造を有する半導体膜に対して１５族のみ或い
    は１３族及び１５族から選ばれた不純物を添加して、導
    電層を形成する工程と、加熱処理により前記導電層に、
    前記結晶構造を有する半導体膜中の前記触媒元 素をゲッタリングさせる工程と、 前記結晶構造を有する半導体膜をパターニングして、前
    記薄膜トランジスタのチャネル形成領域を構成する薄膜
    半導体層を形成する工程と、 前記ソース配線と、前記薄膜トランジスタのソース電極
    及びドレイン電極と、前記補助容量の第２の電極を形成
    する工程と、 前記ソース電極及びドレイン電極をマスクとして、前記
    薄膜半導体層をエッチングして、前記薄膜トランジスタ
    のチャネル形成領域を形成する工程と、 を有することを特徴とする半導体装置の作製方法。
20. 【請求項２０】 請求項１９において、前記第２の電極
    は前記ドレイン電極と一体的に形成されていることを特
    徴とする半導体装置の作製方法。
21. 【請求項２１】 複数のゲイト配線と、複数のソース配
    線と、各画素に配置されたボトムゲイト型薄膜トランジ
    スタ及び画素電極に接続された補助容量とを有する画素
    マトリクス回路を備えた半導体装置の作製方法であっ
    て、 絶縁表面を有する基板上に、前記ゲイト配線、前記補助
    容量の第１の電極を形成する工程と、前記ゲイト配線、
    前記第１の電極を覆う絶縁層を形成する工程と、 前記絶縁層上に非晶質半導体膜を形成する工程と、 前記非晶質半導体膜に対して結晶化を助長する触媒元素
    を添加し、加熱処理により結晶構造を有する半導体膜を
    得る工程と、 前記結晶構造を有する半導体膜に対して１５族のみ或い
    は１３族及び１５族から選ばれた不純物を添加して、導
    電層を形成する工程と、 加熱処理により前記導電層に、前記結晶構造を有する半
    導体膜中の前記触媒元素をゲッタリングさせる工程と、 前記結晶構造を有する半導体膜をパターニングして、前
    記薄膜トランジスタのチャネル形成領域を構成する薄膜
    半導体層を形成する工程と、 前記ソース配線と、前記薄膜トランジスタのソース電
    極、ドレイン電極とを形成する工程と、 前記ソース電極及びドレイン電極をマスクとして、前記
    薄膜半導体層をエッチングして、前記薄膜トランジスタ
    のチャネル形成領域を形成する工程と、 前記ドレイン電極に接続される画素電極を形成する工程
    とを有し、 前記画素電極は前記補助容量の誘電体に接する領域を有
    することを特徴とする半導体装置の作製方法。