JP2012256875A - 半導体装置およびその作製方法 - Google Patents

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Abstract

【課題】酸化物半導体層を用いたｎチャネルＴＦＴのみを用いてバッファ回路やインバータ回路などを構成することを課題の一つとする。
【解決手段】ソース電極及びドレイン電極の両方がゲート電極に重なる第１のトランジスタと、ソース電極はゲート電極と重ね、且つ、ドレイン電極はゲート電極と重ならない第２のトランジスタとを組み合わせてバッファ回路やインバータ回路などを構成する。第２のトランジスタをこのような構造とすることによって、容量Ｃｐを小さくし、電位差ＶＤＤ−ＶＳＳが小さい場合でもＶＡ’が大きくとれるようになる。
【選択図】図１

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術の研究が進められている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置（液晶表示装置やＥＬ表示装置）のスイッチング素子として用いられている。
薄膜トランジスタを画像表示装置（液晶表示装置やＥＬ表示装置）のスイッチング素子として用いた表示装置は、アクティブマトリクス型表示装置と呼ばれ、その利点は、画素部に信号を伝送する駆動回路として、シフトレジスタ回路、ラッチ回路もしくはバッファ回路といった回路を同一の絶縁体上にＴＦＴで形成することが可能な点である。
しかしながら、アクティブマトリクス型表示装置はＴＦＴの製造工程が複雑であると、製造コストが高くなるという問題を抱えていた。また、複数のＴＦＴを同時に形成するため、製造工程が複雑になると歩留まりを確保することが難しい。特に駆動回路に動作不良があると画素一列が動作しないといった線状欠陥を引き起こすこともある。
画素部及び駆動回路を全てｎチャネル型トランジスタで形成する技術が特許文献１に開示されている。
また、表示装置に限らず、インバータ回路（論理否定回路）やバッファ回路などを組み合わせれば、ＬＳＩなどのさまざまな半導体集積回路を作製することができる。通常、インバータ回路やバッファ回路などは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせたＣＭＯＳ回路で構成される。
特開２００２−４９３３３号公報
酸化物半導体層を用いたｎチャネルＴＦＴのみを用いてバッファ回路やインバータ回路などを構成することを課題の一つとする。
ｎチャネルＴＦＴのみを用いてバッファ回路や、インバータ回路を構成する際には、ブートストラップという手法が用いられる。バッファ回路や、インバータ回路を構成する際に用いる出力部を図１（Ａ）に示す。
図１（Ａ）において、第１のトランジスタ３０１のゲート電極が制御部３０４に電気的に接続され、第２のトランジスタ３０２のゲート電極も制御部３０４に電気的に接続されている。また、第２のトランジスタ３０２のゲート電極と一方の電極が電気的に接続する容量３０３とを有し、該容量のもう一方の電極は、第２のトランジスタ３０２のソース電極と電気的に接続されている。
ブートストラップは、図１（Ａ）に示した回路とすることで、出力がハイ状態になったときにＯＵＴがＶＤＤよりも小さくならないようにしている。なお、図１（Ｂ）及び図１（Ｃ）に図１（Ａ）のｎｏｄｅＡの電位がブートストラップによってどうなるかを示している。この時、ＶＡ’は以下の数式で求めることができる。
図１（Ａ）のような回路を用いる場合、容量Ｃｐを小さくすることが重要である。特に電位差ＶＤＤ−ＶＳＳが小さい場合にはＶＡ’＜ＶＤＤとなるように非常に大きな容量Ｃを必要とする場合も出てくる。酸化物半導体を用いたトランジスタで回路を構成する場合には、トランジスタの構造によって、容量Ｃｐが大きくなる恐れがある。容量Ｃｐが大きい構造のトランジスタでは、回路を動作させにくい、マージンが小さい、所望の周波数特性（ｆ特性とも呼ぶ）が得られないといった問題がある。
酸化物半導体を用いたトランジスタは、ソース電極をゲート電極と重ね、ドレイン電極もゲート電極と重なる構造とすると容量Ｃｐが大きくなる。そこで、ソース電極及びドレイン電極の両方をゲート電極と重ならないトランジスタ構造とするとオン電流が低下してしまう。特にソース電極がゲート電極と重ならないトランジスタ構造は、顕著にオン電流が低下してしまう。
本発明の一形態は、図１（Ａ）の回路における第２のトランジスタ３０２のゲート電極の一方の端面が、第２のトランジスタ３０２のソース電極と第２のトランジスタ３０２のドレイン電極の間隙と重なる位置に形成し、ゲート電極のもう一方の端面は、ソース電極と重なる構造とする。第２のトランジスタをこのような構造とすることによって、容量Ｃｐを小さくし、電位差ＶＤＤ−ＶＳＳが小さい場合でもＶＡ’が大きくとれるようになる。
本発明の一形態は、第１のトランジスタと、第１のトランジスタのドレイン電極と電気的にソース電極が接続する第２のトランジスタと、第２のトランジスタのゲート電極と一方の電極が電気的に接続する容量とを有し、容量のもう一方の電極は、第２のトランジスタのソース電極と電気的に接続され、第１のトランジスタのゲート電極は、ゲート絶縁層を介して第１のトランジスタのソース電極及びドレイン電極と重なり、第２のトランジスタのゲート電極は、ゲート絶縁層を介して第２のトランジスタのソース電極と重なり、第２のトランジスタのゲート電極の一方の端面は、第２のトランジスタのソース電極と第２のトランジスタのドレイン電極の間隙と重なり、第１のトランジスタ及び第２のトランジスタはｎチャネル型トランジスタであることを特徴とする半導体装置である。
また、第２のトランジスタ３０２の寄生容量を用いて、容量３０３の代わりとすることもでき、その場合には、容量３０３を別途設けなくてもよい。
容量３０３を設けない場合、本発明の一形態は、第１のトランジスタと、第１のトランジスタのドレイン電極と電気的にソース電極が接続する第２のトランジスタとを有し、第１のトランジスタのゲート電極は、ゲート絶縁層を介して第１のトランジスタのソース電極及びドレイン電極と重なり、第２のトランジスタのゲート電極は、ゲート絶縁層を介して第２のトランジスタのソース電極と重なり、第２のトランジスタのゲート電極の一方の端面は、第２のトランジスタのソース電極と第２のトランジスタのドレイン電極の間隙と重なり、第１のトランジスタ及び第２のトランジスタはｎチャネル型トランジスタであることを特徴とする半導体装置である。
上記構成において、第１のトランジスタの半導体層及び第２のトランジスタの半導体層は、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
ｎチャネル型トランジスタのみでバッファ回路などを構成することができるため、低電圧で駆動することができ、半導体回路を低消費電力な回路とすることができる。
本発明の一態様を示す回路図である。 本発明の一態様を示す断面構造図及び上面図である。 本発明の一態様を示す断面構造図である。 計算によって得られた移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算に用いたトランジスタの断面構造を説明する図である。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、バッファ回路や、インバータ回路を構成する際に用いる出力部に相当する回路及びその構成の一例を図１（Ａ）、図２（Ａ）、及び図２（Ｂ）を用いて説明する。
図１（Ａ）に示す回路は、第１のトランジスタ３０１と、第１のトランジスタのドレイン電極と電気的にソース電極が接続する第２のトランジスタ３０２と、第２のトランジスタのゲート電極と一方の電極が電気的に接続する容量３０３とを有している。容量３０３のもう一方の電極は、第２のトランジスタ３０２のソース電極と電気的に接続される。
また、図２（Ｂ）は第２のトランジスタ３０２の上面図である。また、図２（Ａ）は図２（Ｂ）の一点鎖線Ａ−Ｂに対応する断面図である。
図２（Ｂ）に示すように、第２のトランジスタのドレイン電極３１５は、第２のトランジスタのゲート電極３１０と重ならないようにする。即ち、ゲート電極の一方の端面の位置は、第２のトランジスタのソース電極３１４と第２のトランジスタのドレイン電極３１５の間隙である。第２のトランジスタのゲート電極３１０の端面からドレイン電極３１５までのチャネル長方向の距離をＬｏｆｆとして図２（Ｂ）に表記している。Ｌｏｆｆが長くなれば長くなるほど容量３０５のＣｐは小さくなる。
また、図２（Ｂ）に示すように、第２のトランジスタのソース電極３１４は、第２のトランジスタのゲート電極３１０と重なる。第２のトランジスタのゲート電極３１０の端面からソース電極３１４までのチャネル長方向の距離をＬｏｖ（オーバーラップ長とも呼ぶ）として図２（Ｂ）に表記している。また、酸化物半導体層３０６に対するソース電極３１４（或いはドレイン電極３１５）のはみ出しをｄＷと呼ぶ。
以下に酸化物半導体を用いた第２のトランジスタ３０２の作製プロセスを説明する。
まず、基板３００上に下地層となる絶縁層を５０ｎｍ以上３００ｎｍ以下、好ましくは１００ｎｍ以上２００ｎｍ以下の厚さで形成する。基板３００は、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板や半導体基板の表面に絶縁層を設けたものを用いてもよい。
下地層は、窒化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた一又は複数の絶縁層による積層構造により形成することができ、基板３００からの不純物元素の拡散を防止する機能がある。なお、下地層は特に設けなくともよい。
次に、下地層上にスパッタリング法、真空蒸着法、またはメッキ法を用いて１００ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで導電層を形成し、第１のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的にエッチング除去し、ゲート電極３１０を形成する。
ゲート電極３１０を形成するための導電層は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。
導電層は配線となるため、低抵抗材料であるＡｌやＣｕを用いるのが好ましい。ＡｌやＣｕを用いることで、信号遅延を低減し、高画質化を実現することができる。なお、Ａｌは耐熱性が低く、ヒロック、ウィスカー、あるいはマイグレーションによる不良が発生しやすい。Ａｌのマイグレーションを防ぐため、Ａｌに、Ｍｏ、Ｔｉ、Ｗなどの、Ａｌよりも融点の高い金属材料を積層することが好ましい。また、導電層にＡｌを含む材料を用いる場合には、以後の工程におけるプロセス最高温度を３８０℃以下とすることが好ましく、３５０℃以下とするとよい。
次いで、ゲート電極３１０上にゲート絶縁層３０８を５ｎｍ以上３００ｎｍ以下、好ましくは１０ｎｍ以上２００ｎｍ以下の厚さで形成する。ゲート絶縁層３０８には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化イットリウム、酸化ハフニウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が導入されたハフニウムシリケート、窒素が導入されたハフニウムアルミネート等を用いることができ、プラズマＣＶＤ法やスパッタリング法等で形成することができる。また、ゲート絶縁層３０８は単層に限らず異なる層の積層でも良い。
次いで、成膜する酸化物半導体層に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体層の成膜の前処理として、スパッタリング装置の予備加熱室で基板３００を予備加熱し、基板３００やゲート絶縁層３０８に吸着した水素、水分などの不純物を脱離し排気することが好ましい。
本実施の形態では、酸化物半導体膜であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１５ｎｍの厚さで成膜する。好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の組成比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣ（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）が形成されやすくなる。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：３［体積比］の混合雰囲気で電力を１００Ｗ（ＤＣ）として成膜する。本実施の形態では、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。なお、成膜時の基板加熱温度は２００℃とする。
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
次いで、加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、酸化物半導体膜中の不純物濃度を低減することができる。
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体膜中の不純物濃度を効果的に低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
本実施の形態では、はじめに窒素雰囲気で１時間の加熱処理を行い、２５０℃〜６５０℃の温度を保持したまま、さらに酸素雰囲気で１時間の加熱処理を行う。
次いで、第２のフォトリソグラフィ工程によって酸化物半導体膜を加工して、酸化物半導体層３０６を形成する。本実施の形態では、ドライエッチングにより酸化物半導体膜のエッチングを行う。エッチングガスには、ＢＣｌ３、Ｃｌ２を用いる。エッチング速度の向上にはＥＣＲやＩＣＰなどの高密度プラズマ源を用いたドライエッチング装置を用いる。
次いで、ソース電極またはドレイン電極として機能する電極を形成するための金属膜を成膜する。金属膜の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。金属膜は、単層構造としてもよいし、積層構造としてもよい。
次いで、第３のフォトリソグラフィ工程によって金属膜を加工して、ソース電極３１４及びドレイン電極３１５を形成する。この第３のフォトリソグラフィ工程のフォトマスクによって第２のトランジスタのソース電極３１４と第２のトランジスタのドレイン電極３１５の位置が決定される。第２のトランジスタ３０２のゲート電極３１０は、ゲート絶縁層を介して第２のトランジスタのソース電極３１４と重なり、第２のトランジスタのゲート電極の一方の端面は、第２のトランジスタのソース電極３１４と第２のトランジスタのドレイン電極３１５の間隙と重なるように形成される。
次いで、ソース電極３１４及びドレイン電極３１５を覆う保護絶縁膜３２０を形成する。保護絶縁膜３２０は、段差被覆性のよい絶縁膜を用いることが好ましい。保護絶縁膜３２０の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。本実施の形態では、スパッタ法により、保護絶縁膜３２０となる酸化シリコン膜を３００ｎｍの厚さで成膜する。酸化シリコン膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを行うと酸化シリコン膜を形成することができる。
保護絶縁膜３２０の成膜時における成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。また、保護絶縁膜３２０を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
次いで、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲気下で第２の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５０℃以下）を行ってもよい。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が保護絶縁膜３２０と接した状態で昇温され、酸素を含む保護絶縁膜３２０から酸素を酸化物半導体層３０６へ供給することができる。なお、上記雰囲気に水、水素などが含まれないことが好ましい。
以上の工程で図２（Ａ）及び図２（Ｂ）に示す第２のトランジスタ３０２を作製することができる。
また、第１のトランジスタ３０１は、上述した第３のフォトリソグラフィ工程のフォトマスクによって、第１のトランジスタ３０１のソース電極及びドレイン電極の位置が決定され、第１のトランジスタ３０１のソース電極及びドレイン電極がゲート絶縁層を介して第１のトランジスタ３０１のゲート電極と重なる。
本実施の形態に示す第２のトランジスタ３０２は、酸化物半導体層の上面形状を矩形としている例を示したが、特に限定されず、ドレイン電極３１５を、Ｕ字型（Ｃ字型、コの字型、または馬蹄型）のソース電極３１４で囲む形状としてもよい。このような形状とすることで、トランジスタの面積が小さくても、十分なチャネル幅を確保することが可能となり、トランジスタの導通時に流れる電流（オン電流ともいう）の量を増やすことが可能となる。
（実施の形態２）
本実施の形態では、図１（Ａ）に示す容量３０３を設けない例を以下に説明する。
図１（Ａ）に示す容量３０３の代わりに、図３に示すように寄生容量３２３を用いることで図１（Ａ）に示す回路とほぼ同じ駆動を行うことができる。
第２のトランジスタ３０２のソース電極として機能する接続電極３２５は、寄生容量の一方の電極として機能し、第２のトランジスタ３０２のゲート電極３１０と重なる領域の面積を広く、即ちＬｏｖを長くすることで容量を大きくすることができる。
また、第２のトランジスタのドレイン電極は、実施の形態１と同様に、第２のトランジスタ３０２のゲート電極３１０と重ならない位置に形成され、ゲート電極３１０とドレイン電極３１５の間隔がＬｏｆｆ（オフセット長ともよぶ）となる。
また、接続電極３２５は、第１のトランジスタ３０１のドレイン電極として機能する。
また、第１のトランジスタ３０１のゲート電極３３０は、ソース電極３２４及び接続電極３２５の両方と重なる。また、ソース電極３２４及び接続電極３２５がそれぞれゲート電極３３０と重なる幅、Ｌｏｖは、ほぼ同じである。
本実施の形態では、容量３０３を別途形成しなくともよいため、実施の形態１に比べて回路の占有面積を小さくすることができる。
また、本実施の形態は実施の形態１と自由に組み合わせることができる。
（実施の形態３）
実施の形態１の図１に示す回路に用いる第１のトランジスタ３０１の電界効果移動度は、高いことが望ましく、１０より大きく、好ましくは３０以上、より好ましくは５０以上の電界効果移動度を有するトランジスタを用いる。そして、第２のトランジスタ３０２は、第１のトランジスタと同一プロセスで形成され、ソース電極がゲート電極と重なり、ドレイン電極がゲート電極と重ならない構造とする。これにより電位差ＶＤＤ−ＶＳＳが小さい場合でもＶＡ’が大きくとれるようになる。特に高い電界効果移動度が得られる半導体材料、具体的にはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を半導体層に用いれば、オン電流の低下も特に問題とならない。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
以下に示す計算ではトランジスタの構造としてトップゲート型を用いて算出するが、ボトムゲート型トランジスタであっても同等の電界効果移動度が得られる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、以下の式で表される。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネル形成領域とゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネル形成領域に用いたトランジスタの移動度μ２を計算した結果を図４に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート電極、ソース電極、ドレイン電極の仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図４で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に半導体層を形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）の４点で表される四角形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図５、図６、及び図７に示す。なお、計算に用いたトランジスタの断面構造を図８に示す。図８に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１０３ａおよび半導体領域１０３ｃを有する。半導体領域１０３ａおよび半導体領域１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
図８（Ａ）に示すトランジスタは、下地絶縁物１０１と、下地絶縁物１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１０２の上に形成される。トランジスタは半導体領域１０３ａ、半導体領域１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１０３ｂと、ゲート電極１０５を有する。ゲート電極１０５の幅を３３ｎｍとする。
ゲート電極１０５と半導体領域１０３ｂの間には、ゲート絶縁層１０４を有し、また、ゲート電極１０５の両側面には側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂ、ゲート電極１０５の上部には、ゲート電極１０５と他の配線との短絡を防止するための絶縁物１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１０３ａおよび半導体領域１０３ｃに接して、ソース電極１０８ａおよびドレイン電極１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図８（Ｂ）に示すトランジスタは、下地絶縁物１０１と、酸化アルミニウムよりなる埋め込み絶縁物１０２の上に形成され、半導体領域１０３ａ、半導体領域１０３ｃと、それらに挟まれた真性の半導体領域１０３ｂと、幅３３ｎｍのゲート電極１０５とゲート絶縁層１０４と側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂと絶縁物１０７とソース電極１０８ａおよびドレイン電極１０８ｂを有する点で図８（Ａ）に示すトランジスタと同じである。
図８（Ａ）に示すトランジスタと図８（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂの下の半導体領域の導電型である。図８（Ａ）に示すトランジスタでは、側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１０３ａおよび半導体領域１０３ｃであるが、図８（Ｂ）に示すトランジスタでは、真性の半導体領域１０３ｂである。すなわち、図８（Ｂ）に示す半導体層において、半導体領域１０３ａ（半導体領域１０３ｃ）とゲート電極１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１０６ａ（側壁絶縁物１０６ｂ）の幅と同じである。
図３で示す第１のトランジスタ３０１はボトムゲート型であるが、図８で示すトランジスタと等価な構造を有している。すなわち、図８におけるゲート電極１０５と重畳する半導体領域１０３ｂが、図３の酸化物半導体層３２６に相当し、図８におけるｎ＋の導電型を呈する半導体領域１０３ａ及び半導体領域１０３ｃが、図３におけるソース電極３２４及び接続電極３２５と酸化物半導体層３２６との接触部に相当する。従ってゲート絶縁層３０８と酸化物半導体層３２６との界面準位及び酸化物半導体層３２６と保護絶縁膜３２０との界面準位を低減することにより、計算結果で示した結果と同様に高い電界効果移動度を得ることが可能となる。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図５は、図８（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲート電極とソース電極の電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレイン電極とソース電極の電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図５（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図５（Ｂ）は１０ｎｍとしたものであり、図５（Ｃ）は５ｎｍとしたものである。
図６は、図８（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図６（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図６（Ｂ）は１０ｎｍとしたものであり、図６（Ｃ）は５ｎｍとしたものである。
また、図７は、図８（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図７（Ｂ）は１０ｎｍとしたものであり、図７（Ｃ）は５ｎｍとしたものである。
なお、移動度μのピークは、図５では８０ｃｍ２／Ｖｓ程度であるが、図６では６０ｃｍ２／Ｖｓ程度、図７では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
（実施の形態４）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
ＣＡＡＣに含まれる結晶構造の一例について図９乃至図１１を用いて詳細に説明する。なお、特に断りがない限り、図９乃至図１１は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図９において丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図９（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図９（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図９（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図９（Ａ）に示す小グループは電荷が０である。
図９（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図９（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図９（Ｂ）に示す構造をとりうる。図９（Ｂ）に示す小グループは電荷が０である。
図９（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図９（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図９（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図９（Ｃ）に示す小グループは電荷が０である。
図９（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図９（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図９（Ｄ）に示す小グループは電荷が＋１となる。
図９（Ｅ）に、２個のＺｎを含む小グループを示す。図９（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図９（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図９（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図９（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図９（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図１０（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１０（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１０（Ｃ）は、図１０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１０（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１０（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１０（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図１０（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図９（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図１０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
例えば、図１１（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図１１（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図１１（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１１（Ｃ）は、図１１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１１（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
以上に示したＣＡＡＣは、実施の形態１に示した作製プロセスによって得ることができる。ＣＡＡＣは、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成されやすい。また、成膜時の加熱温度が高いとＣＡＡＣが形成されやすい。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
１０１ 下地絶縁物
１０３ 半導体領域
１０４ ゲート絶縁層
１０５ ゲート電極
１０６ 側壁絶縁物
１０７ 絶縁物
１０８ 電極
１０８ａ ソース電極
１０８ｂ ドレイン電極
３００ 基板
３０１ 第１のトランジスタ
３０２ 第２のトランジスタ
３０３ 容量
３０４ 制御部
３０５ 容量
３０６ 酸化物半導体層
３０８ ゲート絶縁層
３１４ ソース電極
３１５ ドレイン電極
３２０ 保護絶縁膜
３２３ 寄生容量
３２４ ソース電極
３２５ 接続電極
３２６ 酸化物半導体層
３３０ ゲート電極

Claims (4)

  1. 第１のトランジスタと、
    前記第１のトランジスタのドレイン電極と電気的にソース電極が接続する第２のトランジスタとを有し、
    前記第１のトランジスタのゲート電極は、ゲート絶縁層を介して前記第１のトランジスタのソース電極及びドレイン電極と重なり、
    前記第２のトランジスタのゲート電極は、ゲート絶縁層を介して前記第２のトランジスタのソース電極と重なり、
    前記第２のトランジスタのゲート電極の一方の端面は、前記第２のトランジスタのソース電極と前記第２のトランジスタのドレイン電極の間隙と重なり、
    前記第１のトランジスタ及び前記第２のトランジスタはｎチャネル型トランジスタであることを特徴とする半導体装置。
  2. 第１のトランジスタと、
    前記第１のトランジスタのドレイン電極と電気的にソース電極が接続する第２のトランジスタと、
    前記第２のトランジスタのゲート電極と一方の電極が電気的に接続する容量とを有し、
    前記容量のもう一方の電極は、前記第２のトランジスタのソース電極と電気的に接続され、
    前記第１のトランジスタのゲート電極は、ゲート絶縁層を介して前記第１のトランジスタのソース電極及びドレイン電極と重なり、
    前記第２のトランジスタのゲート電極は、ゲート絶縁層を介して前記第２のトランジスタのソース電極と重なり、
    前記第２のトランジスタのゲート電極の一方の端面は、前記第２のトランジスタのソース電極と前記第２のトランジスタのドレイン電極の間隙と重なり、
    前記第１のトランジスタ及び前記第２のトランジスタはｎチャネル型トランジスタであることを特徴とする半導体装置。
  3. 請求項１または請求項２において、前記第１のトランジスタの半導体層及び前記第２のトランジスタの半導体層は、少なくともＩｎ及びＺｎを含む酸化物半導体層であることを特徴とする半導体装置。
  4. 請求項１または請求項２において、前記第１のトランジスタの半導体層及び前記第２のトランジスタの半導体層は、少なくともＩｎ、Ｓｎ、及びＺｎを含む酸化物半導体層であることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7432737B2 (en) * 2005-12-28 2008-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US8553758B2 (en) * 2007-03-02 2013-10-08 Sony Corporation Motion parameter engine for true motion
KR101829309B1 (ko) * 2010-01-22 2018-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101952570B1 (ko) * 2011-05-13 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2013130802A (ja) 2011-12-22 2013-07-04 Semiconductor Energy Lab Co Ltd 半導体装置、画像表示装置、記憶装置、及び電子機器
US8994439B2 (en) 2012-04-19 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, image display device, storage device, and electronic device
US9742378B2 (en) 2012-06-29 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit and semiconductor device
DE102012112530A1 (de) * 2012-12-18 2014-06-18 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
JP6475424B2 (ja) 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
US9379190B2 (en) * 2014-05-08 2016-06-28 Flosfia, Inc. Crystalline multilayer structure and semiconductor device
CN105845680B (zh) * 2015-01-14 2019-10-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
KR102391347B1 (ko) * 2015-04-09 2022-04-28 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판 및 이를 구비한 디스플레이 장치
JP6366828B2 (ja) * 2015-04-28 2018-08-01 三菱電機株式会社 トランジスタ、薄膜トランジスタ基板および液晶表示装置
US11626875B2 (en) * 2018-04-20 2023-04-11 Texas Instruments Incorporated Stress reduction on stacked transistor circuits
CN112885279B (zh) * 2021-01-22 2022-04-22 中山大学 带保护晶体管的goa电路及其控制方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11103066A (ja) * 1997-09-29 1999-04-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH11515143A (ja) * 1995-10-12 1999-12-21 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 薄膜回路を具える電子装置
JP2005189673A (ja) * 2003-12-26 2005-07-14 Sony Corp ディスプレイ装置
US20060017681A1 (en) * 2004-06-30 2006-01-26 Jang Yong H Liquid crystal display device and method for fabricating the same
JP2006179878A (ja) * 2004-11-26 2006-07-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009188748A (ja) * 2008-02-06 2009-08-20 Sony Corp インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路
JP2010135762A (ja) * 2008-10-31 2010-06-17 Semiconductor Energy Lab Co Ltd 駆動回路及び表示装置
JP2010232645A (ja) * 2009-03-05 2010-10-14 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010232651A (ja) * 2009-03-05 2010-10-14 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011077283A (ja) * 2009-09-30 2011-04-14 Sony Corp 半導体デバイスおよび表示装置

Family Cites Families (155)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2518133B2 (ja) * 1993-02-12 1996-07-24 日本電気株式会社 スタティック型半導体記憶装置
JPH08264790A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 薄膜電解効果トランジスタ及び液晶表示装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6121660A (en) * 1997-09-23 2000-09-19 Semiconductor Energy Laboratory Co., Ltd. Channel etch type bottom gate semiconductor device
US6218219B1 (en) 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JP3433101B2 (ja) * 1998-06-03 2003-08-04 三洋電機株式会社 表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001007342A (ja) * 1999-04-20 2001-01-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP5183838B2 (ja) 2000-05-12 2013-04-17 株式会社半導体エネルギー研究所 発光装置
US7633471B2 (en) 2000-05-12 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electric appliance
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4785271B2 (ja) 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP4439761B2 (ja) 2001-05-11 2010-03-24 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
TW582005B (en) 2001-05-29 2004-04-01 Semiconductor Energy Lab Pulse output circuit, shift register, and display device
US6788108B2 (en) 2001-07-30 2004-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4831895B2 (ja) 2001-08-03 2011-12-07 株式会社半導体エネルギー研究所 半導体装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4397555B2 (ja) 2001-11-30 2010-01-13 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4339103B2 (ja) 2002-12-25 2009-10-07 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP4425547B2 (ja) 2003-01-17 2010-03-03 株式会社半導体エネルギー研究所 パルス出力回路、シフトレジスタ、および電子機器
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4531343B2 (ja) 2003-03-26 2010-08-25 株式会社半導体エネルギー研究所 駆動回路
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US8003449B2 (en) 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
US9153341B2 (en) 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
US7432737B2 (en) 2005-12-28 2008-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
KR101437086B1 (ko) 2006-01-07 2014-09-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치와, 이 반도체장치를 구비한 표시장치 및 전자기기
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
TW202429692A (zh) 2006-09-29 2024-07-16 日商半導體能源研究所股份有限公司 半導體裝置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
TWI427602B (zh) 2006-10-17 2014-02-21 Semiconductor Energy Lab 脈衝輸出電路、移位暫存器及顯示裝置
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101512818B1 (ko) * 2008-02-01 2015-05-20 삼성전자주식회사 산화물 반도체 트랜지스터 및 그 제조방법
US20090278120A1 (en) 2008-05-09 2009-11-12 Korea Institute Of Science And Technology Thin Film Transistor
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
WO2010038820A1 (en) * 2008-10-03 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5587591B2 (ja) 2008-11-07 2014-09-10 株式会社半導体エネルギー研究所 半導体装置
KR101432764B1 (ko) * 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
CN104103242B (zh) 2008-11-28 2016-09-14 株式会社半导体能源研究所 显示器件以及包含显示器件的电子器件
TWI654689B (zh) * 2008-12-26 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI485687B (zh) 2009-01-16 2015-05-21 Semiconductor Energy Lab 液晶顯示裝置及其電子裝置
US8330702B2 (en) 2009-02-12 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
US20100224880A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101752640B1 (ko) 2009-03-27 2017-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP4430130B2 (ja) * 2009-07-24 2010-03-10 株式会社半導体エネルギー研究所 半導体装置
WO2011010546A1 (en) 2009-07-24 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101700470B1 (ko) 2009-09-16 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 구동 회로, 구동 회로를 포함하는 표시 장치 및 표시 장치를 포함하는 전자 기기
WO2011034012A1 (en) * 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
KR101991006B1 (ko) * 2009-10-08 2019-06-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101623619B1 (ko) 2009-10-08 2016-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층 및 반도체 장치
WO2011070929A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR102386149B1 (ko) 2010-02-23 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011108345A1 (en) 2010-03-02 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
KR101817926B1 (ko) 2010-03-02 2018-01-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 승압 회로 및 승압 회로를 포함하는 ｒｆｉｄ 태그
JP5581263B2 (ja) 2010-05-13 2014-08-27 株式会社半導体エネルギー研究所 バッファ回路
KR20230173747A (ko) 2010-05-21 2023-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 펄스 출력 회로, 시프트 레지스터, 및 표시 장치
KR101863941B1 (ko) 2010-06-08 2018-06-04 삼성디스플레이 주식회사 오프셋 구조의 박막 트랜지스터
JP5846789B2 (ja) 2010-07-29 2016-01-20 株式会社半導体エネルギー研究所 半導体装置
TWI401797B (zh) 2010-12-28 2013-07-11 Ind Tech Res Inst 主動元件陣列以及有機發光二極體畫素陣列的製作方法
EP2685505B1 (en) 2011-03-11 2016-12-21 Sharp Kabushiki Kaisha Thin-film transistor and display device
US9331206B2 (en) 2011-04-22 2016-05-03 Semiconductor Energy Laboratory Co., Ltd. Oxide material and semiconductor device
KR101952570B1 (ko) * 2011-05-13 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11515143A (ja) * 1995-10-12 1999-12-21 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 薄膜回路を具える電子装置
JPH11103066A (ja) * 1997-09-29 1999-04-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2005189673A (ja) * 2003-12-26 2005-07-14 Sony Corp ディスプレイ装置
US20060017681A1 (en) * 2004-06-30 2006-01-26 Jang Yong H Liquid crystal display device and method for fabricating the same
JP2006179878A (ja) * 2004-11-26 2006-07-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009188748A (ja) * 2008-02-06 2009-08-20 Sony Corp インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路
JP2010135762A (ja) * 2008-10-31 2010-06-17 Semiconductor Energy Lab Co Ltd 駆動回路及び表示装置
JP2010232645A (ja) * 2009-03-05 2010-10-14 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010232651A (ja) * 2009-03-05 2010-10-14 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011077283A (ja) * 2009-09-30 2011-04-14 Sony Corp 半導体デバイスおよび表示装置

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