JP2023104981A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2023104981A
JP2023104981A JP2023084340A JP2023084340A JP2023104981A JP 2023104981 A JP2023104981 A JP 2023104981A JP 2023084340 A JP2023084340 A JP 2023084340A JP 2023084340 A JP2023084340 A JP 2023084340A JP 2023104981 A JP2023104981 A JP 2023104981A
Authority
JP
Japan
Prior art keywords
transistor
conductive layer
oxide
oxide semiconductor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2023084340A
Other languages
English (en)
Other versions
JP7462098B2 (ja
Inventor
博之 三宅
Hiroyuki Miyake
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2023104981A publication Critical patent/JP2023104981A/ja
Priority to JP2024048160A priority Critical patent/JP2024079776A/ja
Application granted granted Critical
Publication of JP7462098B2 publication Critical patent/JP7462098B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8226—Bipolar technology comprising merged transistor logic or integrated injection logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】酸化物半導体層を用いたｎチャネルＴＦＴのみを用いてバッファ回路やインバータ回路などを構成することを課題の一つとする。【解決手段】ソース電極及びドレイン電極の両方がゲート電極に重なる第１のトランジスタと、ソース電極はゲート電極と重ね、且つ、ドレイン電極はゲート電極と重ならない第２のトランジスタとを組み合わせてバッファ回路やインバータ回路などを構成する。第２のトランジスタをこのような構造とすることによって、容量Ｃｐを小さくし、電位差ＶＤＤ－ＶＳＳが小さい場合でもＶＡ’が大きくとれるようになる。【選択図】図１

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタ（ＴＦＴ）を
構成する技術の研究が進められている。薄膜トランジスタはＩＣや電気光学装置のような
電子デバイスに広く応用され、特に画像表示装置（液晶表示装置やＥＬ表示装置）のスイ
ッチング素子として用いられている。
薄膜トランジスタを画像表示装置（液晶表示装置やＥＬ表示装置）のスイッチング素子と
して用いた表示装置は、アクティブマトリクス型表示装置と呼ばれ、その利点は、画素部
に信号を伝送する駆動回路として、シフトレジスタ回路、ラッチ回路もしくはバッファ回
路といった回路を同一の絶縁体上にＴＦＴで形成することが可能な点である。
しかしながら、アクティブマトリクス型表示装置はＴＦＴの製造工程が複雑であると、
製造コストが高くなるという問題を抱えていた。また、複数のＴＦＴを同時に形成するた
め、製造工程が複雑になると歩留まりを確保することが難しい。特に駆動回路に動作不良
があると画素一列が動作しないといった線状欠陥を引き起こすこともある。
画素部及び駆動回路を全てｎチャネル型トランジスタで形成する技術が特許文献１に開示
されている。
また、表示装置に限らず、インバータ回路（論理否定回路）やバッファ回路などを組み合
わせれば、ＬＳＩなどのさまざまな半導体集積回路を作製することができる。通常、イン
バータ回路やバッファ回路などは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合
わせたＣＭＯＳ回路で構成される。
特開２００２－４９３３３号公報
酸化物半導体層を用いたｎチャネルＴＦＴのみを用いてバッファ回路やインバータ回路な
どを構成することを課題の一つとする。
ｎチャネルＴＦＴのみを用いてバッファ回路や、インバータ回路を構成する際には、ブー
トストラップという手法が用いられる。バッファ回路や、インバータ回路を構成する際に
用いる出力部を図１（Ａ）に示す。
図１（Ａ）において、第１のトランジスタ３０１のゲート電極が制御部３０４に電気的に
接続され、第２のトランジスタ３０２のゲート電極も制御部３０４に電気的に接続されて
いる。また、第２のトランジスタ３０２のゲート電極と一方の電極が電気的に接続する容
量３０３とを有し、該容量のもう一方の電極は、第２のトランジスタ３０２のソース電極
と電気的に接続されている。
ブートストラップは、図１（Ａ）に示した回路とすることで、出力がハイ状態になったと
きにＯＵＴがＶＤＤよりも小さくならないようにしている。なお、図１（Ｂ）及び図１（
Ｃ）に図１（Ａ）のｎｏｄｅＡの電位がブートストラップによってどうなるかを示してい
る。この時、ＶＡ’は以下の数式で求めることができる。
Figure 2023104981000002
図１（Ａ）のような回路を用いる場合、容量Ｃｐを小さくすることが重要である。特に電
位差ＶＤＤ－ＶＳＳが小さい場合にはＶＡ’＜ＶＤＤとなるように非常に大きな容量Ｃを
必要とする場合も出てくる。酸化物半導体を用いたトランジスタで回路を構成する場合に
は、トランジスタの構造によって、容量Ｃｐが大きくなる恐れがある。容量Ｃｐが大きい
構造のトランジスタでは、回路を動作させにくい、マージンが小さい、所望の周波数特性
（ｆ特性とも呼ぶ）が得られないといった問題がある。
酸化物半導体を用いたトランジスタは、ソース電極をゲート電極と重ね、ドレイン電極も
ゲート電極と重なる構造とすると容量Ｃｐが大きくなる。そこで、ソース電極及びドレイ
ン電極の両方をゲート電極と重ならないトランジスタ構造とするとオン電流が低下してし
まう。特にソース電極がゲート電極と重ならないトランジスタ構造は、顕著にオン電流が
低下してしまう。
本発明の一形態は、図１（Ａ）の回路における第２のトランジスタ３０２のゲート電極の
一方の端面が、第２のトランジスタ３０２のソース電極と第２のトランジスタ３０２のド
レイン電極の間隙と重なる位置に形成し、ゲート電極のもう一方の端面は、ソース電極と
重なる構造とする。第２のトランジスタをこのような構造とすることによって、容量Ｃｐ
を小さくし、電位差ＶＤＤ－ＶＳＳが小さい場合でもＶＡ’が大きくとれるようになる。
本発明の一形態は、第１のトランジスタと、第１のトランジスタのドレイン電極と電気的
にソース電極が接続する第２のトランジスタと、第２のトランジスタのゲート電極と一方
の電極が電気的に接続する容量とを有し、容量のもう一方の電極は、第２のトランジスタ
のソース電極と電気的に接続され、第１のトランジスタのゲート電極は、ゲート絶縁層を
介して第１のトランジスタのソース電極及びドレイン電極と重なり、第２のトランジスタ
のゲート電極は、ゲート絶縁層を介して第２のトランジスタのソース電極と重なり、第２
のトランジスタのゲート電極の一方の端面は、第２のトランジスタのソース電極と第２の
トランジスタのドレイン電極の間隙と重なり、第１のトランジスタ及び第２のトランジス
タはｎチャネル型トランジスタであることを特徴とする半導体装置である。
また、第２のトランジスタ３０２の寄生容量を用いて、容量３０３の代わりとすることも
でき、その場合には、容量３０３を別途設けなくてもよい。
容量３０３を設けない場合、本発明の一形態は、第１のトランジスタと、第１のトランジ
スタのドレイン電極と電気的にソース電極が接続する第２のトランジスタとを有し、第１
のトランジスタのゲート電極は、ゲート絶縁層を介して第１のトランジスタのソース電極
及びドレイン電極と重なり、第２のトランジスタのゲート電極は、ゲート絶縁層を介して
第２のトランジスタのソース電極と重なり、第２のトランジスタのゲート電極の一方の端
面は、第２のトランジスタのソース電極と第２のトランジスタのドレイン電極の間隙と重
なり、第１のトランジスタ及び第２のトランジスタはｎチャネル型トランジスタであるこ
とを特徴とする半導体装置である。
上記構成において、第１のトランジスタの半導体層及び第２のトランジスタの半導体層は
、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ
とＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性の
ばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有す
ることが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。
また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビ
ライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ－Ｚｎ系酸化物、Ｓｎ－Ｚｎ系酸化物、Ａｌ－Ｚｎ系酸化物、Ｚｎ－Ｍｇ系
酸化物、Ｓｎ－Ｍｇ系酸化物、Ｉｎ－Ｍｇ系酸化物、Ｉｎ－Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ－Ｇａ－Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ－Ａｌ－Ｚｎ系
酸化物、Ｉｎ－Ｓｎ－Ｚｎ系酸化物、Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ａｌ－Ｇａ－Ｚｎ系酸
化物、Ｓｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｌａ－Ｚｎ系酸化
物、Ｉｎ－Ｃｅ－Ｚｎ系酸化物、Ｉｎ－Ｐｒ－Ｚｎ系酸化物、Ｉｎ－Ｎｄ－Ｚｎ系酸化物
、Ｉｎ－Ｓｍ－Ｚｎ系酸化物、Ｉｎ－Ｅｕ－Ｚｎ系酸化物、Ｉｎ－Ｇｄ－Ｚｎ系酸化物、
Ｉｎ－Ｔｂ－Ｚｎ系酸化物、Ｉｎ－Ｄｙ－Ｚｎ系酸化物、Ｉｎ－Ｈｏ－Ｚｎ系酸化物、Ｉ
ｎ－Ｅｒ－Ｚｎ系酸化物、Ｉｎ－Ｔｍ－Ｚｎ系酸化物、Ｉｎ－Ｙｂ－Ｚｎ系酸化物、Ｉｎ
－Ｌｕ－Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ｉ
ｎ－Ｈｆ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ａｌ－
Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ系酸化物を用
いることができる。
なお、ここで、例えば、Ｉｎ－Ｇａ－Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ－Ｇａ－Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１
／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の
原子数比のＩｎ－Ｓｎ－Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
ｎチャネル型トランジスタのみでバッファ回路などを構成することができるため、低電圧
で駆動することができ、半導体回路を低消費電力な回路とすることができる。
本発明の一態様を示す回路図である。 本発明の一態様を示す断面構造図及び上面図である。 本発明の一態様を示す断面構造図である。 計算によって得られた移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算に用いたトランジスタの断面構造を説明する図である。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
（実施の形態１）
本実施の形態では、バッファ回路や、インバータ回路を構成する際に用いる出力部に相当
する回路及びその構成の一例を図１（Ａ）、図２（Ａ）、及び図２（Ｂ）を用いて説明す
る。
図１（Ａ）に示す回路は、第１のトランジスタ３０１と、第１のトランジスタのドレイン
電極と電気的にソース電極が接続する第２のトランジスタ３０２と、第２のトランジスタ
のゲート電極と一方の電極が電気的に接続する容量３０３とを有している。容量３０３の
もう一方の電極は、第２のトランジスタ３０２のソース電極と電気的に接続される。
また、図２（Ｂ）は第２のトランジスタ３０２の上面図である。また、図２（Ａ）は図２
（Ｂ）の一点鎖線Ａ－Ｂに対応する断面図である。
図２（Ｂ）に示すように、第２のトランジスタのドレイン電極３１５は、第２のトランジ
スタのゲート電極３１０と重ならないようにする。即ち、ゲート電極の一方の端面の位置
は、第２のトランジスタのソース電極３１４と第２のトランジスタのドレイン電極３１５
の間隙である。第２のトランジスタのゲート電極３１０の端面からドレイン電極３１５ま
でのチャネル長方向の距離をＬｏｆｆとして図２（Ｂ）に表記している。Ｌｏｆｆが長く
なれば長くなるほど容量３０５のＣｐは小さくなる。
また、図２（Ｂ）に示すように、第２のトランジスタのソース電極３１４は、第２のトラ
ンジスタのゲート電極３１０と重なる。第２のトランジスタのゲート電極３１０の端面か
らソース電極３１４までのチャネル長方向の距離をＬｏｖ（オーバーラップ長とも呼ぶ）
として図２（Ｂ）に表記している。また、酸化物半導体層３０６に対するソース電極３１
４（或いはドレイン電極３１５）のはみ出しをｄＷと呼ぶ。
以下に酸化物半導体を用いた第２のトランジスタ３０２の作製プロセスを説明する。
まず、基板３００上に下地層となる絶縁層を５０ｎｍ以上３００ｎｍ以下、好ましくは１
００ｎｍ以上２００ｎｍ以下の厚さで形成する。基板３００は、ガラス基板、セラミック
基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を
用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属
の基板や半導体基板の表面に絶縁層を設けたものを用いてもよい。
下地層は、窒化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒
化酸化シリコンまたは酸化窒化シリコンから選ばれた一又は複数の絶縁層による積層構造
により形成することができ、基板３００からの不純物元素の拡散を防止する機能がある。
なお、下地層は特に設けなくともよい。
次に、下地層上にスパッタリング法、真空蒸着法、またはメッキ法を用いて１００ｎｍ以
上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで導電層を形成し、
第１のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的にエッ
チング除去し、ゲート電極３１０を形成する。
ゲート電極３１０を形成するための導電層は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タ
ングステン（Ｗ）タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ
）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料又はこれらを主成分とする合
金材料を用いて、単層又は積層して形成することができる。
導電層は配線となるため、低抵抗材料であるＡｌやＣｕを用いるのが好ましい。ＡｌやＣ
ｕを用いることで、信号遅延を低減し、高画質化を実現することができる。なお、Ａｌは
耐熱性が低く、ヒロック、ウィスカー、あるいはマイグレーションによる不良が発生しや
すい。Ａｌのマイグレーションを防ぐため、Ａｌに、Ｍｏ、Ｔｉ、Ｗなどの、Ａｌよりも
融点の高い金属材料を積層することが好ましい。また、導電層にＡｌを含む材料を用いる
場合には、以後の工程におけるプロセス最高温度を３８０℃以下とすることが好ましく、
３５０℃以下とするとよい。
次いで、ゲート電極３１０上にゲート絶縁層３０８を５ｎｍ以上３００ｎｍ以下、好まし
くは１０ｎｍ以上２００ｎｍ以下の厚さで形成する。ゲート絶縁層３０８には、酸化シリ
コン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム
、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化イットリウム、酸化ハフニ
ウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が導入された
ハフニウムシリケート、窒素が導入されたハフニウムアルミネート等を用いることができ
、プラズマＣＶＤ法やスパッタリング法等で形成することができる。また、ゲート絶縁層
３０８は単層に限らず異なる層の積層でも良い。
次いで、成膜する酸化物半導体層に水素、水酸基及び水分がなるべく含まれないようにす
るために、酸化物半導体層の成膜の前処理として、スパッタリング装置の予備加熱室で基
板３００を予備加熱し、基板３００やゲート絶縁層３０８に吸着した水素、水分などの不
純物を脱離し排気することが好ましい。
本実施の形態では、酸化物半導体膜であるＩｎ－Ｓｎ－Ｚｎ－Ｏ膜を１５ｎｍの厚さで成
膜する。好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１
：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５で
示されるＩｎ－Ｓｎ－Ｚｎ－Ｏターゲットを用いる。前述の組成比を有するＩｎ－Ｓｎ－
Ｚｎ－Ｏターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣ（
ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）が形成されやす
くなる。
Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：３［体積
比］の混合雰囲気で電力を１００Ｗ（ＤＣ）として成膜する。本実施の形態では、Ｉｎ：
Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ－Ｓｎ－Ｚｎ－Ｏターゲットを用いる。なお
、成膜時の基板加熱温度は２００℃とする。
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手
段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライ
オポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含
む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で
成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
次いで、加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で
行う。加熱処理により、酸化物半導体膜中の不純物濃度を低減することができる。
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸
化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不
活性雰囲気にて加熱処理を行うと、酸化物半導体膜中の不純物濃度を効果的に低減するこ
とができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、
酸化性雰囲気での加熱処理により低減することができる。
本実施の形態では、はじめに窒素雰囲気で１時間の加熱処理を行い、２５０℃～６５０℃
の温度を保持したまま、さらに酸素雰囲気で１時間の加熱処理を行う。
次いで、第２のフォトリソグラフィ工程によって酸化物半導体膜を加工して、酸化物半導
体層３０６を形成する。本実施の形態では、ドライエッチングにより酸化物半導体膜のエ
ッチングを行う。エッチングガスには、ＢＣｌ３、Ｃｌ２を用いる。エッチング速度の向
上にはＥＣＲやＩＣＰなどの高密度プラズマ源を用いたドライエッチング装置を用いる。
次いで、ソース電極またはドレイン電極として機能する電極を形成するための金属膜を成
膜する。金属膜の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム
、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材
料を用いて形成することができる。金属膜は、単層構造としてもよいし、積層構造として
もよい。
次いで、第３のフォトリソグラフィ工程によって金属膜を加工して、ソース電極３１４及
びドレイン電極３１５を形成する。この第３のフォトリソグラフィ工程のフォトマスクに
よって第２のトランジスタのソース電極３１４と第２のトランジスタのドレイン電極３１
５の位置が決定される。第２のトランジスタ３０２のゲート電極３１０は、ゲート絶縁層
を介して第２のトランジスタのソース電極３１４と重なり、第２のトランジスタのゲート
電極の一方の端面は、第２のトランジスタのソース電極３１４と第２のトランジスタのド
レイン電極３１５の間隙と重なるように形成される。
次いで、ソース電極３１４及びドレイン電極３１５を覆う保護絶縁膜３２０を形成する。
保護絶縁膜３２０は、段差被覆性のよい絶縁膜を用いることが好ましい。保護絶縁膜３２
０の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シ
リコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することが
できる。本実施の形態では、スパッタ法により、保護絶縁膜３２０となる酸化シリコン膜
を３００ｎｍの厚さで成膜する。酸化シリコン膜のスパッタリング法による成膜は、希ガ
ス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下
において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用い
ることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッ
タを行うと酸化シリコン膜を形成することができる。
保護絶縁膜３２０の成膜時における成膜室内の残留水分を除去するためには、吸着型の真
空ポンプ（クライオポンプなど）を用いることが好ましい。また、保護絶縁膜３２０を成
膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去され
た高純度ガスを用いることが好ましい。
次いで、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲
気下で第２の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５
０℃以下）を行ってもよい。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル
形成領域）が保護絶縁膜３２０と接した状態で昇温され、酸素を含む保護絶縁膜３２０か
ら酸素を酸化物半導体層３０６へ供給することができる。なお、上記雰囲気に水、水素な
どが含まれないことが好ましい。
以上の工程で図２（Ａ）及び図２（Ｂ）に示す第２のトランジスタ３０２を作製すること
ができる。
また、第１のトランジスタ３０１は、上述した第３のフォトリソグラフィ工程のフォトマ
スクによって、第１のトランジスタ３０１のソース電極及びドレイン電極の位置が決定さ
れ、第１のトランジスタ３０１のソース電極及びドレイン電極がゲート絶縁層を介して第
１のトランジスタ３０１のゲート電極と重なる。
本実施の形態に示す第２のトランジスタ３０２は、酸化物半導体層の上面形状を矩形とし
ている例を示したが、特に限定されず、ドレイン電極３１５を、Ｕ字型（Ｃ字型、コの字
型、または馬蹄型）のソース電極３１４で囲む形状としてもよい。このような形状とする
ことで、トランジスタの面積が小さくても、十分なチャネル幅を確保することが可能とな
り、トランジスタの導通時に流れる電流（オン電流ともいう）の量を増やすことが可能と
なる。
（実施の形態２）
本実施の形態では、図１（Ａ）に示す容量３０３を設けない例を以下に説明する。
図１（Ａ）に示す容量３０３の代わりに、図３に示すように寄生容量３２３を用いること
で図１（Ａ）に示す回路とほぼ同じ駆動を行うことができる。
第２のトランジスタ３０２のソース電極として機能する接続電極３２５は、寄生容量の一
方の電極として機能し、第２のトランジスタ３０２のゲート電極３１０と重なる領域の面
積を広く、即ちＬｏｖを長くすることで容量を大きくすることができる。
また、第２のトランジスタのドレイン電極は、実施の形態１と同様に、第２のトランジス
タ３０２のゲート電極３１０と重ならない位置に形成され、ゲート電極３１０とドレイン
電極３１５の間隔がＬｏｆｆ（オフセット長ともよぶ）となる。
また、接続電極３２５は、第１のトランジスタ３０１のドレイン電極として機能する。
また、第１のトランジスタ３０１のゲート電極３３０は、ソース電極３２４及び接続電極
３２５の両方と重なる。また、ソース電極３２４及び接続電極３２５がそれぞれゲート電
極３３０と重なる幅、Ｌｏｖは、ほぼ同じである。
本実施の形態では、容量３０３を別途形成しなくともよいため、実施の形態１に比べて回
路の占有面積を小さくすることができる。
また、本実施の形態は実施の形態１と自由に組み合わせることができる。
（実施の形態３）
実施の形態１の図１に示す回路に用いる第１のトランジスタ３０１の電界効果移動度は、
高いことが望ましく、１０より大きく、好ましくは３０以上、より好ましくは５０以上の
電界効果移動度を有するトランジスタを用いる。そして、第２のトランジスタ３０２は、
第１のトランジスタと同一プロセスで形成され、ソース電極がゲート電極と重なり、ドレ
イン電極がゲート電極と重ならない構造とする。これにより電位差ＶＤＤ－ＶＳＳが小さ
い場合でもＶＡ’が大きくとれるようになる。特に高い電界効果移動度が得られる半導体
材料、具体的にはＩｎ－Ｓｎ－Ｚｎ－Ｏ膜を半導体層に用いれば、オン電流の低下も特に
問題とならない。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。
以下に示す計算ではトランジスタの構造としてトップゲート型を用いて算出するが、ボト
ムゲート型トランジスタであっても同等の電界効果移動度が得られる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポ
テンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
Figure 2023104981000003
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは
、以下の式で表される。
Figure 2023104981000004
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の
誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たり
の容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導
体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域に
おけるドレイン電流Ｉｄは、以下の式で表される。
Figure 2023104981000005
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、
以下のようになる。
Figure 2023104981000006
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、
横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎ
が求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉ
ｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓ
が導出される。欠陥のあるＩｎ－Ｓｎ－Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖ
ｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半
導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネル形成領域とゲート絶縁層との界面での散
乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘ
だけ離れた場所における移動度μ１は、以下の式で表される。
Figure 2023104981000007
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果よ
り求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０
ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）
と数６の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネル形成領域に用いたトランジスタ
の移動度μ２を計算した結果を図４に示す。なお、計算にはシノプシス社製デバイスシミ
ュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバン
ドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボ
ルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を
測定して得られたものである。
さらに、ゲート電極、ソース電極、ドレイン電極の仕事関数をそれぞれ、５．５電子ボル
ト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎ
ｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン
電圧Ｖｄは０．１Ｖである。
図４で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつ
けるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。な
お、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏ
ｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。具体的には、平均面粗さ（Ｒａ）
が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に半
導体層を形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用で
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。
Figure 2023104981000008
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１
）（ｘ２，ｙ２）の４点で表される四角形の領域）の面積を指し、Ｚ０は測定面の平均高
さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃ
ｏｐｅ）にて評価可能である。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特
性を計算した結果を図５、図６、及び図７に示す。なお、計算に用いたトランジスタの断
面構造を図８に示す。図８に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する
半導体領域１０３ａおよび半導体領域１０３ｃを有する。半導体領域１０３ａおよび半導
体領域１０３ｃの抵抗率は２×１０－３Ωｃｍとする。
図８（Ａ）に示すトランジスタは、下地絶縁物１０１と、下地絶縁物１０１に埋め込まれ
るように形成された酸化アルミニウムよりなる埋め込み絶縁物１０２の上に形成される。
トランジスタは半導体領域１０３ａ、半導体領域１０３ｃと、それらに挟まれ、チャネル
形成領域となる真性の半導体領域１０３ｂと、ゲート電極１０５を有する。ゲート電極１
０５の幅を３３ｎｍとする。
ゲート電極１０５と半導体領域１０３ｂの間には、ゲート絶縁層１０４を有し、また、ゲ
ート電極１０５の両側面には側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂ、ゲート電極
１０５の上部には、ゲート電極１０５と他の配線との短絡を防止するための絶縁物１０７
を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１０３ａおよび半導体領域
１０３ｃに接して、ソース電極１０８ａおよびドレイン電極１０８ｂを有する。なお、こ
のトランジスタにおけるチャネル幅を４０ｎｍとする。
図８（Ｂ）に示すトランジスタは、下地絶縁物１０１と、酸化アルミニウムよりなる埋め
込み絶縁物１０２の上に形成され、半導体領域１０３ａ、半導体領域１０３ｃと、それら
に挟まれた真性の半導体領域１０３ｂと、幅３３ｎｍのゲート電極１０５とゲート絶縁層
１０４と側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂと絶縁物１０７とソース電極１０
８ａおよびドレイン電極１０８ｂを有する点で図８（Ａ）に示すトランジスタと同じであ
る。
図８（Ａ）に示すトランジスタと図８（Ｂ）に示すトランジスタの相違点は、側壁絶縁物
１０６ａおよび側壁絶縁物１０６ｂの下の半導体領域の導電型である。図８（Ａ）に示す
トランジスタでは、側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂの下の半導体領域はｎ
＋の導電型を呈する半導体領域１０３ａおよび半導体領域１０３ｃであるが、図８（Ｂ）
に示すトランジスタでは、真性の半導体領域１０３ｂである。すなわち、図８（Ｂ）に示
す半導体層において、半導体領域１０３ａ（半導体領域１０３ｃ）とゲート電極１０５が
Ｌｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌ
ｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１０
６ａ（側壁絶縁物１０６ｂ）の幅と同じである。
図３で示す第１のトランジスタ３０１はボトムゲート型であるが、図８で示すトランジス
タと等価な構造を有している。すなわち、図８におけるゲート電極１０５と重畳する半導
体領域１０３ｂが、図３の酸化物半導体層３２６に相当し、図８におけるｎ＋の導電型を
呈する半導体領域１０３ａ及び半導体領域１０３ｃが、図３におけるソース電極３２４及
び接続電極３２５と酸化物半導体層３２６との接触部に相当する。従ってゲート絶縁層３
０８と酸化物半導体層３２６との界面準位及び酸化物半導体層３２６と保護絶縁膜３２０
との界面準位を低減することにより、計算結果で示した結果と同様に高い電界効果移動度
を得ることが可能となる。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイ
スシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図５は、図
８（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ
、点線）のゲート電圧（Ｖｇ、ゲート電極とソース電極の電位差）依存性を示す。ドレイ
ン電流Ｉｄは、ドレイン電圧（ドレイン電極とソース電極の電位差）を＋１Ｖとし、移動
度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図５（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図５（Ｂ）は１０ｎｍと
したものであり、図５（Ｃ）は５ｎｍとしたものである。
図６は、図８（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍと
したもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を
示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０
．１Ｖとして計算したものである。図６（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたも
のであり、図６（Ｂ）は１０ｎｍとしたものであり、図６（Ｃ）は５ｎｍとしたものであ
る。
また、図７は、図８（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１
５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存
性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を
＋０．１Ｖとして計算したものである。図７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとし
たものであり、図７（Ｂ）は１０ｎｍとしたものであり、図７（Ｃ）は５ｎｍとしたもの
である。
なお、移動度μのピークは、図５では８０ｃｍ２／Ｖｓ程度であるが、図６では６０ｃｍ
２／Ｖｓ程度、図７では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下
する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Ｌｏｆｆの増
加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
（実施の形態４）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状ま
たは六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原
子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中
心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともい
う。）を含む酸化物について説明する。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見
て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な
方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸
化物をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡ
ＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ
を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、
ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個
々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡ
ＡＣの表面などに垂直な方向）を向いていてもよい。
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な
方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察す
ると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる
結晶を挙げることもできる。
ＣＡＡＣに含まれる結晶構造の一例について図９乃至図１１を用いて詳細に説明する。な
お、特に断りがない限り、図９乃至図１１は上方向をｃ軸方向とし、ｃ軸方向と直交する
面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半
分、下半分をいう。また、図９において丸で囲まれたＯは４配位のＯを示し、二重丸で囲
まれたＯは３配位のＯを示す。
図９（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配
位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子
のみ示した構造を小グループと呼ぶ。図９（Ａ）の構造は、八面体構造をとるが、簡単の
ため平面構造で示している。なお、図９（Ａ）の上半分および下半分にはそれぞれ３個ず
つ４配位のＯがある。図９（Ａ）に示す小グループは電荷が０である。
図９（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配
位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれも
ａｂ面に存在する。図９（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯが
ある。また、Ｉｎも５配位をとるため、図９（Ｂ）に示す構造をとりうる。図９（Ｂ）に
示す小グループは電荷が０である。
図９（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造
を示す。図９（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯ
がある。または、図９（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位
のＯがあってもよい。図９（Ｃ）に示す小グループは電荷が０である。
図９（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造
を示す。図９（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯ
がある。図９（Ｄ）に示す小グループは電荷が＋１となる。
図９（Ｅ）に、２個のＺｎを含む小グループを示す。図９（Ｅ）の上半分には１個の４配
位のＯがあり、下半分には１個の４配位のＯがある。図９（Ｅ）に示す小グループは電荷
が－１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図９（Ａ）に示す６
配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個
のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図９（Ｂ）に示す５配位のＧａの上半
分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接
Ｇａを有する。図９（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接
Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、
金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく
、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数
は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属
原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属
原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グル
ープ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（
ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個である
ため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれ
かと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して
中グループを構成する。
図１０（Ａ）に、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系の層構造を構成する中グループのモデル図を示
す。図１０（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１０（
Ｃ）は、図１０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１０（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠
の３として示している。同様に、図１０（Ａ）において、Ｉｎの上半分および下半分には
それぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１０
（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあ
るＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ
とを示している。
図１０（Ａ）において、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上
半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺ
ｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分
および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２
個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４
配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ－０．６
６７、－０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従っ
て、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成する
ためには、電荷＋１を打ち消す電荷－１が必要となる。電荷－１をとる構造として、図９
（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小
グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消される
ため、層構造の合計の電荷を０とすることができる。
具体的には、図１０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ－Ｓｎ－Ｚｎ
－Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ－Ｓｎ
－Ｚｎ－Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）
とする組成式で表すことができる。
例えば、図１１（Ａ）に、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の層構造を構成する中グループのモデ
ル図を示す。
図１１（Ａ）において、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分
にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個
ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介
して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。
この中グループが複数結合して大グループを構成する。
図１１（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１１（Ｃ）は
、図１１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは
、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に０となる。
また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の層構造を構成する中グループは、図１１（Ａ）に示した
中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大
グループも取りうる。
以上に示したＣＡＡＣは、実施の形態１に示した作製プロセスによって得ることができる
。ＣＡＡＣは、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ま
しくは０．１ｎｍ以下の表面上に形成されやすい。また、成膜時の加熱温度が高いとＣＡ
ＡＣが形成されやすい。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
１０１ 下地絶縁物
１０３ 半導体領域
１０４ ゲート絶縁層
１０５ ゲート電極
１０６ 側壁絶縁物
１０７ 絶縁物
１０８ 電極
１０８ａ ソース電極
１０８ｂ ドレイン電極
３００ 基板
３０１ 第１のトランジスタ
３０２ 第２のトランジスタ
３０３ 容量
３０４ 制御部
３０５ 容量
３０６ 酸化物半導体層
３０８ ゲート絶縁層
３１４ ソース電極
３１５ ドレイン電極
３２０ 保護絶縁膜
３２３ 寄生容量
３２４ ソース電極
３２５ 接続電極
３２６ 酸化物半導体層
３３０ ゲート電極

Claims (2)

  1. 第１のトランジスタ及び第２のトランジスタ、を有し、
    前記第１のトランジスタの導通状態と、前記第２のトランジスタの導通状態とに従って、出力する電位を制御する機能を有する半導体装置であって、
    前記第１のトランジスタが有する第１のゲート電極としての機能を有する第１の導電層と、
    前記第２のトランジスタが有する第２のゲート電極としての機能を有する第２の導電層と、
    前記第１のトランジスタのチャネル形成領域を有する第１の酸化物半導体層と、
    前記第２のトランジスタのチャネル形成領域を有する第２の酸化物半導体層と、
    前記第１の酸化物半導体層の上方に配置される第３の導電層と、
    前記第１の酸化物半導体層の上方に配置され、かつ、前記第２の酸化物半導体層の上方に配置される第４の導電層と、
    前記第２の酸化物半導体層の上方に配置される第５の導電層と、
    を有し、
    前記第３の導電層は、前記第１のトランジスタのソースまたはドレインの一方としての機能を有し、
    前記第４の導電層は、前記第１のトランジスタのソースまたはドレインの他方としての機能及び前記第２のトランジスタのソースまたはドレインの一方としての機能を有し、
    前記第５の導電層は、前記第２のトランジスタのソースまたはドレインの他方としての機能を有し、
    前記第４の導電層が前記第２の導電層と重なる領域は、前記第４の導電層が前記第１の導電層と重なる領域よりも大きく、
    前記第２の導電層は、前記第５の導電層と重なりを有さず、
    前記電位は、前記第４の導電層を介して出力される半導体装置。
  2. 第１のトランジスタ及び第２のトランジスタ、を有し、
    前記第１のトランジスタの導通状態と、前記第２のトランジスタの導通状態とに従って、出力する電位を制御する機能を有する半導体装置であって、
    前記第１のトランジスタが有する第１のゲート電極としての機能を有する第１の導電層と、
    前記第２のトランジスタが有する第２のゲート電極としての機能を有する第２の導電層と、
    前記第１のトランジスタのチャネル形成領域を有する第１の酸化物半導体層と、
    前記第２のトランジスタのチャネル形成領域を有する第２の酸化物半導体層と、
    前記第１の酸化物半導体層の上方に配置される第３の導電層と、
    前記第１の酸化物半導体層の上方に配置され、かつ、前記第２の酸化物半導体層の上方に配置される第４の導電層と、
    前記第２の酸化物半導体層の上方に配置される第５の導電層と、
    を有し、
    前記第１の酸化物半導体層及び前記第２の酸化物半導体層は、Ｉｎ、Ｇａ、及びＺｎを含み、
    前記第３の導電層は、前記第１のトランジスタのソースまたはドレインの一方としての機能を有し、
    前記第４の導電層は、前記第１のトランジスタのソースまたはドレインの他方としての機能及び前記第２のトランジスタのソースまたはドレインの一方としての機能を有し、
    前記第５の導電層は、前記第２のトランジスタのソースまたはドレインの他方としての機能を有し、
    前記第４の導電層が前記第２の導電層と重なる領域は、前記第４の導電層が前記第１の導電層と重なる領域よりも大きく、
    前記第２の導電層は、前記第５の導電層と重なりを有さず、
    前記電位は、前記第４の導電層を介して出力される半導体装置。

JP2023084340A 2011-05-13 2023-05-23 半導体装置 Active JP7462098B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2024048160A JP2024079776A (ja) 2011-05-13 2024-03-25 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011108844 2011-05-13
JP2011108844 2011-05-13
JP2022045455A JP7285983B2 (ja) 2011-05-13 2022-03-22 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2022045455A Division JP7285983B2 (ja) 2011-05-13 2022-03-22 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2024048160A Division JP2024079776A (ja) 2011-05-13 2024-03-25 半導体装置

Publications (2)

Publication Number Publication Date
JP2023104981A true JP2023104981A (ja) 2023-07-28
JP7462098B2 JP7462098B2 (ja) 2024-04-04

Family

ID=47141292

Family Applications (11)

Application Number Title Priority Date Filing Date
JP2012109177A Expired - Fee Related JP6342604B2 (ja) 2011-05-13 2012-05-11 半導体装置
JP2017117403A Active JP6363768B2 (ja) 2011-05-13 2017-06-15 半導体装置
JP2018122724A Active JP6553775B2 (ja) 2011-05-13 2018-06-28 半導体装置
JP2019125474A Active JP6714759B2 (ja) 2011-05-13 2019-07-04 半導体装置
JP2020098413A Active JP6754913B2 (ja) 2011-05-13 2020-06-05 半導体装置
JP2020140809A Active JP6811888B2 (ja) 2011-05-13 2020-08-24 半導体装置
JP2020207431A Active JP7013557B2 (ja) 2011-05-13 2020-12-15 半導体装置
JP2022006248A Active JP7046293B2 (ja) 2011-05-13 2022-01-19 半導体装置
JP2022045455A Active JP7285983B2 (ja) 2011-05-13 2022-03-22 半導体装置
JP2023084340A Active JP7462098B2 (ja) 2011-05-13 2023-05-23 半導体装置
JP2024048160A Pending JP2024079776A (ja) 2011-05-13 2024-03-25 半導体装置

Family Applications Before (9)

Application Number Title Priority Date Filing Date
JP2012109177A Expired - Fee Related JP6342604B2 (ja) 2011-05-13 2012-05-11 半導体装置
JP2017117403A Active JP6363768B2 (ja) 2011-05-13 2017-06-15 半導体装置
JP2018122724A Active JP6553775B2 (ja) 2011-05-13 2018-06-28 半導体装置
JP2019125474A Active JP6714759B2 (ja) 2011-05-13 2019-07-04 半導体装置
JP2020098413A Active JP6754913B2 (ja) 2011-05-13 2020-06-05 半導体装置
JP2020140809A Active JP6811888B2 (ja) 2011-05-13 2020-08-24 半導体装置
JP2020207431A Active JP7013557B2 (ja) 2011-05-13 2020-12-15 半導体装置
JP2022006248A Active JP7046293B2 (ja) 2011-05-13 2022-01-19 半導体装置
JP2022045455A Active JP7285983B2 (ja) 2011-05-13 2022-03-22 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2024048160A Pending JP2024079776A (ja) 2011-05-13 2024-03-25 半導体装置

Country Status (3)

Country Link
US (2) US9466618B2 (ja)
JP (11) JP6342604B2 (ja)
KR (1) KR101952570B1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7432737B2 (en) * 2005-12-28 2008-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US8553758B2 (en) * 2007-03-02 2013-10-08 Sony Corporation Motion parameter engine for true motion
KR101829309B1 (ko) * 2010-01-22 2018-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101952570B1 (ko) * 2011-05-13 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2013130802A (ja) 2011-12-22 2013-07-04 Semiconductor Energy Lab Co Ltd 半導体装置、画像表示装置、記憶装置、及び電子機器
US8994439B2 (en) 2012-04-19 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, image display device, storage device, and electronic device
US9742378B2 (en) 2012-06-29 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit and semiconductor device
DE102012112530A1 (de) * 2012-12-18 2014-06-18 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
JP6475424B2 (ja) 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
US9379190B2 (en) * 2014-05-08 2016-06-28 Flosfia, Inc. Crystalline multilayer structure and semiconductor device
CN105845680B (zh) * 2015-01-14 2019-10-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
KR102391347B1 (ko) * 2015-04-09 2022-04-28 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판 및 이를 구비한 디스플레이 장치
JP6366828B2 (ja) * 2015-04-28 2018-08-01 三菱電機株式会社 トランジスタ、薄膜トランジスタ基板および液晶表示装置
US11626875B2 (en) * 2018-04-20 2023-04-11 Texas Instruments Incorporated Stress reduction on stacked transistor circuits
CN112885279B (zh) * 2021-01-22 2022-04-22 中山大学 带保护晶体管的goa电路及其控制方法

Family Cites Families (165)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2518133B2 (ja) * 1993-02-12 1996-07-24 日本電気株式会社 スタティック型半導体記憶装置
JPH08264790A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 薄膜電解効果トランジスタ及び液晶表示装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
GB9520888D0 (en) 1995-10-12 1995-12-13 Philips Electronics Nv Electronic devices comprising thin-film circuitry
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6121660A (en) * 1997-09-23 2000-09-19 Semiconductor Energy Laboratory Co., Ltd. Channel etch type bottom gate semiconductor device
JP4326604B2 (ja) 1997-09-29 2009-09-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6218219B1 (en) 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JP3433101B2 (ja) * 1998-06-03 2003-08-04 三洋電機株式会社 表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001007342A (ja) * 1999-04-20 2001-01-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP5183838B2 (ja) 2000-05-12 2013-04-17 株式会社半導体エネルギー研究所 発光装置
US7633471B2 (en) 2000-05-12 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electric appliance
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4785271B2 (ja) 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP4439761B2 (ja) 2001-05-11 2010-03-24 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
TW582005B (en) 2001-05-29 2004-04-01 Semiconductor Energy Lab Pulse output circuit, shift register, and display device
US6788108B2 (en) 2001-07-30 2004-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4831895B2 (ja) 2001-08-03 2011-12-07 株式会社半導体エネルギー研究所 半導体装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4397555B2 (ja) 2001-11-30 2010-01-13 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4339103B2 (ja) 2002-12-25 2009-10-07 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP4425547B2 (ja) 2003-01-17 2010-03-03 株式会社半導体エネルギー研究所 パルス出力回路、シフトレジスタ、および電子機器
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4531343B2 (ja) 2003-03-26 2010-08-25 株式会社半導体エネルギー研究所 駆動回路
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4561096B2 (ja) 2003-12-26 2010-10-13 ソニー株式会社 ディスプレイ装置
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
KR101016291B1 (ko) * 2004-06-30 2011-02-22 엘지디스플레이 주식회사 액정표시장치 및 그의 제조방법
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US8003449B2 (en) 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
JP5036173B2 (ja) 2004-11-26 2012-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
US9153341B2 (en) 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
US7432737B2 (en) 2005-12-28 2008-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
KR101437086B1 (ko) 2006-01-07 2014-09-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치와, 이 반도체장치를 구비한 표시장치 및 전자기기
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
TW202429692A (zh) 2006-09-29 2024-07-16 日商半導體能源研究所股份有限公司 半導體裝置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
TWI427602B (zh) 2006-10-17 2014-02-21 Semiconductor Energy Lab 脈衝輸出電路、移位暫存器及顯示裝置
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101512818B1 (ko) * 2008-02-01 2015-05-20 삼성전자주식회사 산화물 반도체 트랜지스터 및 그 제조방법
JP2009188748A (ja) 2008-02-06 2009-08-20 Sony Corp インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路
US20090278120A1 (en) 2008-05-09 2009-11-12 Korea Institute Of Science And Technology Thin Film Transistor
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
WO2010038820A1 (en) * 2008-10-03 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2010050419A1 (en) 2008-10-31 2010-05-06 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and display device
JP5587591B2 (ja) 2008-11-07 2014-09-10 株式会社半導体エネルギー研究所 半導体装置
KR101432764B1 (ko) * 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
CN104103242B (zh) 2008-11-28 2016-09-14 株式会社半导体能源研究所 显示器件以及包含显示器件的电子器件
TWI654689B (zh) * 2008-12-26 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI485687B (zh) 2009-01-16 2015-05-21 Semiconductor Energy Lab 液晶顯示裝置及其電子裝置
US8330702B2 (en) 2009-02-12 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
US20100224878A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8461582B2 (en) 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20100224880A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101752640B1 (ko) 2009-03-27 2017-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP4430130B2 (ja) * 2009-07-24 2010-03-10 株式会社半導体エネルギー研究所 半導体装置
WO2011010546A1 (en) 2009-07-24 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101700470B1 (ko) 2009-09-16 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 구동 회로, 구동 회로를 포함하는 표시 장치 및 표시 장치를 포함하는 전자 기기
WO2011034012A1 (en) * 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
JP5532803B2 (ja) 2009-09-30 2014-06-25 ソニー株式会社 半導体デバイスおよび表示装置
KR101991006B1 (ko) * 2009-10-08 2019-06-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101623619B1 (ko) 2009-10-08 2016-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층 및 반도체 장치
WO2011070929A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR102386149B1 (ko) 2010-02-23 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011108345A1 (en) 2010-03-02 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
KR101817926B1 (ko) 2010-03-02 2018-01-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 승압 회로 및 승압 회로를 포함하는 ｒｆｉｄ 태그
JP5581263B2 (ja) 2010-05-13 2014-08-27 株式会社半導体エネルギー研究所 バッファ回路
KR20230173747A (ko) 2010-05-21 2023-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 펄스 출력 회로, 시프트 레지스터, 및 표시 장치
KR101863941B1 (ko) 2010-06-08 2018-06-04 삼성디스플레이 주식회사 오프셋 구조의 박막 트랜지스터
JP5846789B2 (ja) 2010-07-29 2016-01-20 株式会社半導体エネルギー研究所 半導体装置
TWI401797B (zh) 2010-12-28 2013-07-11 Ind Tech Res Inst 主動元件陣列以及有機發光二極體畫素陣列的製作方法
EP2685505B1 (en) 2011-03-11 2016-12-21 Sharp Kabushiki Kaisha Thin-film transistor and display device
US9331206B2 (en) 2011-04-22 2016-05-03 Semiconductor Energy Laboratory Co., Ltd. Oxide material and semiconductor device
KR101952570B1 (ko) * 2011-05-13 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법

Also Published As

Publication number Publication date
KR101952570B1 (ko) 2019-02-27
US20120286263A1 (en) 2012-11-15
JP7462098B2 (ja) 2024-04-04
JP6714759B2 (ja) 2020-06-24
JP7285983B2 (ja) 2023-06-02
US20170025549A1 (en) 2017-01-26
JP2020188290A (ja) 2020-11-19
JP2012256875A (ja) 2012-12-27
JP6342604B2 (ja) 2018-06-13
JP2019192936A (ja) 2019-10-31
JP6553775B2 (ja) 2019-07-31
JP6363768B2 (ja) 2018-07-25
JP2022104924A (ja) 2022-07-12
JP2022044683A (ja) 2022-03-17
JP7046293B2 (ja) 2022-04-01
KR20120127270A (ko) 2012-11-21
JP2018157228A (ja) 2018-10-04
JP7013557B2 (ja) 2022-01-31
JP6754913B2 (ja) 2020-09-16
JP2020129705A (ja) 2020-08-27
US9466618B2 (en) 2016-10-11
JP2021044586A (ja) 2021-03-18
JP2024079776A (ja) 2024-06-11
JP2017157872A (ja) 2017-09-07
JP6811888B2 (ja) 2021-01-13

Similar Documents

Publication Publication Date Title
JP7285983B2 (ja) 半導体装置
JP6542335B2 (ja) 半導体装置
JP6177978B2 (ja) プログラマブルロジックデバイス
JP6177402B2 (ja) プログラマブルロジックデバイス
JP5914153B2 (ja) 論理回路
JP5892852B2 (ja) プログラマブルロジックデバイス
JP5951351B2 (ja) 加算器及び全加算器
KR20140040168A (ko) 반도체 장치
JP5912844B2 (ja) プログラマブルロジックデバイス
JP5890234B2 (ja) 半導体装置及びその駆動方法
TWI512837B (zh) 半導體裝置及其驅動方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230606

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240304

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240312

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240325

R150 Certificate of patent or registration of utility model

Ref document number: 7462098

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150