JP5036173B2

JP5036173B2 - 半導体装置の作製方法

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Publication number: JP5036173B2
Application number: JP2005337900A
Authority: JP
Inventors: 健吾秋元; 穂高丸山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2004-11-26
Filing date: 2005-11-23
Publication date: 2012-09-26
Anticipated expiration: 2025-11-23
Also published as: JP2006179878A

Description

本発明は、結晶性半導体膜を有する逆スタガ薄膜トランジスタを有する半導体装置の作製方法に関するものである。

近年、液晶ディスプレイ（ＬＣＤ）やＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイに代表されるフラットパネルディスプレイ（ＦＰＤ）は、従来のＣＲＴに替わる表示装置として注目を集めている。特にアクティブマトリクス駆動の大型液晶パネルを搭載した大画面液晶テレビの開発は、液晶パネルメーカーにとって注力すべき重要な課題になっている。また、近年液晶テレビに追随し、大画面ＥＬテレビの開発も行われている。

従来の液晶表示装置又はＥＬ表示装置（以下、「発光表示装置」と示す。）において、各画素を駆動する半導体素子としては非晶質半導体膜（アモルファスシリコン）を用いた薄膜トランジスタ（以下、「ＴＦＴ」と示す。）が用いられている。

一方、従来の液晶テレビにおいては、視野角特性の限界、液晶材料等が原因の高速動作の限界による画像のぼやけが欠点であったが、近年それを解消する新たな表示モードとして、ＯＣＢ（ＯｐｔｉｃａｌｌｙＣｏｍｐｅｎｓａｔｅｄＢｅｎｄ）モードが提案されている（例えば、非特許文献１参照。）。

長広恭明他編、「日経マイクロデバイス別冊フラットパネル・ディスプレイ２００２」、日系ＢＰ社、２００１年１０月、Ｐ１０２−１０９

ＬＣＤの画質を向上させるためには、高速動作が可能なスイッチング素子が必要とされている。しかしながら、非晶質半導体膜を用いたＴＦＴでは限界がある。例えば、ＯＣＢモードの液晶表示装置を実現することが困難となる。

また、非晶質半導体膜を用いたＴＦＴを直流駆動した場合は、しきい値がずれやすく、それに伴いＴＦＴの特性のバラツキが生じやすい。このため、非晶質半導体膜を用いたＴＦＴを画素のスイッチングに用いた発光表示装置は、輝度ムラが発生する。このような現象は、対角３０インチ以上（典型的には４０インチ以上）の大画面ＴＶであるほど顕著であり、画質の低下が深刻な問題である。

また、従来のＴＦＴでは、ゲート電極にアルミニウムを用いることが積極的に試みられてきた。アルミニウムは、抵抗値が低く、酸化珪素膜に対する密着性がよいといった特徴がある。また、非常にコストが安いということも長所の一つに挙げられる。

しかしながら、アルミニウムは耐熱性に問題がある。例えば、ＴＦＴプロセスにおいて、２５０℃以上の加熱処理を行うことにより、ヒロックやボイドとよばれる突起や虫食い状の孔が開く現象が起こる可能性がある。このヒロック（ボイド）の発生は、配線間のショートや断線、信頼性の低下の原因になる。

本発明は、このような状況に鑑みなされたものであり、ゲート電極や配線を低抵抗な金属膜を用いて形成することにより、大面積なデバイスにも対応できる半導体装置の作製方法を提供する。また、ＴＦＴの特性のバラツキが生じにくく、高速動作が可能なＴＦＴを有する半導体装置の作製方法を提供する。また、少ないフォトマスク数でＴＦＴを有する半導体装置の作製方法を提供する。また、スイッチング特性が高く、コントラストに優れた表示が可能な半導体装置の作製方法を提供する。

本発明は、ＴＦＴのゲート電極として、Ａｌを主成分とする導電膜（または金属膜）と、当該導電膜膜上に形成されたキャップ膜との積層構造にすること、触媒元素を用いて非晶質半導体膜を結晶化する技術、前記非晶質半導体膜を結晶化した後に触媒元素をゲッタリングする技術を用いて、逆スタガ型ＴＦＴを形成することを特徴とする。

Ａｌを主成分とする導電膜としては、具体的にはアルミニウムに炭素（Ｃ）を含有するもの、またはアルミニウムに炭素を含有し、さらにＣｒ、Ｔａ、Ｗ、Ｍｏ、Ｔｉ、Ｓｉ、Ｎｉのいずれか一または複数を含有するものを用いることができる。

なお、本明細書において、「キャップ膜」とは、Ａｌを主成分とする導電膜のヒロックが発生することを抑制するために設ける導電膜（または金属膜）のことを指す。キャップ膜としては、具体的にはＣｒ、Ｔａ、Ｗ、Ｍｏ、Ｔｉ、Ｎｉ及びこれらの窒化物などを用いることができる。また、シリコンを用いることも可能である。

本明細書で開示する半導体装置の作製方法に関する発明の構成は、
基板上にアルミニウムを主成分とする第１の導電層を形成し、
前記第１の導電層上に当該第１の導電層と異なる材料からなる第２の導電層を形成し、
前記第１の導電層及び前記第２の導電層をパターニングしてゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体膜を形成し、
前記第１の半導体膜に触媒元素を導入した後に加熱し、
前記第１の半導体膜上に第１の不純物元素を有する第２の半導体膜を形成した後に前記第１の半導体膜及び前記第２の半導体膜を加熱し、
前記第１の半導体膜及び前記第２の半導体膜をパターニングして島状の半導体領域を形成し、
前記島状の半導体領域上に第３の導電層を形成し、
前記第３の導電層をパターニングしてソース電極及びドレイン電極を形成し
前記島状の半導体領域において、前記ソース電極及び前記ドレイン電極をマスクとして前記第２の半導体膜をエッチングして、前記第１の半導体膜の一部を露出させるとともにソース領域及びドレイン領域を形成することを特徴とする。

また、本明細書で開示する半導体装置の作製方法に関する別の発明の構成は、
基板上にアルミニウムを主成分とする第１の導電層を形成し、
前記第１の導電層上に当該第１の導電層と異なる材料からなる第２の導電層を形成し、
前記第１の導電層及び前記第２の導電層をパターニングしてゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体膜を形成し、
前記第１の半導体膜に触媒元素を導入した後に加熱し、
前記第１の半導体膜上に第１の不純物元素を有する第２の半導体膜を形成した後に前記第１の半導体膜及び前記第２の半導体膜を加熱し、
前記第１の半導体膜及び前記第２の半導体膜をパターニングして島状の半導体領域を形成し、
前記島状の半導体領域のうち、前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、
前記ソース領域及び前記ドレイン領域上に接するソース電極及びドレイン電極を形成することを特徴とする。

また、本明細書で開示する半導体装置の作製方法に関する別の発明の構成は、
基板上にアルミニウムを主成分とする第１の導電層を形成し、
前記第１の導電層上に当該第１の導電層と異なる材料からなる第２の導電層を形成し、
前記第１の導電層及び前記第２の導電層をパターニングしてゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体膜を形成し、
前記第１の半導体膜に触媒元素を導入した後に加熱し、
前記第１の半導体膜上に希ガス元素を有する第２の半導体膜を形成した後に前記第１の半導体膜及び前記第２の半導体膜を加熱し、
前記第２の半導体膜を除去し、
前記第１の半導体膜上に導電性を有する第３の半導体膜を形成し、
前記第１の半導体膜及び前記第３の半導体膜をパターニングして島状の第１の半導体膜及び島状の第２の半導体膜を形成し、
前記島状の第２の半導体膜上に第３の導電層を形成し、
前記第３の導電層を一部エッチングしてソース電極及びドレイン電極を形成し
前記ソース電極及び前記ドレイン電極をマスクとして前記島状の第２の半導体膜をエッチングして、前記島状の第１の半導体膜の一部を露出させるとともにソース領域及びドレイン領域を形成することを特徴とする。

また、本明細書で開示する半導体装置の作製方法に関する別の発明の構成は、
基板上にアルミニウムを主成分とする第１の導電層を形成し、
前記第１の導電層上に当該第１の導電層と異なる材料からなる第２の導電層を形成し、
前記第１の導電層及び前記第２の導電層をパターニングしてゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体膜を形成し、
前記第１の半導体膜に触媒元素を導入した後に加熱し、
前記第１の半導体膜上に希ガス元素を有する第２の半導体膜を形成した後に前記第１の半導体膜及び前記第２の半導体膜を加熱し、
前記第２の半導体膜を除去し、
前記第１の半導体膜上に導電性を有する第３の半導体膜を形成し、
前記第１の半導体膜及び前記第３の半導体膜をパターニングして島状の半導体領域を形成し、
前記島状の半導体領域のうち、前記第３の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、
前記ソース領域及び前記ドレイン領域上に接するソース電極及びドレイン電極を形成することを特徴とする。

また、本明細書で開示する半導体装置の作製方法に関する別の発明の構成は、
基板上にアルミニウムを主成分とする第１の導電層を形成し、
前記第１の導電層上に当該第１の導電層と異なる材料からなる第２の導電層を形成し、
前記第１の導電層及び前記第２の導電層をパターニングして第１のゲート電極及び第２のゲート電極を形成し、
前記第１のゲート電極及び前記第２のゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体膜を形成し、
前記第１の半導体膜に触媒元素を導入した後に加熱し、
前記第１の半導体膜上に第１の不純物元素を有する第２の半導体膜を形成した後、前記第１の半導体膜及び前記第２の半導体膜を加熱し、
前記第１の半導体膜及び前記第２の半導体膜をパターニングして、第１の島状の半導体領域及び第２の島状の半導体領域を形成し、
前記第１の島状の半導体領域を第１のマスクで覆い、かつ前記第２の島状の半導体領域の一部を第２のマスクで覆った後、第２の不純物元素を選択的に添加し、
前記第１のマスク及び前記第２のマスクを除去し、
前記第１の島状の半導体領域及び前記第２の島状の半導体領域上に第３の導電層を形成し、
前記第３の導電層をパターニングして、前記第１の島状の半導体領域の前記第２の半導体膜に接するソース電極及びドレイン電極、並びに前記第２の島状の半導体領域の前記第２の半導体膜に接するソース電極及びドレイン電極を形成し、
前記第１の島状の半導体領域の第２の半導体膜の露出部をエッチングして第１のソース領域及びドレイン領域を形成するとともに、前記第２の島状の半導体領域の第２の半導体膜の露出部をエッチングして第２のソース領域及びドレイン領域を形成することを特徴とする。

また、本明細書で開示する半導体装置の作製方法に関する別の発明の構成は、
基板上にアルミニウムを主成分とする第１の導電層を形成し、
前記第１の導電層上に当該第１の導電層と異なる材料からなる第２の導電層を形成し、
前記第１の導電層及び前記第２の導電層をパターニングして第１のゲート電極及び第２のゲート電極を形成し、
前記第１のゲート電極及び前記第２のゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体膜を形成し、
前記第１の半導体膜に触媒元素を導入した後に加熱し、
前記第１の半導体膜上に第１の不純物元素を有する第２の半導体膜を形成した後、前記第１の半導体膜及び前記第２の半導体膜を加熱し、
前記第１の半導体膜及び前記第２の半導体膜をパターニングして、第１の島状の半導体領域及び第２の島状の半導体領域を形成し、
前記第１の島状の半導体領域を第１のマスクで覆い、かつ前記第２の島状の半導体領域の一部を第２のマスクで覆った後、第２の不純物元素を選択的に添加し、
前記第１のマスク及び前記第２のマスクを除去し、
前記第１の島状の半導体領域のうち、前記第２の半導体膜をエッチングして第１のソース領域及び第１のドレイン領域を形成すると同時に、前記第２の島状の半導体領域のうち、前記第２の半導体膜をエッチングして第２のソース領域及び第２のドレイン領域を形成し、
前記第１のソース領域及び前記第１のドレイン領域上に接する第１のソース電極及び第１のドレイン電極を形成すると同時に、前記第２のソース領域及び前記第２のドレイン領域上に接する第２のソース電極及び第２のドレイン電極を形成することを特徴とする。

また、本明細書で開示する半導体装置の作製方法に関する別の発明の構成は、
基板上にアルミニウムを主成分とする第１の導電層を形成し、
前記第１の導電層上に当該第１の導電層と異なる材料からなる第２の導電層を形成し、
前記第１の導電層及び前記第２の導電層をパターニングして第１のゲート電極及び第２のゲート電極を形成し、
前記第１のゲート電極及び前記第２のゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体膜を形成し、
前記第１の半導体膜に触媒元素を導入した後に加熱し、
前記第１の半導体膜をパターニングして、第１の島状の半導体領域及び第２の島状の半導体領域を形成し、
前記第１の島状の半導体領域の一部を第１のマスクで覆い、かつ前記第２の島状の半導体領域の一部を第２のマスクで覆った後、第１の不純物元素を選択的に添加し、
前記第１のマスク及び前記第２のマスクを除去し、
前記第１の島状の半導体領域及び前記第２の島状の半導体領域を加熱し、
前記第１の島状の半導体領域を第３のマスクで覆い、かつ前記第２の島状の半導体領域の一部を第４のマスクで覆った後、第２の不純物元素を選択的に添加し、
前記第３のマスク及び前記第４のマスクを除去し、
前記第１の島状の半導体領域及び前記第２の島状の半導体領域上に第３の導電層を形成し、
前記第３の導電層をパターニングして、前記第１の島状の半導体領域に接するソース電極及びドレイン電極、並びに前記第２の島状の半導体領域に接するソース電極及びドレイン電極を形成することを特徴とする。

また、本明細書で開示する半導体装置の作製方法に関する別の発明の構成は、
基板上にアルミニウムを主成分とする第１の導電層を形成し、
前記第１の導電層上に当該第１の導電層と異なる材料からなる第２の導電層を形成し、
前記第１の導電層及び前記第２の導電層をパターニングして第１のゲート電極及び第２のゲート電極を形成し、
前記第１のゲート電極及び前記第２のゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体膜を形成し、
前記第１の半導体膜に触媒元素を導入した後に加熱し、
前記第１の半導体膜上に希ガス元素を有する第２の半導体膜を形成し、
前記第１の半導体膜及び前記第２の半導体膜を加熱し、
前記第２の半導体膜を除去し、
前記第１の半導体膜をパターニングして、第１の島状の半導体領域及び第２の島状の半導体領域を形成し、
前記第１の島状の半導体領域の一部を第１のマスクで覆い、かつ前記第２の島状の半導体領域を第２のマスクで覆った後、第１の不純物元素を選択的に添加し、
前記第１のマスク及び前記第２のマスクを除去し、
前記第１の島状の半導体領域を第３のマスクで覆い、かつ前記第２の島状の半導体領域の一部を第４のマスクで覆った後、第２の不純物元素を選択的に添加し、
前記第３のマスク及び前記第４のマスクを除去し、
前記第１の島状の半導体領域及び前記第２の島状の半導体領域上に第３の導電層を形成し、
前記第３の導電層をパターニングして、前記第１の島状の半導体領域に接するソース電極及びドレイン電極、並びに前記第２の島状の半導体領域に接するソース電極及びドレイン電極を形成することを特徴とする。

また、本明細書で開示する半導体装置の作製方法に関する別の発明の構成は、
基板上にアルミニウムを主成分とする第１の導電層を形成し、
前記第１の導電層上に当該第１の導電層と異なる材料からなる第２の導電層を形成し、
前記第１の導電層及び前記第２の導電層をパターニングして第１のゲート電極及び第２のゲート電極を形成し、
前記第１のゲート電極及び前記第２のゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体膜を形成し、
前記第１の半導体膜に触媒元素を導入した後に加熱し、
前記第１の半導体膜上に第１の不純物元素を有する第２の半導体膜を形成した後、前記第１の半導体膜及び前記第２の半導体膜を加熱し、
前記第１の半導体膜及び前記第２の半導体膜をパターニングして、第１の島状の半導体領域及び第２の島状の半導体領域を形成し、
前記第１の島状の半導体領域をマスクで覆った後、前記第２の島状の半導体領域に第２の不純物元素を添加し、
前記マスクを除去し、
前記第１の島状の半導体領域及び前記第２の島状の半導体領域上に第３の導電層を形成し、
前記第３の導電層をパターニングして、前記第１の島状の半導体領域の前記第２の半導体膜に接するソース電極及びドレイン電極、並びに前記第２の島状の半導体領域の前記第２の半導体膜に接するソース電極及びドレイン電極を形成し、
前記第１の島状の半導体領域の前記第２の半導体膜の露出部、及び前記第１の島状の半導体領域の第２の半導体膜の露出部をエッチングしてソース領域及びドレイン領域を形成することを特徴とする。

また、本明細書で開示する半導体装置の作製方法に関する別の発明の構成は、
基板上にアルミニウムを主成分とする第１の導電層を形成し、
前記第１の導電層上に当該第１の導電層と異なる材料からなる第２の導電層を形成し、
前記第１の導電層及び前記第２の導電層をパターニングして第１のゲート電極及び第２のゲート電極を形成し、
前記第１のゲート電極及び前記第２のゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体膜を形成し、
前記第１の半導体膜に触媒元素を導入した後に加熱し、
前記第１の半導体膜上に第１の不純物元素を有する第２の半導体膜を形成した後、前記第１の半導体膜及び前記第２の半導体膜を加熱し、
前記第１の半導体膜及び前記第２の半導体膜をパターニングして、第１の島状の半導体領域及び第２の島状の半導体領域を形成し、
前記第１の島状の半導体領域をマスクで覆った後、前記第２の島状の半導体領域に第２の不純物元素を添加し、
前記マスクを除去し、
前記第１の島状の半導体領域のうち、前記第２の半導体膜をエッチングして第１のソース領域及び第１のドレイン領域を形成すると同時に、前記第２の島状の半導体領域のうち、前記第２の半導体膜をエッチングして第２のソース領域及び第２のドレイン領域を形成し、
前記第１のソース領域及び前記第１のドレイン領域上に接する第１のソース電極及び第１のドレイン電極を形成すると同時に、前記第２のソース領域及び前記第２のドレイン領域上に接する第２のソース電極及び第２のドレイン電極を形成することを特徴とする。

また、上記発明の構成において、前記加熱を、ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ（ＲＴＡ）により行うことを特徴とする。

また、上記発明の構成において、前記希ガス元素は、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅのいずれか一または複数であることを特徴とする。

また、上記発明の構成において、前記第１の不純物元素は、リン、窒素、ヒ素、アンチモン、ビスマスのいずれか一または複数であることを特徴とする。

また、上記発明の構成において、前記第２の不純物元素は、ボロンであることを特徴とする。

また、上記発明の構成において、前記触媒元素は、タングステン、モリブデン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム、コバルト、ニッケル、及び白金のいずれか一または複数であることを特徴とする。

また、上記発明の構成において、前記第１の導電層は、炭素と、クロム、タンタル、タングステン、モリブデン、チタン、シリコン、ニッケルのいずれか一又は複数を含有していることを特徴とする。

また、上記発明の構成において、前記炭素は、０．１〜１０原子％含まれていることを特徴とする。

また、上記発明の構成において、前記第２の導電層は、クロム、タンタル、タングステン、モリブデン、チタン、ニッケルまたはこれらの窒化物のいずれか一又は複数からなることを特徴とする。また、シリコンを用いることも可能である。

また、本明細書で開示する半導体装置の作製方法に関する別の発明の構成は、上記半導体装置を有する液晶テレビジョン、またはＥＬテレビジョンである。

また、本発明において、半導体装置としては、半導体素子で構成された集積回路、表示装置、無線タグ、ＩＣタグ等が挙げられる。表示装置としては、代表的には液晶表示装置、発光表示装置、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ；デジタルマイクロミラーデバイス）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ；プラズマディスプレイパネル）、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ；フィールドエミッションディスプレイ）、電気泳動表示装置（電子ペーパー）等の表示装置が挙げられる。

なお、本発明において、表示装置とは、表示素子を用いたデバイス、即ち画像表示デバイスを指す。また、表示パネルにコネクター、例えばフレキシブルプリント配線（ＦＰＣ：ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔ）もしくはＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）テープもしくはＴＣＰ（ＴａｐｅＣａｒｒｉｅｒＰａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）方式によりＩＣ（集積回路）やＣＰＵが直接実装されたモジュールも全て表示装置に含むものとする。

なお、本明細書において、「パターニング」とは、所望の形状にエッチングすることを指すものとする。

従来のアルミニウムを主成分とする膜（炭素などを含有する膜も含む。）の単層構造では、十分に耐熱性、ヒロック抑制の効果が得られなかったが、本発明を用いて、アルミニウムを主成分とする膜上にもう一層導電膜を形成することにより、当該課題を解決することができる。すなわち、低抵抗、高信頼性を有し、且つ低コストのゲート電極を用いて結晶性半導体膜を有する逆スタガ型ＴＦＴを形成することができ、大面積なデバイスにも対応することができる。

また、本発明により、少ないマスク数でＴＦＴを形成することができる。また、本発明で形成されるＴＦＴは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される逆スタガ型ＴＦＴと比較して移動度が高い。また、ソース領域及びドレイン領域には、アクセプター型元素又はドナー型元素に加え、触媒元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な半導体装置を作製することが可能である。代表的には、ＯＣＢモードのような応答速度が速く且つ高視野角な表示が可能な液晶表示装置を製造することが可能である。

また、非晶質半導体膜で形成されるＴＦＴと比較して、しきい値のずれが生じにくく、ＴＦＴ特性のバラツキを低減することが可能である。このため、非晶質半導体膜で形成されるＴＦＴをスイッチング素子として用いたＥＬ表示装置と比較して、表示ムラを低減することが可能であり、信頼性の高い半導体装置を作製することが可能である。

さらには、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このため、このようなＴＦＴを表示装置、例えば液晶表示装置のスイッチング素子として用いることにより、コントラストを向上させることが可能である。

さらには、第１の半導体膜上に第１の不純物元素を有する第２の半導体膜を形成した後に前記第１の半導体膜及び前記第２の半導体膜を加熱することにより、第１の半導体膜中に含まれる触媒元素を第２の半導体膜中に移動させる（ゲッタリングさせる）とともに、当該第２の半導体膜をソース領域、ドレイン領域として機能する膜としても用いている。このため、ソース領域、ドレイン領域として機能する膜を新たに設ける必要がない。すなわち、従来と比較して工程数を増やすことなく結晶性半導体膜を有する薄膜トランジスタを作製することができる。

さらには、上記の作製工程により形成された半導体装置を有する液晶テレビジョン並びにＥＬテレビジョンを、スループットや歩留まりを高く低コストに作製することができる。

以下、発明を実施するための最良の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。また、各図面において共通の部分は同じ符号を付して詳しい説明を省略する。

（実施形態１）
本実施形態においては、結晶性半導体膜を有する逆スタガ型ＴＦＴの作製工程について図１を用いながら説明する。

図１（Ａ）に示すように、基板１０１上に第１の導電膜１０２ａを形成し、その上に第２の導電膜１０２ｂを形成する。次に、第２の導電膜１０２ｂ上に第１の絶縁膜１０３及び第２の絶縁膜１０４を形成する。次に、第２の絶縁膜１０４上に第１の半導体膜１０５を形成し、第１の半導体膜１０５上に触媒元素を有する層１０６を形成する。

なお、基板側からの不純物などの拡散を防止するために、必要に応じて基板１０１と第１の導電膜１０２ａとの間に下地膜を形成してもよい。下地膜としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ（ｘ＞ｙ））、窒化酸化珪素（ＳｉＮｘＯｙ（ｘ＞ｙ））などを適宜用いることができる。

基板１０１としては、ガラス基板、石英基板、アルミナなどのセラミック等絶縁物質で形成される基板、シリコンウェハ、金属板等を用いることができる。また、本発明では、基板１０１として、３２０ｍｍ×４００ｍｍ、３７０ｍｍ×４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍのような大面積基板を用いることができる。

第１の導電膜１０２ａ及び第２の導電膜１０２ｂは、ゲート電極として機能する。第１の導電膜１０２ａ及び第２の導電膜１０２ｂの形成方法としては、第１の導電層、第２の導電層を順に成膜した後、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いて同時にパターニング（エッチング）すればよい。この場合、マスク処理が１回でよいので、工程数削減の点で見るとメリットがある。また、本実施の形態では、第１の導電膜１０２ａ及び第２の導電膜１０２ｂを同じテーパー角を持つように形成しているが、第１の導電膜１０２ａと第２の導電膜１０２ｂのテーパー角を変えてもよい。また、カバレッジ（段差被覆性）が問題にならないのであれば、テーパー状にしなくても良い。また、第２の導電膜１０２ｂを形成した後に、第１の導電膜１０２ａの側面を酸化してもよい。

また、ゲート電極の構造として、第１の導電膜１０２ａを覆うように第２の導電膜１０２ｂを形成する構造としてもよい。具体的には、第１の導電層を成膜した後にパターニングして、第１の導電膜１０２ａを形成する。このとき、カバレッジ（段差被覆性）を考慮してテーパーが付くように形成すると良い。次に、第１の導電膜１０２ａの表面を覆うように第２の導電層を成膜した後、パターニングして第２の導電膜１０２ｂを形成する。このとき、第１の導電膜１０２ａと同じテーパー角を有するように第２の導電膜１０２ｂを形成してもよいし、違うテーパー角を有するように形成してもよい。第１の導電膜１０２ａを覆うように第２の導電膜１０２ｂを形成する構造とすることにより、アルミニウムを主成分とする第１の導電膜１０２ａのヒロックを抑制する効果を顕著に得ることができる。

また、第１の導電膜１０２ａ及び第２の導電膜１０２ｂは、印刷法、電界メッキ法、ＰＶＤ法（ＰｈｙｓｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）、ＣＶＤ法（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）、蒸着法等の公知の手法により形成すればよい。

また、第１の導電膜１０２ａの材料としては、アルミニウムを主成分とし、炭素と、クロム、タンタル、タングステン、モリブデン、チタン、シリコン、ニッケルのいずれか一又は複数を含有するものを用いることができる。なお、炭素は、具体的には０．１〜１０原子％含まれていることが好ましい。第１の導電膜１０２ａとしてこのような材料からなる膜を用いることにより、アルミニウムの低抵抗性、低コストという利点を生かしつつ、且つ純粋のアルミニウムよりも高耐熱性という効果が得られる。

また、アルミニウムを主成分とする導電膜の問題点である、高温加熱によって生じるヒロックの発生を、以下に記載する第２の導電膜１０２ｂによって十分に抑制することができるのであれば、炭素のみ（０．１〜１０原子％含まれていることが好ましい。）を含有する、アルミニウムを主成分とする膜を、第１の導電膜１０２ａとして用いてもよい。

また、第２の導電膜１０２ｂとして求められる機能は、アルミニウムを含有している第１の導電膜１０２ａのヒロック抑制や、耐熱性をより高める機能が求められる。このような機能を有する材料としては、クロム、タンタル、タングステン、モリブデン、チタン、ニッケルまたはこれらの窒化物のいずれか一又は複数からなるものが挙げられる。また、シリコンを用いることも可能である。

また、アルミニウムを含有している第１の導電膜のヒロックを更に抑制するためには、第１の導電層を成膜し、パターニングして第１の導電膜１０２ａを形成した後に、第１の導電膜１０２ａを全面覆うように第２の導電膜１０２ｂを形成すれば良い。

また、工程数は増えるが、アルミニウムを主成分とする膜を、上下の導電膜で完全に覆うようにゲート電極を形成してもよい。具体的な形成方法の一例としては、公知の成膜法を用いて、キャップ膜として機能する第１の導電層、アルミニウムを主成分とする層を成膜した後に同時にパターニングする。次に、パターニングされた、第１の導電層及びアルミニウムを主成分とする層を覆うように、キャップ膜として機能する第２の導電層を成膜した後、所望の形状にエッチングする。このようにして形成された３層からなるゲート電極は、アルミニウムを主成分とする膜の上下がキャップ膜で覆われた構造であるため、ヒロックの発生を抑制する効果が十分に得られる。

第１の絶縁膜１０３及び第２の絶縁膜１０４は、ゲート絶縁膜として機能する。第１の絶縁膜１０３及び第２の絶縁膜１０４は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ（ｘ＞ｙ））、窒化酸化珪素（ＳｉＮｘＯｙ（ｘ＞ｙ））などを適宜用いることができる。なお、基板側から不純物などの拡散を防止するため、第１の絶縁膜１０３としては、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＮｘＯｙ（ｘ＞ｙ））などを用いて形成することが好ましい。また、第２の絶縁膜としては、後に形成される第１の半導体膜１０５との界面特性から、酸化珪素（ＳｉＯｘ）、酸化窒化珪素（ＳｉＯｘＮｙ（ｘ＞ｙ））を用いて形成することが望ましい。しかしながら、該工程に限定されず、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ（ｘ＞ｙ））、窒化酸化珪素（ＳｉＮｘＯｙ（ｘ＞ｙ））等のいずれかで形成される単層で形成してもよい。なお、上記第２の絶縁膜には、水素が含まれている。

第１の半導体膜１０５としては、非晶質半導体、非晶質状態と結晶状態とが混在したセミアモルファス半導体（ＳＡＳとも表記する）、非晶質半導体中に０．５ｎｍ〜２０ｎｍの結晶粒を観察することができる微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜で形成する。特に、０．５ｎｍ〜２０ｎｍの結晶を粒観察することができる微結晶状態はいわゆるマイクロクリスタル（μｃ）と呼ばれている。いずれも、シリコン、シリコンゲルマニウム等を主成分とする膜厚は、１０〜２００ｎｍ、好ましくは５０〜１００ｎｍの半導体膜を用いることができる。

なお、後の結晶化で良質な結晶構造を有する半導体膜を得るためには、第１の半導体膜１０５の膜中に含まれる酸素、窒素などの不純物濃度を５×１０^１８／ｃｍ^３（以下、濃度はすべて二次イオン質量分析法（ＳＩＭＳ）にて測定した原子濃度として示す。）以下に低減させておくと良い。これらの不純物は、触媒元素と反応しやすく、後の結晶化を妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。

触媒元素を有する層１０６の形成方法としては、ＰＶＤ法、ＣＶＤ法、蒸着法等により第１の半導体膜１０５表面に触媒元素又は触媒元素の珪化物の薄膜を形成する方法、第１の半導体膜１０５表面に触媒元素を含む溶液を塗布する方法などがある。触媒元素としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等の一つ又は複数を用いて形成することができる。また、イオンドープ法又はイオン注入法により、上記触媒元素を直接半導体膜中に添加しても良い。また、上記触媒元素で形成される電極を用いて、半導体膜表面をプラズマ処理してもよい。なお、触媒元素とは、ここでは半導体膜の結晶化を促進又は助長させる元素のことである。

次に、第１の半導体膜１０５を加熱して、図１（Ｂ）に示すように、第１の結晶性半導体膜１１１を形成する。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。結晶化の方法としては、脱水素化のための熱処理の後、電気炉による熱処理（ファーネスアニール法）が挙げられる。この際の加熱条件は、５５０℃〜６５０℃で４〜２４時間とすればよい。また、より好ましくは、加熱源としてガスやハロゲンランプ、電子ビームを用いた、ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ（ラピッド・サーマル・アニーリング、以下「ＲＴＡ」と示す。）法により結晶化を行うとよい。本実施形態では、このＲＴＡにより結晶化を行う。ＲＴＡによる加熱条件は、５００〜７００℃で３〜１０分とすればよい。

加熱手段としてレーザー光を用いずに半導体膜を結晶化することで、結晶性のばらつきを低減することが可能であり、後に形成されるＴＦＴのばらつきを抑制することが可能である。また、ＲＴＡは、ファーネスアニールに比べてごく短時間で加熱することができるという特徴がある。このため、本実施形態のように、第１の導電膜１０２ａ上に第２の導電膜１０２ｂを形成することに加え、ＲＴＡによって半導体膜の第１の結晶性半導体膜１１１を形成することにより、アルミニウムを主成分とする第１の導電膜１０２ａのヒロック発生を抑制するための相乗効果が得られる。

次に、ＴＦＴのチャネル領域となる領域にｐ型またはｎ型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行う。このチャネルドープ工程は、ＴＦＴしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ_２Ｈ_６）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。なお、質量分離を行うイオン注入法を用いてもよい。なお、チャネルドープ工程は、結晶化工程の前に行っても良い。

次に、第１の結晶性半導体膜１１１上に、１５族元素（以下、「ドナー型元素」と示す。）が含まれる第２の半導体膜１１２を形成する。珪化物の気体にリン、ヒ素のようなドナー型元素を有する気体を加えたプラズマＣＶＤ法で成膜してもよい。このような手法により第２の半導体膜を形成することで、第１の結晶性半導体膜と第２の半導体膜との界面が形成される。また、ドナー型元素が含まれる第２の半導体膜１１２としては、第１の半導体膜と同様の半導体膜を形成した後、ドナー型元素をイオンドープ法又はイオン注入法により添加して形成することができる。このときの、第２の半導体膜１１２では、リンの濃度が１×１０^１９〜３×１０^２１／ｃｍ^３であることが好ましい。

このときのドナー型元素が含まれる第２の半導体膜の不純物のプロファイルのモデル図（実際の測定結果を示す図ではない。）を図９に示す。図９（Ａ）は、第１の結晶性半導体膜１１１上に、プラズマＣＶＤ法によりドナー型元素が含まれる第２の半導体膜を形成した時のドナー型元素のプロファイル１４０ａを示す。膜の深さ方向に対して一定の濃度のドナー型元素が分布している。

一方、図９（Ｂ）は、第１の結晶性半導体膜１１１上に、非晶質半導体、ＳＡＳ、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にドナー型元素を添加して第２の半導体膜を形成した時のドナー型元素のプロファイル１４０ｂを示す。図９（Ｂ）に示すように、第２の半導体膜の表面付近は、ドナー型元素濃度が比較的が高い。ドナー型元素濃度が１×１０^１９／ｃｍ^３以上の領域をｎ＋領域１３４ａと示す。一方、第１の結晶性半導体膜１１１に近づくにつれ、ドナー型元素濃度が比較的濃度が減少している。ドナー型元素濃度が５×１０^１７〜１×１０^１９／ｃｍ^３の領域をｎ−領域１３４ｂと示す。ｎ＋領域１３４ａは後にソース領域及びドレイン領域として機能し、ｎ−領域１３４ｂはＬＤＤ領域として機能する。なお、ｎ＋領域とｎ−領域それぞれの界面は存在せず、相対的なドナー型元素の濃度の大小によって変化する。このようにイオンドープ法又はイオン注入法により形成されたドナー型元素が含まれる第２の半導体膜は、添加条件によって濃度プロファイルを制御することが可能であり、ｎ＋領域とｎ−領域の膜厚を適宜制御することが可能である。

次に、第１の結晶性半導体膜１１１及び第２の半導体膜１１２を加熱して、図１（Ｃ）の矢印で示すように、第１の結晶性半導体膜１１１に含まれる触媒元素を第２の半導体膜１１２に移動させて、触媒元素をゲッタリングする。この工程により、第１の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中のニッケル濃度が１×１０^１８／ｃｍ^３以下、望ましくは１×１０^１７／ｃｍ^３以下とすることができる。このような膜を、以後第２の結晶性半導体膜１２１と示す。また、ゲッタリング後の金属触媒が移動した第２の半導体膜１１２も同様に結晶化されているため、以後第３の結晶性半導体膜１２２と示す。なお、本実施形態においては、ゲッタリング工程と共に、第３の結晶性半導体膜１２２中のドナー型元素の活性化を行っている。

なお、本実施の形態では、ドナー型元素を含む第２の半導体膜１１２をゲッタリングサイトとして用いるとともに、後のソース領域、ドレイン領域として機能する膜としても用いている。このため、ソース領域、ドレイン領域として機能する膜を新たに設ける必要がない。すなわち、従来と比較して工程数を増やすことなく結晶性半導体膜を有する薄膜トランジスタを作製することができる。

次に、図１（Ｄ）に示すように、フォトリソグラフィ工程により形成されたマスクを用いて、第２の結晶性半導体膜１２１及び第３の結晶性半導体膜１２２をエッチングして、第１の半導体領域１３１及び第２の半導体領域１３２を形成する。なお、第２の結晶性半導体膜１２１及び第３の結晶性半導体膜１２２は、Ｃｌ_２、ＢＣｌ_３、ＳｉＣｌ_４もしくはＣＣｌ_４などを代表とする塩素系ガス、ＣＦ_４、ＳＦ_６、ＮＦ_３、ＣＨＦ_３などを代表とするフッ素系ガス、あるいはＯ_２を用いてエッチングすることができる。

なお、以下の実施形態及び実施例のフォトリソグラフィ工程において、レジストを塗布する前に、半導体膜１２２表面に、膜厚が数ｎｍ程度の絶縁膜を形成することが好ましい。この工程により半導体膜とレジストとが直接接触するのを回避することが可能となり、不純物が半導体膜中に侵入するのを防止できる。なお、絶縁膜の形成方法としては、オゾン水等の酸化力のある溶液を塗布する方法、酸素プラズマ、オゾンプラズマを照射する方法等が挙げられる。

次に、第３の導電層を成膜する。次に、第３の導電層上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて第３の導電層を所望の形状にエッチングして、第３の導電膜１３３を形成する。第３の導電膜１３３は、ソース電極及びドレイン電極として機能する。

なお、以下実施形態及び実施例の導電膜形成工程において、フォトリソグラフィ工程時に半導体膜表面に絶縁膜を形成した場合は、導電膜を成膜する前に該絶縁膜をエッチングすることが好ましい。

第３の導電膜の材料としては、Ａｌ、Ｔｉ、Ｍｏ、Ｗなどの金属又はその合金を用いることができる。また、これらの単層、又は多層構造として形成してもよい。代表的には、基板側からＴｉ、Ａｌ、Ｔｉを順次積層する構造としても良いし、Ｍｏ、Ａｌ、Ｍｏを順次積層する構造としても良い。

次に、図１（Ｅ）に示すように、第３の導電膜１３３をマスクとして、第２の半導体領域の露出部をエッチングして、ソース領域及びドレイン領域１４２を形成する。このとき、第１の半導体領域１３１の一部がオーバーエッチングされても良い。このときのオーバーエッチングされた第１の半導体領域を、以後第３の半導体領域１４１と示す。第３の半導体領域１４１はチャネル形成領域として機能する。

次に、第３の導電膜１３３及び第３の半導体領域１４１の表面上に、パッシベーション膜を成膜することが好ましい。パッシベーション膜は、プラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化窒化アルミニウム、または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素を含有する炭素、その他の絶縁性材料を用いて形成することができる。なお、パッシベーション膜は単層でも積層構造でもよい。ここでは、第３の半導体領域１４１の界面特性を考慮して、酸化珪素、又は酸化窒化珪素を第３の絶縁膜１４０として成膜することが好ましい。また、外部からの不純物が半導体素子内に侵入するのを防ぐため第４の絶縁膜１４４を窒化珪素、又は窒化酸化珪素で形成することが好ましい。

この後、第３の半導体領域１４１を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。なお、窒素雰囲気で加熱する場合は、第３の絶縁膜または第４の絶縁膜に水素を含む絶縁膜を形成することが好ましい。

以上の工程により、結晶性半導体膜を有する逆スタガ型ＴＦＴを形成することができる。本実施形態で形成されるＴＦＴは、低抵抗な金属膜であるゲート電極や配線を用いて結晶性半導体膜を有する逆スタガ型ＴＦＴを形成することができ、大面積なデバイスにも対応することができる。また、本実施形態で形成されるＴＦＴは、結晶性半導体膜で形成されるため非晶質半導体膜で形成されるＴＦＴと比較して移動度が高い。また、ソース領域及びドレイン領域には、ドナー型元素に加え、触媒元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な半導体装置を作製することが可能である。代表的には、ＯＣＢモードのような応答速度が速く且つ高視野角な表示が可能な液晶表示装置を製造することが可能である。

更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このため、このようなＴＦＴを表示装置、例えば液晶表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。

（実施形態２）
本実施形態では、ドナー型元素を有する半導体膜の代わりに、希ガス元素を有する半導体膜を用いて触媒元素をゲッタリングしてＴＦＴを形成する工程について、図２を用いて説明する。

図２（Ａ）及び図２（Ｂ）に示すように、実施形態１と同様の工程により第１の結晶性半導体膜１１１を形成する。なお、この後チャネルドープ工程を行っても良い。次いで、第１の結晶性半導体膜表面に膜厚１〜５ｎｍの酸化膜を形成してもよい。ここでは、結晶性半導体膜の表面にオゾン水を塗布して酸化膜を形成する。

次に、第１の結晶性半導体膜１１１上にＰＶＤ法、ＣＶＤ法等の公知の手法により希ガス元素を有する第２の半導体膜２１２を形成する。第２の半導体膜２１２としては、非晶質半導体膜であることが好ましい。

次に、第１の結晶性半導体膜１１１及び第２の半導体膜２１２を実施形態１と同様の手法により加熱して、図２（Ｃ）の矢印で示すように、第１の結晶性半導体膜１１１に含まれる触媒元素を第２の半導体膜２１２に移動させて、触媒元素をゲッタリングする。この工程により、実施形態１と同様に第１の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中の触媒元素濃度が１×１０^１８／ｃｍ^３以下、望ましくは１×１０^１７／ｃｍ^３以下とすることができる。このような膜を第２の結晶性半導体膜２２１と示す。また、ゲッタリング後の金属触媒が移動した第２の半導体膜も同様に結晶化されているため、第３の結晶性半導体膜２２２と示す。

次に、図２（Ｄ）に示すように、第３の結晶性半導体膜２２２を除去した後、導電性を有する第２の半導体膜２２３を成膜する。ここで、第２の半導体膜としては、珪化物の気体にボロン、リン、ヒ素のような１３属又は１５属の元素を有する気体を加えたプラズマＣＶＤ法で成膜する。なお、第２の半導体膜は、非晶質半導体、ＳＡＳ、結晶性半導体、微結晶半導体（μｃ）から選ばれたいずれかの状態を有する膜で形成すればよい。なお、第２の半導体膜が導電性を有する非晶質半導体膜、ＳＡＳ、又は微結晶半導体（μｃ）のいずれかである場合は、この後、不純物を活性化する加熱処理を行う。一方、第２の半導体膜が導電性を有する結晶性半導体である場合、加熱処理は行わなくとも良い。ここでは、プラズマＣＶＤ法により、膜厚１００ｎｍのリンが含まれる非晶質珪素膜を成膜した後、５５０度２時間で加熱して、不純物を活性化する。

次に、図２（Ｅ）に示すように、実施形態１と同様の工程により第１の半導体領域２３２、第２の半導体領域２３１を形成する。

次に、図２（Ｆ）に示すように、ソース電極及びドレイン電極１３３を形成する。次に、実施形態１と同様の工程により、第１の半導体領域をエッチングしてソース領域及びドレイン領域２４２、及びチャネル形成領域として機能する第３の半導体領域２４１を形成することができる。

この後、実施形態１と同様の工程により、逆スタガ型ＴＦＴを形成することができる。本実施形態で形成されるＴＦＴを用いることにより実施形態１と同様の効果を得ることができる。

（実施形態３）
本実施形態では、ｎチャネルＴＦＴとｐチャネルＴＦＴとを同一基板に形成する工程を図３を用いて形成する。

図３（Ａ）に示すように、実施形態１と同様に基板１０１上にゲート電極３０１（第１の導電膜３０１ａと第２の導電膜３０１ｂとからなる。）、ゲート電極３０２（第１の導電膜３０２ａと第２の導電膜３０２ｂとからなる。）を形成し、ゲート電極３０１、ゲート電極３０２上に第１の絶縁膜１０３及び第２の絶縁膜１０４を形成する。次に、実施形態１と同様の工程により、第１の結晶性半導体膜、及びその上にドナー型元素が含まれる第２の半導体膜を形成する。次に、フォトリソグラフィ工程により形成されたマスクを用いて、第１の結晶性半導体膜を所望の形状にエッチングして、第１の半導体領域を形成し、第２の半導体膜を所望の形状にエッチングして、第２の半導体領域を形成する。

次に、第１の半導体領域及び第２の半導体領域を加熱して、図３（Ａ）の矢印で示すように、第１の半導体領域に含まれる触媒元素を第２の半導体領域に移動させて、触媒元素をゲッタリングする。ここでは、金属元素濃度が低減された第１の半導体領域を第３の半導体領域３１１、３１２と示し、ゲッタリング後の触媒元素が移動した第２の半導体領域を第４の半導体領域３１３、３１４と示す。なお、第３の半導体領域及び第４の半導体領域は、それぞれゲッタリング工程の加熱により結晶化されている。

本実施形態では、各半導体領域を形成した後ゲッタリング工程を行ったが、実施形態１のように、各半導体膜のゲッタリング工程を行った後、半導体膜を所望の形状にエッチングして、各半導体領域を形成しても良い。

次に、第３の半導体領域３１１、３１２及び第４の半導体領域３１３、３１４表面に酸化膜を形成した後、フォトリソグラフィ工程により、図３（Ｂ）に示すように、マスク３２１、３２２を形成する。マスク３２１は、後にｎチャネル型ＴＦＴとなる第３の半導体領域３１１、第４の半導体領域３１３の全部を覆っている。一方、マスク３２２は、後にｐチャネル型ＴＦＴとなる第４の半導体領域３１４の一部を覆っている。このとき、第１のマスク３２２は、後に形成されるｐチャネル型ＴＦＴのチャネル長よりも狭いことが好ましい。

次に、第４の半導体領域３１４の露出部に、１３族元素（以下、「アクセプター型元素」と示す。）を添加し、ｐ型不純物領域３２４を形成する。このときマスク３２２に覆われる領域は、ｎ型不純物領域３２５として残存する。ドナー型元素を有する第４の半導体領域３１４の２〜１０倍の濃度となるように第４の半導体領域３１４の露出部に対してアクセプター型元素を添加することにより、ｐ型不純物領域を形成することができる。

図１０に、ｐ型不純物領域の不純物元素のプロファイルのモデル図（実際の測定結果を示す図ではない。）を示す。図１０（Ａ）は、ＣＶＤ法により、ドナー型元素を含む第２の半導体膜を形成し、ゲッタリング工程を行った後、アクセプター型元素（本実施の形態では、ボロンを用いている。）を添加したときのｐ型不純物領域６０１の各元素のプロファイルを示す。ドナー型元素のプロファイル１４０ａは、図９（Ａ）と同様に領域の深さ方向に対して一定の濃度を示す。また、アクセプター型元素のプロファイル６０３は、ｐ型不純物領域６０１表面付近では濃度が高く、第４の半導体領域３１２に近づくにつれ、濃度が減少している。なお、ｎ^＋領域に含まれるドナー型元素の２〜１０倍の濃度のアクセプター型元素を有する領域をｐ^＋領域６０２ａと示し、ｎ⁻領域のドナー型元素の２〜１０倍の濃度のアクセプター型元素を有する領域をｐ⁻領域６０２ｂと示す。

図１０（Ｂ）は、非晶質半導体、ＳＡＳ、微結晶半導体、及び結晶性半導体から選ばれたいずれか一の状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にドナー型元素を添加して、第２の半導体膜を形成し、ゲッタリング工程を行った後、アクセプター型元素を添加したときのｐ型不純物領域６１１における各元素のプロファイルを示す。ドナー型元素のプロファイル１４０ｂは図９（Ｂ）のドナー型元素のプロファイル１４０ｂと同様である。また、アクセプター型元素のプロファイル６１３は、図１０（Ａ）のアクセプター型元素のプロファイル６０３と同様の傾向を示し、ｐ型不純物領域６１１表面付近では濃度が高く、第４の半導体領域３１２に近づくにつれ、濃度が減少している。なお、ｎ^＋領域に含まれるドナー型元素の２〜１０倍の濃度のアクセプター型元素を有する領域をｐ^＋領域６１２ａと示し、ｎ⁻領域のドナー型元素の２〜１０倍の濃度のアクセプター型元素を有する領域をｐ⁻領域６１２ｂと示す。

ドナー型元素が含まれる第２の半導体膜は、希ガス元素（代表的には、アルゴン）が添加されることにより、結晶格子の歪が形成され、後に行われるゲッタリング工程で、触媒元素を更にゲッタリングすることが可能である。

次に、第１のマスク３２１、３２２を除去した後、第３の半導体領域３１３及び１アクセプター元素が添加された第１の半導体領域３１４を加熱して、不純物元素を活性化する。加熱の方法としては、加熱源としてガスやハロゲンランプ、電子ビームを用いた、ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ（ＲＴＡ）、ファーネスアニール等を適宜用いることができる。ここでは、ＲＴＡを用い、６７５℃で３分加熱する。

次に、図３（Ｃ）に示すように、実施形態１と同様に、第３の導電膜３３１、３３２を形成する。次に、第３の導電膜３３１、３３２をマスクとして、ソース領域及びドレイン領域３４３、３４４を形成する。次に、第３の導電膜３３１、３３２及び第５の半導体領域３４１、３４２表面上に、パッシベーション膜１４０、１４４を成膜することが好ましい。

以上の工程により、同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができる。本実施形態で形成されるＴＦＴを用いることにより実施形態１と同様の効果を得ることができる。また、単チャネルＴＦＴで形成される駆動回路と比較して、低電圧駆動が可能なＣＭＯＳを形成することが可能である。更には、ドナー型元素（例えば、リン）と比較してアクセプター型元素（例えば、ボロン）は原子半径が小さいため、比較的低い加速電圧及び濃度で、半導体膜中にアクセプター型元素を添加することが可能である。

（実施形態４）
本実施形態では、実施形態３と異なるゲッタリング工程により形成された結晶性半導体膜を有するｎチャネル型ＴＦＴ及びｐチャネル型の作製工程について、図４を用いて説明する。

実施形態１に従って、基板１０１上にゲート電極３０１（第１の導電膜３０１ａと第２の導電膜３０１ｂとからなる。）、ゲート電極３０２（第１の導電膜３０２ａと第２の導電膜３０２ｂとからなる。）を形成する。次に、実施形態１に従って、図１（Ｂ）に示すような、触媒元素を有する第１の結晶性半導体膜を形成した後、第１の結晶性半導体膜表面に数ｎｍの絶縁膜を形成する。次に、フォトリソグラフィ工程により第１のマスクを形成し、第１の結晶性半導体膜を所望の形状にエッチングして、第１の半導体領域４０１、４０２を形成する。

次に、図４（Ｂ）に示すように、第１の半導体領域４０１、４０２上に、フォトリソグラフィ工程により第２のマスク４０３、４０４を形成した後、第１の半導体領域の露出部にドナー型元素を添加する。このとき、ドナー型元素が添加された領域をｎ型不純物領域４０６、４０７と示す。ここでは、イオンドーピング法によりリンを添加する。なお、第２のマスクに覆われた第１の半導体領域には、リンは添加されないが触媒元素は含まれている。

次に、第１の半導体領域を加熱して、図４（Ｃ）の矢印で示すように、第１の半導体領域に含まれる触媒元素を、ｎ型不純物領域４０６、４０７に移動させて、触媒元素をゲッタリングする。ここでは、ゲッタリング後の金属触媒が移動した第１の半導体領域をソース領域及びドレイン領域４１３、４１４と示し、金属元素濃度が低減された第１の半導体領域をチャネル形成領域４１１と示す。なお、第３の半導体領域及び第４の半導体領域は、それぞれゲッタリング工程の加熱により結晶性化されており、また、ｎ型不純物領域４０６、４０７中に含まれるドナー型元素は活性化されている。

次に、フォトリソグラフィ工程により、図４（Ｄ）に示すように、第３のマスク４２１、４２２を形成する。第３のマスク４２１は、後にｎチャネル型ＴＦＴとなるチャネル形成領域４１１及びｎ型不純物領域４１３の全部を覆っている。一方、第３のマスク４２２は、後にｐチャネル型ＴＦＴとなるチャネル形成領域４１２の一部又は全部を覆っている。このとき、第３のマスク４２２は、後に形成されるｐチャネル型ＴＦＴのチャネル長よりも狭いことが好ましい。

次に、ｎ型不純物領域４１４及びチャネル形成領域４１２の露出部に、アクセプター元素を添加し、ｐ型不純物領域４２４を形成する。このとき、ｎ型不純物領域４１４の２〜１０倍の濃度となるようにアクセプター型元素を添加することにより、ｐ型不純物領域を形成することができる。

次に、第３のマスク４２１、４２２を除去した後、ｎ型不純物領域４１４及びｐ型不純物領域４２４を加熱して、不純物元素を活性化する。加熱の方法としては、加熱源としてガスやハロゲンランプ、電子ビームを用いた、ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ（ＲＴＡ）、ファーネスアニール等を適宜用いることができる。ここでは、ＲＴＡを用い、６７５℃で３分加熱する。

次に、図４（Ｄ）に示すように、実施形態１と同様に、第３の導電膜３３１、３３２を形成する。この後、チャネル形成領域４１１、４１２の一部をエッチングしてもよい。次に、第３の導電膜３３１、３３２及びチャネル形成領域４１１、４１２の表面上に、パッシベーション膜１４０、１４４を成膜することが好ましい。

以上の工程により、同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができる。本実施形態で形成されるＴＦＴを用いることにより実施形態１と同様の効果を得ることができる。更には、実施形態３と比較して、成膜工程が削減できるため、スループットを向上させることが可能である。

（実施形態５）
本実施形態においては、実施形態２を用いてゲッタリング工程を行った結晶性半導体膜を用いてｎチャネルＴＦＴとｐチャネルＴＦＴとを同一基板に形成する工程を図５を用いて形成する。

実施形態１の工程にしたがって、基板１０１上にゲート電極３０１（第１の導電膜３０１ａと第２の導電膜３０１ｂとからなる。）、３０２（第１の導電膜３０２ａと第２の導電膜３０２ｂとからなる。）を形成する。次に、実施形態２の工程にしたがって第１の結晶性半導体膜と、希ガス元素を有する第２の半導体膜を形成する。次に、第１の結晶性半導体膜及び第２の半導体膜を実施形態１と同様の手法により加熱して、図５（Ａ）の矢印で示すように、第１の結晶性半導体膜に含まれる触媒元素を第２の半導体膜に移動させて、触媒元素をゲッタリングする。触媒元素がゲッタリングされた第１の結晶性半導体膜を第２の結晶性半導体膜５０１と示す。また、ゲッタリング後の金属触媒が移動した第２の半導体膜も同様に結晶化されているため、第３の結晶性半導体膜５０２と示す。

次に、図５（Ｂ）に示すように、第３の結晶性半導体膜５０２をエッチングした後、第２の結晶性半導体膜５０１表面に数ｎｍの絶縁膜を成膜する。次に、フォトリソグラフィ工程により、第１のマスクを形成して第２の結晶性半導体膜をエッチングして第１の半導体領域５１１、５１２を形成する。次に、フォトリソグラフィ工程により第２のマスク５１３、５１４を形成する。第２のマスク５１３は、後にｎチャネル型ＴＦＴのチャネル形成領域となる部分を覆っている。一方、第２のマスク５１４は、後にｐチャネル型ＴＦＴとなる第１の半導体領域５１２の全部を覆っている。次に、第１の半導体領域５１１の露出部にドナー型元素を添加する。このとき、ドナー型元素が添加された領域をｎ型不純物領域５１６と示す。また、第２のマスク５１３に覆われた領域はチャネル形成領域５１７として機能する。

次に、第２のマスク５１３、５１４をエッチングした後、新たに第３のマスク５２１、５２２を形成する。第３のマスク５２１は、後にｎチャネル型ＴＦＴとなるチャネル形成領域４１１及びｎ型不純物領域４１３の全部を覆っている。一方、第３のマスク４２２は、後にｐチャネル型ＴＦＴのチャネル形成領域となる領域を覆う。

次に、半導体領域５１２の露出部に、アクセプター元素を添加し、ｐ型不純物領域５２４を形成する。また、第３のマスク５２２に覆われた領域はチャネル形成領域５２５として機能する。つぎに、第３のマスク５２１、５２２を除去した後、ｎ型不純物領域５１６及びｐ型不純物領域５２４を加熱して、不純物元素を活性化する。加熱の方法としては、加熱源としてガスやハロゲンランプ、電子ビームを用いた、ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ（ＲＴＡ）、ファーネスアニール等を適宜用いることができる。

次に、図５（Ｄ）に示すように、実施形態１と同様に、第３の導電膜３３１、３３２を形成する。この後、チャネル形成領域５１７、５２５の一部をエッチングしてもよい。次に、第３の導電膜３３１、３３２及びチャネル形成領域５１７、５２５の表面上に、パッシベーション膜１４０、１４４を成膜することが好ましい。

以上の工程により、同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができる。本実施形態で形成されるＴＦＴを用いることにより実施形態１と同様の効果を得ることができる。

（実施形態６）
本実施形態では実施形態３の変形例を用いて、ｎチャネルＴＦＴとｐチャネルＴＦＴとを同一基板に形成する工程を、図６を用いて形成する。

実施形態３にしたがって、図６（Ａ）に示すように、触媒元素及びドナー型元素を有する第３の半導体領域３１３、３１４及び第４の半導体領域３１１、３１２を形成する。次に、図６（Ｂ）に示すように、第１のマスク３２１を形成した後、第３の半導体領域３１４にアクセプター型元素を添加してｐ型不純物領域６０１を形成する。このとき、ｎ型不純物領域３１４の２〜１０倍の濃度となるようにアクセプター型元素を添加することにより、ｐ型不純物領域を形成することができる。また、アクセプター型元素としてボロンを用いた場合、分子半径が小さいため、第３の半導体領域３１３、３１４より深いところまで添加される。このため、添加条件によっては、第４の半導体領域３１１、３１２の上部にボロンが添加される。この後、第３の半導体領域３１３及びｐ型不純物領域６０１を加熱して、アクセプター型元素及びドナー型元素を活性化する。

次に、実施形態３にしたがって第３の導電膜３３１、３３２を形成する。次に、第３の導電膜３３１、３３２をマスクとして、第３の半導体領域３１３及びｐ型不純物領域６０１の露出部をエッチングして、図６（Ｄ）に示すようなソース領域及びドレイン領域３４３、６２２、及びチャネル形成領域として機能する第５の半導体領域３４１、６１１を形成することができる。この後、第３の導電膜３３１、３３２及びチャネル形成領域３４１、６１１の表面上に、パッシベーション膜１４０、１４４を成膜することが好ましい。

（実施形態７）
本実施形態では、上記実施形態において、ゲート電極とソース電極及びドレイン電極との端部の位置関係、即ちゲート電極の幅とチャネル長の大きさの関係について、図７及び図８を用いて説明する。

図７（Ａ）は、ゲート電極１０２上をソース電極及びドレイン電極の端部がｚ１だけ重なっている。ここでは、ゲート電極１０２と、ソース電極及びドレイン電極とが重なっている領域をオーバーラップ領域と呼ぶ。即ち、ゲート電極の幅ｙ１がチャネル長ｘ１よりも大きい。オーバーラップ領域の幅ｚ１は、（ｙ１−ｘ１）／２で表される。このようなオーバーラップ領域を有するｎチャネルＴＦＴは、ソース電極及びドレイン電極と、半導体領域との間に、図９（Ｂ）で示すようなｎ^＋領域１３４ａとｎ⁻領域１３４ｂとを有することが好ましい。この構造により、電界の緩和効果が大きくなり、ホットキャリア耐性を高めることが可能となる。

図７（Ｂ）は、ゲート電極１０２の端部と、ソース電極及びドレイン電極の端部が一致している。即ち、ゲート電極の幅ｙ２とチャネル長ｘ２とが等しい。

図７（Ｃ）は、ゲート電極１０２とソース電極及びドレイン電極の端部とがｚ３だけ離れている。ここでは、ここでは、ゲート電極１０２と、ソース電極及びドレイン電極とが離れている領域をオフセット領域と呼ぶ。即ち、ゲート電極の幅ｙ３がチャネル長ｘ３よりも小さい。オフセット領域の幅ｚ３は、（ｘ３−ｙ３）／２で表される。このような構造のＴＦＴは、オフ電流を低減することができるため、該ＴＦＴを表示装置のスイッチング素子として用いた場合、コントラストを向上させることができる。

図８（Ａ）は、ゲート電極の幅ｙ４は、チャネル長ｘ４よりも大きい。また、ゲート電極１０２の第１の端部とソース電極又はドレイン電極の一方の端部とが一致し、ゲート電極１０２の第２の端部とソース電極又はドレイン電極の他方の端部とがｚ４だけ重なっている。オーバーラップ領域の幅ｚ４は、（ｙ４−ｘ４）で表される。

図８（Ｂ）は、ゲート電極の幅ｙ５は、チャネル長ｘ５よりも小さい。また、ゲート電極１０２の第１の端部とソース電極又はドレイン電極の一方の端部とが一致し、ゲート電極１０２の第２の端部とソース電極又はドレイン電極の他方の端部とがｚ５だけ離れている。オフセット領域の幅ｚ５は、（ｘ５−ｙ５）で表される。ゲート電極１０２の第１の端部と端部が一致する電極をソース電極とし、オフセット領域を有する電極をドレイン電極とすることで、ドレイン電極付近での電界緩和が可能となる。

図８（Ｃ）は、ゲート電極１０２の第１の端部とソース電極又はドレイン電極の一方の端部とがｚ６だけ重なり、ゲート電極１０２の第２の端部とソース電極又はドレイン電極の他方の端部とがｚ７だけ離れている。ゲート電極１０２オーバーラップ領域を有する電極をソース電極とし、オフセット領域を有する電極をドレイン電極とすることで、ドレイン電極付近での電界緩和が可能となる。

さらには、半導体領域が複数のゲート電極を覆う、いわゆるマルチゲート構造のＴＦＴとしても良い。マルチゲート構造のＴＦＴも、オフ電流を低減することができる。

（実施形態８）
上記実施形態１乃至３、及び６において、ドナー型元素が含まれる半導体膜を、図２５に示すように、低濃度のドナー型元素が含まれる半導体膜１４５、及び高濃度のドナー型元素が含まれる半導体膜１４２の２層構造としても良い。このような積層構造にすることにより、図２５に示すように、ＬＤＤ領域１４５を有するＴＦＴを形成することが可能となる。この結果、電界の緩和効果が大きくなり、ホットキャリア耐性を高めたＴＦＴを形成することが可能となる。

（実施形態９）
上記実施形態において、チャネル形成領域表面に対して垂直な端部を有するソース電極及びドレイン電極を示したが、この構造に限定されない。図２６（Ａ）に示すように、チャネル形成領域表面に対して９０度より大きく、１８０度未満、好ましくは９５〜１３５度を有する端部であってもよい。また、ソース電極とチャネル形成領域表面との角度をθ１、ドレイン電極とチャネル形成領域表面との角度をθ２とすると、θ１とθ２が等しくてもよい。また、異なっていてもよい。このような形状のソース電極及びドレイン電極は、ドライエッチング法により形成することが可能である。

一方、図２６（Ｂ）に示すように、チャネル形成領域表面に対して０度より大きく、９０度未満、好ましくは４５〜８５度を有する端部であってもよい。また、ソース電極とチャネル形成領域表面との角度をθ３、ドレイン電極とチャネル形成領域表面との角度をθ４とすると、θ３とθ４が等しくてもよい。また、異なっていてもよい。このような形状のソース電極及びドレイン電極は、ウエットエッチング法により形成することが可能である。

（実施形態１０）
本実施形態では、上記実施形態に適応可能な半導体膜の結晶化工程を図２２及び図２３を用いて説明する。図２２（Ａ）に示すように半導体膜１０６上に絶縁膜で形成されるマスク２７０１を形成し、選択的に触媒元素層２７０５を形成して、半導体膜の結晶化を行っても良い。半導体膜を加熱すると、図２２（Ｂ）の矢印で示すように、触媒元素層と半導体膜との接触部分から、基板の表面に平行な方向へ結晶成長が発生する。なお、触媒元素層２７０５から、かなり離れた部分では結晶化は行われず、非晶質部分が残存する。

また、図２３（Ａ）に示すように、マスクを用いず、液滴吐出法により選択的に触媒元素層２８０５を形成して、上記結晶化を行ってもよい。図２３（Ｂ）は、図２３（Ａ）の上面図である。また、図２３（Ｄ）は、図２３（Ｃ）の上面図である。半導体膜の結晶化を行うと図２３（Ｃ）及び図２３（Ｄ）に示すように、触媒元素層と半導体膜との接触部分から、基板の表面に平行な方向へ結晶成長が発生する。ここでも、触媒元素層２７０５から、かなり離れた部分では結晶化は行われず、非晶質部分２８０７が残存する。

このように、基板に平行な方向への結晶成長を横成長またはラテラル成長と称する。横成長により大粒径の結晶粒を形成することができるため、より高い移動度を有するＴＦＴを形成することができる。

本実施例では、アクティブマトリクス基板及びそれを有する表示装置の作製方法について図１１〜図１４、及び図１６を用いて説明する。本実施例では、表示装置として液晶表示装置を用いて説明する。図１４及び図１６は、アクティブマトリクス基板における平面図であり、駆動回路部Ａ−Ａ’、及び画素部Ｂ−Ｂ’に対応する縦断面構造を図１１〜１３に模式的に示す。

まず、基板８００上に膜厚５０〜１００ｎｍの、アルミニウムを主成分とする第１の導電層を成膜する。ここでは、基板８００にガラス基板を用い、その表面上に第１の導電層として、アルミニウムを主成分とし、炭素とチタンを含む膜をスパッタリング法により膜厚５０ｎｍになるように成膜する。

次に、第１の導電層上に膜厚５０〜１００ｎｍの第２の導電層を成膜する。ここでは、第２の導電層として、膜厚５０ｎｍの窒化チタン膜をスパッタリング法により成膜する。

次に、図１１（Ａ）に示すように、第１のフォトマスクを用いて、第１の導電層及び第２の導電層をエッチングしてゲート電極８０１〜８０３（各々、第１の導電膜８０１ａ〜８０３ａと第２の導電膜８０１ｂ〜８０３ｂとからなる。）を形成する。ここでは、ドライエッチング法により第１の導電層及び第２の導電層をエッチングする。なお、第２の導電膜８０１ｂ〜８０３ｂは、アルミニウムを主成分とする第１の導電膜８０１ａ〜８０３ａのヒロックの発生を抑制する保護膜（キャップ膜）として機能する。

次に、基板８００及びゲート電極８０１〜８０３の表面上に、第１の絶縁膜８０５及び第２の絶縁膜８０６を形成する。ここでは、第１の絶縁膜８０５として、膜厚５０ｎｍの窒化珪素膜を、第２の絶縁膜８０６として、膜厚１００ｎｍの酸化窒化珪素膜（ＳｉＯｘＮｙ（ｘ＞ｙ））を、ＣＶＤ法により積層させて形成する。なお、第１の絶縁膜８０５及び第２の絶縁膜８０６は、ゲート絶縁膜として機能する。また、このとき、第１の絶縁膜８０５及び第２の絶縁膜８０６は、大気に解放せず原料ガスの切り替えのみで連続成膜することが好ましい。

次に、第１の絶縁膜上に、膜厚１０〜１００ｎｍの非晶質半導体膜８０７を形成する。ここでは、膜厚１００ｎｍのアモルファスシリコン膜をＣＶＤ法により成膜する。次に、非晶質半導体膜８０７の表面上に、触媒元素を含む溶液８０８を塗布する。ここでは、１００ｐｐｍのニッケル触媒を含む溶液をスピンコーティング法により塗布する。次に、非晶質半導体膜８０７を加熱して、図１１（Ｂ）に示すように結晶性半導体膜８１１を形成する。なお、結晶性半導体膜８１１には触媒元素が含まれる。本実施例では、ＲＴＡを用い、６５０℃で６分加熱してニッケルを含む結晶性シリコン膜を形成する。次に、後のＴＦＴのチャネル領域となる領域にｐ型またはｎ型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行う。

次に、触媒元素を含む結晶性半導体膜８１１の表面上に、膜厚１００ｎｍのドナー型元素を含む半導体膜８１２を成膜する。ここでは、シランガスと、０．５ｖｏｌ％フォスフィンガス（流量比：シラン／フォスフィン＝１０／１７）とを用いて、リンを有するアモルファスシリコン膜を成膜する。

次に、結晶性半導体膜８１１及びドナー型元素を含む半導体膜８１２を加熱して、触媒元素をゲッタリングするとともに、ドナー型元素を活性化する。本実施例では、ＲＴＡを用い、６５０℃で６分加熱して、触媒元素を含む結晶性半導体膜８１１中の触媒元素を、ドナー型元素を含む半導体膜８１２へ移動させる。このようにして形成された、触媒元素の濃度が低減された結晶性半導体膜を図１１（Ｃ）の８１３で示す。また、触媒元素が移動した、ドナー型元素を含む半導体膜も加熱により結晶性半導体膜となる。即ち、触媒元素及びドナー型元素を含む結晶性半導体膜８１４となる。本実施例では、ニッケル及びリンを含む結晶性シリコン膜となる。

次に、結晶性半導体膜８１３、並びに触媒元素及びドナー型元素を含む結晶性半導体膜８１４を、第２のフォトマスクを用いて所望の形状にエッチングする。エッチングされた結晶性半導体膜８１３を第１の半導体領域８２１〜８２３、エッチングされた触媒元素及びドナー型元素を含む結晶性半導体膜を第２の半導体領域８２４〜８２６と以下示す。

次に、駆動回路において、一部のＴＦＴのゲート電極とソース電極又はドレイン電極とを接続させるために、第３のフォトマスクを用いて第１の絶縁膜８０５、第２の絶縁膜８０６の一部をエッチングして、図１６に示すようなコンタクトホール８５０を形成する。

次に、図１２（Ｂ）に示すように、基板上に形成された第２の絶縁膜８０６上に画素電極として機能する第３の導電層を成膜する。第３の導電層の材料としては、透光性を有する導電膜、又は反射性を有する導電膜が挙げられる。透光性を有する導電膜の材料としては、インジウムスズ酸化物（ＩＴＯ）、酸化亜鉛、酸化インジウム酸化亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）、酸化珪素を含むインジウムスズ酸化物（ＩＴＳＯ）等が挙げられる。また、反射性を有する導電膜の材料としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、タンタル（Ｔａ）などの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料、若しくは該金属の窒化物である窒化チタン、窒化タンタル、若しくは１〜２０原子％のニッケルを含むアルミニウムなどが挙げられる。次に、第３の導電層を所望の形状にエッチングして、第３の導電膜８５１を形成する。第３の導電膜８５１の形成方法としては、スパッタリング法、蒸着法、ＣＶＤ法、塗布法等を適宜用いる。本実施例では、膜厚１１０ｎｍの酸化珪素を含むインジウムスズ酸化物（ＩＴＳＯ）を成膜し、所望の形状にエッチングして第３の導電膜８５１を形成する。

次に、第１の半導体領域８２１〜８２３、第２の半導体領域８２４〜８２６、第２の絶縁膜８０６、及び第３の導電膜８５１に接するように、膜厚１００〜３００ｎｍの第４の導電層を成膜する。ここでは、膜厚２００ｎｍのモリブデン膜をスパッタリング法により成膜する。次に、第４のフォトマスクを用いて、第４の導電層を所望の形状にエッチングして、第４の導電膜８３０〜８３５を形成する。本実施例では、リン酸、酢酸、及び硝酸（混酸）を含む溶液を用いてウエットエッチング法によりモリブデン膜をエッチングし、第４の導電膜８３０〜８３５を形成する。なお、第４の導電膜８３０〜８３５はソース電極及びドレイン電極として機能する。

次に、第４の導電膜８３０〜８３５をマスクとして第２の半導体領域８２４〜８２６をエッチングしてソース領域及びドレイン領域８３６〜８３９を形成する。このとき、第１の半導体領域８２１〜８２３の一部もエッチングされる。エッチングされた第１の半導体領域（第３の半導体領域）８４０〜８４２は、チャネル形成領域として機能する。

次に、図１２（Ｃ）に示すように、第２の絶縁膜８０６、第４の導電膜８３０〜８３５、及び第３の半導体領域８４０〜８４２の表面に接して第３の絶縁膜８５２及び第４の絶縁膜８５３を形成する。本実施例では、第３の絶縁膜８５２として、水素を含む膜厚１５０ｎｍの酸化窒化珪素膜をＣＶＤ法により形成する。また、第４の絶縁膜として、膜厚２００ｎｍの窒化珪素膜をＣＶＤ法により成膜する。なお、窒化珪素膜は、外部からの不純物をブロッキングする保護膜として機能する。

次に、図示しないが接続端子部の配線上に形成された窒化珪素膜及び酸化窒化珪素膜をエッチングして、外部端子と接続するよう配線表面を露出する。

次に、第３の半導体領域８４０〜８４２を加熱して水素化する。ここでは、窒素雰囲気で４１０℃１時間の加熱を行うことで、第３の絶縁膜８５２に含まれる水素が第３の半導体領域８４０〜８４２に添加され、水素化される。

なお、図１２（Ｃ）の画素部の縦断面構造Ｂ−Ｂ’の平面構造を図１４に示すので同時に参照する。

以上の工程により、ｎチャネル型ＴＦＴ８６１、８６２で形成される駆動回路と、ダブルゲート８０３を有するｎチャネルＴＦＴ８６３を有する画素部とで構成される、液晶表示装置のアクティブマトリクス基板を形成することができる。本実施例では、ｎチャネルＴＦＴで駆動回路が形成されているため、ｐチャネルＴＦＴを形成する必要がなく、工程数を削減することが可能である。

次に、図１３に示すように、第４の絶縁膜８５３を覆うように印刷法やスピンコート法を用いて絶縁膜を成膜し、ラビングを行って配向膜８７１を形成する。なお、斜方蒸着法により配向膜８７１を形成することで、低温で形成することが可能であり、耐熱性の低いプラスチック上に配向膜を形成することが可能である。

対向基板８７２上に第２の画素電極（対向電極）８７３及び配向膜８７４を形成する。次に、対向基板８７２上に閉ループ状のシール材を形成する。このとき、シール材は画素部の周辺の領域に液滴吐出法を用いて形成する。次に、ディスペンサ式（滴下式）により、シール材で形成された閉ループ内側に、液晶材料を滴下する。

シール材には、フィラーが混入されていてもよく、さらに、対向基板８７２にはカラーフィルタや遮蔽膜（ブラックマトリクス）などが形成されていても良い。

次に、真空中で、配向膜８７４及び第２の画素電極（対向電極）８７３が設けられた対向基板８７２とアクティブマトリクス基板とを貼り合わせ、紫外線硬化を行って、液晶材料が充填された液晶層８７５を形成する。なお、液晶層８７５を形成する方法として、ディスペンサ式（滴下式）の代わりに、対向基板を貼り合わせてから毛細管現象を用いて液晶材料を注入するディップ式（汲み上げ式）を用いることができる。

以上の工程により液晶表示パネルを作製することができる。なお、静電破壊防止のための保護回路、代表的にはダイオードなどを、接続端子とソース配線（ゲート配線）の間または画素部に設けてもよい。この場合、上記したＴＦＴと同様の工程で作製し、画素部のゲート配線層とダイオードのドレイン又はソース配線層とを接続することにより、ダイオードとして動作させることができる。

以上の工程により液晶表示装置を形成することができる。なお、実施形態１乃至実施形態１０のいずれをも本実施例に適応することができる。

本実施例では、本発明の半導体装置の一形態に相当する液晶表示装置パネルの外観について、図１５を用いて説明する。図１５（Ａ）は、第１の基板１６００と、第２の基板１６０４との間を第１のシール材１６０５及び第２のシール材１６０６によって封止されたパネルの上面図であり、図１５（Ｂ）は、図１５（Ａ）のＡ−Ａ’、及びＢ−Ｂ’それぞれにおける断面図に相当する。また、第１の基板１６００に、実施例１で形成されたアクティブマトリクス基板を用いることが可能である。

図１５（Ａ）において、点線で示された１６０２は画素部、１６０３は走査線駆動回路である。また、実線で示された１６０１は信号線（ゲート線）駆動回路である。本実施例において、画素部１６０２、及び走査線駆動回路１６０３は第１のシール材及び第２のシール材で封止されている領域内にある。また、１６０１は信号線（ソース線）駆動回路であり、チップ状の信号線駆動回路が第１基板１６００上に設けられている。

また、１６００は第１の基板、１６０４は第２の基板、１６０５及び１６０６はそれぞれ、密閉空間の間隔を保持するためのギャップ材が含有されている第１のシール材及び第２のシール材である。第１の基板１６００と第２の基板１６０４とは第１のシール材１６０５及び第２のシール材１６０６によって封止されており、それらの間には液晶材料が充填されている。

次に、断面構造について図１５（Ｂ）を用いて説明する。第１の基板１６００上には駆動回路及び画素部が形成されており、ＴＦＴを代表とする半導体素子を複数有している。第２の基板１６０４表面には、カラーフィルター１６２１が設けられている。駆動回路として走査線駆動回路１６０３と画素部１６０２とを示す。なお、走査線駆動回路１６０３はｎチャネル型ＴＦＴ１６１２とｐチャネル型ＴＦＴ１６１３とを組み合わせたＣＭＯＳ回路が形成される。なお、実施例１と同様に、単チャネルＴＦＴによって駆動回路を形成しても良い。

本実施例においては、同一基板上に走査線駆動回路、及び画素部のＴＦＴが形成されている。このため、表示装置の容積を縮小することができる。

画素部１６０２には、複数の画素が形成されており、各画素には液晶素子１６１５が形成されている。液晶素子１６１５は、第１の電極１６１６、第２の電極１６１８及びその間に充填されている液晶材料１６１９が重なっている部分である。液晶素子１６１５が有する第１の電極１６１６は、配線１６１７を介してＴＦＴ１６１１と電気的に接続されている。ここでは、配線１６１７を形成した後、第１の電極１６１５を形成しているが、実施例１に示すように第１の電極１６１６を形成した後、配線１６１７を形成してもよい。液晶素子１６１５の第２の電極１６１８は、第２の基板１６０４側に形成される。また、各画素電極表面には配向膜１６３０、１６３１が形成されている。

１６２２は柱状のスペーサであり、第１の電極１６１６と第２の電極１６１８との間の距離（セルギャップ）を制御するために設けられている。絶縁膜を所望の形状にエッチングして形成されている。なお、球状スペーサを用いていても良い。信号線駆動回路１６０１または画素部１６０２に与えられる各種信号及び電位は、接続配線１６２３を介して、ＦＰＣ１６０９から供給されている。なお、接続配線１６２３とＦＰＣとは、異方性導電膜又は異方性導電樹脂１６２７で電気的に接続されている。なお、異方性導電膜又は異方性導電樹脂の代わりに半田等の導電性ペーストを用いてもよい。

図示しないが、第１の基板１６００及び第２の基板１６０４の一方又は両方の表面には、接着剤によって偏光板が固定されている。なお、偏光板には位相差板を設けた円偏光板又は楕円偏光板を用いてもよい。

次に、アクティブマトリクス基板及びそれを有する表示装置の作製方法について図１７〜図１９を用いて説明する。本実施例では、表示装置として発光表示装置を用いて説明する。図１９は、アクティブマトリクス基板の平面図であり、画素部のＢ−Ｂ’に対応する縦断面構造を図１７、及び図１８に模式的に示す。また、平面図は図示しないが、駆動回路の縦断面構造を図１７、及び図１８のＡ−Ａ’に模式的に示す。

図１７（Ａ）に示すように、実施例１と同様に基板９００上に膜厚５０〜１００ｎｍの第１の導電層、膜厚５０〜１００ｎｍの第２の導電層を順に成膜した後、エッチングしてゲート電極９０１〜９０４（各々、第１の導電膜９０１ａ〜９０４ａと第２の導電膜９０１ｂ〜９０４ｂとからなる。）を形成する。

次に、基板９００及びゲート電極９０１〜９０４の表面上に、第１の絶縁膜９０５、及び第２の絶縁膜９０６を形成する。

次に、第１の絶縁膜上に、膜厚１０〜１００ｎｍの非晶質半導体膜を形成し、非晶質半導体膜表面上に、触媒元素を含む溶液を塗布する。次に、非晶質半導体膜を加熱して結晶性半導体膜を形成する。なお、結晶性半導体膜には触媒元素が含まれる。次に、後のＴＦＴのチャネル領域となる領域にｐ型またはｎ型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行う。

次に、触媒元素を含む結晶性半導体膜９０７表面上に、膜厚１００ｎｍのドナー型元素を含む半導体膜９０８を成膜する。次に、結晶性半導体膜及びドナー型元素を含む半導体膜８１２を加熱して、触媒元素をゲッタリングするとともに、ドナー型元素を活性化する。即ち、触媒元素を含む結晶性半導体膜９０７中の触媒元素を、ドナー型元素を含む半導体膜へ移動させる。このときの触媒元素濃度が低減された結晶性半導体膜を図１７（Ａ）の９０７で示す。また、触媒元素が移動した、ドナー型元素を含む半導体膜も加熱により結晶性半導体膜となる。即ち、触媒元素及びドナー型元素を含む結晶性半導体膜となる。これを、図１７（Ａ）の９０８で示す。

次に、触媒元素及びドナー型元素を含む結晶性半導体膜９０７及び結晶性半導体膜９０８とを、第２のフォトマスクを用いて所望の形状にエッチングする。このときのエッチングされた触媒元素及びドナー型元素を含む結晶性半導体膜９０８を第１の半導体領域９１５〜９１８、エッチングされた結晶性半導体膜９０７を第２の半導体領域９１１〜９１４と示す。

次に、図１７（Ｃ）に示すように、第３のフォトマスクを用いて第１のマスク９２０〜９２３を形成する。第１のマスク９２０は、第１の半導体領域９１５及び第２の半導体領域９１１全体を覆う。また、第１のマスク９２１は第１の半導体領域９１７及び第２の半導体領域９１３全体を覆う。これらの半導体領域は、後にｎチャネル型ＴＦＴとして機能する。また、第１のマスク９２２、９２３は、それぞれ第１の半導体領域９１６、９１８の一部を覆う。このとき、第１のマスク９２２、９２３は、後に形成されるＴＦＴのチャネル長よりも狭いことが好ましい。なお、第１の半導体領域９１６、９１８及びそれらに覆われる第２の半導体領域９１２、９１４は、後にｐチャネルＴＦＴとして機能する。

次に、第１の半導体領域９１２、９１４の露出部にアクセプター元素を添加し、ｐ型不純物領域９２５、９２６、９２８、９３０を形成する。このとき第１のマスク９２２、９２３に覆われる領域は、ｎ型不純物領域９２７、９２３として残存する。

次に、第１のマスク９２０〜９２３を除去した後、第１の半導体領域９１５、９１７及びアクセプター型元素が添加された第１の半導体領域９１６、９１８を加熱して、不純物元素を活性化する。ここでは、５５０度で１時間加熱する。

以上の工程により、ｎチャネル型ＴＦＴ９５２、ｐチャネル型ＴＦＴ９５３で形成される駆動回路と、ｎチャネル型ＴＦＴで形成されるスイッチングＴＦＴ９５４、ｐチャネル型ＴＦＴで形成されるドライバーＴＦＴ９５５を有する画素部とで構成される、発光表示装置のアクティブマトリクス基板を形成することができる。

次に、第３の導電層を形成する。第３の導電層としては、反射導電膜と透明導電膜を積層して成膜する。ここでは、窒化チタン膜と酸化珪素を含むインジウムスズ酸化物（ＩＴＳＯ）とをスパッタリング法で積層する。次に、第４のフォトマスクを用いて第３の導電層をエッチングして画素電極として機能する第３の導電膜９５１を形成する。

次に、図示しないが第５のフォトマスクを用いて、図１９のゲート電極９０４の表面に形成される第１の絶縁膜９０５、９０６の一部をエッチングして、コンタクトホール９０９を形成すると共に、ゲート電極９０４の一部を露出する。

次に、図１８（Ａ）に示すように、実施例１と同様に、第４の導電層を成膜した後、第６のフォトマスクを用いて所望の形状にエッチングして、第４の導電膜９３１〜９３８を形成する。第４の導電膜９３６はゲート電極９０４と接続する。なお、第４の導電膜９３１〜９３８はソース電極及びドレイン電極として機能する。

次に、第４の導電膜９３１〜９３８をマスクとして第１の半導体領域をエッチングしてソース領域及びドレイン領域９４１〜９４８を形成する。このとき、第２の半導体領域の一部もエッチングされる。エッチングされた第２の半導体領域である第３の半導体領域は、チャネル形成領域として機能する。

次に、図１２（Ｃ）に示すように、第３の導電膜、第４の導電膜、及び第３の半導体領域の表面上に第３の絶縁膜８５２及び第４の絶縁膜８５３を形成する。ここでは、第４の絶縁膜として水素を含む膜厚１５０ｎｍの酸化窒化珪素膜をＣＶＤ法により形成する。また、第５の絶縁膜として膜厚２００ｎｍの窒化珪素膜を、ＣＶＤ法により成膜する。なお、窒化珪素膜は、外部からの不純物をブロッキングする保護膜として機能する。

次に、第３の半導体領域を加熱して水素化する。ここでは、窒素雰囲気で４１０℃１時間の加熱を行うことで、第３の絶縁膜に含まれる水素が第３の半導体領域に添加され、水素化される。

次に、全面に第５の絶縁膜を成膜した後、第７のフォトマスクを用いて第５の絶縁膜、第４の絶縁膜、及び第３の絶縁膜をエッチングして、それぞれ第５の絶縁層９６１、第４の絶縁層９６６、第３の絶縁層９６５を形成する。第３の絶縁層乃至第５の絶縁層を形成する場合、第１の画素電極９５１と、接続端子部が露出するように加工する。

第５の絶縁膜の材料としては、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシリカガラスに代表されるシロキサンポリマー系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサンポリマー、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーに代表される珪素上の水素がメチルやフェニルのような有機基によって置換された有機シロキサンポリマー系の絶縁材料を用いることができる。形成方法としては、ＣＶＤ法、塗布法、印刷法等公知の手法を用いて形成する。なお、塗布法で形成することにより、第２の絶縁層の表面を平坦化することが可能である。なお、第５の絶縁層として、黒色顔料、色素などの可視光を吸収する材料を溶解又は分散させてなる有機材料を用いることで、後に形成される発光素子の迷光の吸収が第５の絶縁層に吸収され、各画素のコントラスト向上が可能である。また、第５の絶縁層として、感光性の材料を用いて形成すると、その側面は曲率半径が連続的に変化する形状となり、上層の薄膜が段切れせずに形成されるため好ましい。ここでは、塗布法によりアクリル樹脂を塗布し焼成して、第５の絶縁膜を形成する。

以上の工程により、発光表示装置のアクティブマトリクス基板を形成することができる。

次に、蒸着法、塗布法、液滴吐出法などにより、第３の導電膜９５１の表面及び第５の絶縁層９６１の端部上に電界発光層９６３を形成する。次に、電界発光層９６３上に、第２の画素電極として機能する第５の導電膜９６４を形成する。ここでは、酸化珪素を含むインジウムスズ酸化物（ＩＴＳＯ）をスパッタリング法により成膜する。この結果、第３の導電膜、電界発光層、及び第５の導電膜により発光素子を形成することができる。発光素子を構成する導電膜及び、電界発光層の各材料は適宜選択し、各膜厚も調整する。

なお、電界発光層９６３を形成する前に、大気圧中で２００〜３５０℃の熱処理を行い第５の絶縁層９６１中若しくはその表面に吸着している水分を除去する。また、減圧下で２００〜４００℃、好ましくは２５０〜３５０℃に熱処理を行い、そのまま大気に晒さずに電界発光層９６３を真空蒸着法や、大気圧下又は減圧下の液滴吐出法、更には塗布法等で形成することが好ましい。

電界発光層９６３は、有機化合物又は無機化合物を含む電荷注入輸送物質及び発光材料で形成し、その分子数から低分子系有機化合物、中分子系有機化合物（昇華性を有さず、連鎖する分子の長さが１０μｍ以下の有機化合物、代表的にはデンドリマー、オリゴマー等が挙げられる。）、高分子系有機化合物から選ばれた一種又は複数種の層を含み、電子注入輸送性又は正孔注入輸送性の無機化合物と組み合わせても良い。

発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルター（着色層）を設けた構成とすることで、色純度の向上や、画素部の鏡面化（映り込み）の防止を図ることができる。フィルター（着色層）を設けることで、従来必要であるとされていた円偏光版などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部（表示画面）を見た場合に起こる色調の変化を低減することができる。

一方、高分子系有機発光材料は低分子系に比べて物理的強度が高く、素子の耐久性が高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。高分子系有機発光材料を用いた発光素子の構造は、低分子系有機発光材料を用いたときと基本的には同じであり、基板側から順に陰極、電界発光層、陽極となる。しかし、高分子系有機発光材料を用いた電界発光層を形成する際には、低分子系有機発光材料を用いたときのような積層構造を形成させることは難しく、多くの場合２層構造となる。具体的には、基板側から順に陰極、電界発光層、正孔輸送層、陽極という構造である。

発光色は、発光層を形成する材料で決まるため、これらを選択することで所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる高分子系の発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。

なお、正孔輸送性の高分子系有機発光材料を、陽極と発光性の高分子系有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の発光材料との積層が可能である。

また、発光層は単色又は白色の発光を呈する構成とすることができる。白色発光材料を用いる場合には、画素の光放射側に特定の波長の光を透過するフィルター（着色層）を設けた構成としてカラー表示を可能にすることができる。

白色に発光する発光層を形成するには、例えば、Ａｌｑ_３、部分的に赤色発光色素であるナイルレッドをドープしたＡｌｑ_３、Ａｌｑ_３、ｐ−ＥｔＴＡＺ、ＴＰＤ（芳香族ジアミン）を蒸着法により順次積層することで白色を得ることができる。また、スピンコートを用いた塗布法により発光層を形成する場合には、塗布した後、真空加熱で焼成することが好ましい。

発光層は単層で形成することもでき、ホール輸送性のポリビニルカルバゾール（ＰＶＫ）に電子輸送性の１，３，４−オキサジアゾール誘導体（ＰＢＤ）を分散させてもよい。また、３０ｗｔ％のＰＢＤを電子輸送剤として分散し、４種類の色素（ＴＰＢ、クマリン６、ＤＣＭ１、ナイルレッド）を適当量分散することで白色発光が得られる。ここで示した白色発光が得られる発光素子の他にも、発光層の材料を適宜選択することによって、赤色発光、緑色発光、または青色発光が得られる発光素子を作製することができる。

なお、正孔輸送性の高分子系有機発光材料を、陽極と発光性の高分子系有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の有機発光材料との積層が可能である。

さらに、発光層は、一重項励起発光材料の他、金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。

三重項励起発光材料の一例としては、金属錯体をドーパントとして用いたものがあり、第３遷移系列元素である白金を中心金属とする金属錯体、イリジウムを中心金属とする金属錯体などが知られている。三重項励起発光材料としては、これらの化合物に限られることはなく、上記構造を有し、且つ中心金属に周期表の８〜１０属に属する元素を有する化合物を用いることも可能である。

以上に掲げる電界発光層を形成する物質は一例であり、正孔注入輸送層、正孔輸送層、電子注入輸送層、電子輸送層、発光層、電子ブロック層、正孔ブロック層などの機能性の各層を適宜積層することで発光素子を形成することができる。また、これらの各層を合わせた混合層又は混合接合を形成しても良い。発光層の層構造は変化しうるものであり、特定の電子注入領域や発光領域を備えていない代わりに、もっぱらこの目的用の電極を備えたり、発光性の材料を分散させて備えたりする変形は、本発明の趣旨を逸脱しない範囲において許容されうるものである。

次に、発光素子を覆って、水分の侵入を防ぐ透明保護層９６４を形成する。透明保護層９６４としては、スパッタ法またはＣＶＤ法により得られる窒化珪素膜、酸化珪素膜、酸化窒化珪素膜（ＳｉＮＯ膜（組成比Ｎ＞Ｏ）またはＳｉＯＮ膜（組成比Ｎ＜Ｏ））、炭素を主成分とする薄膜（例えばＤＬＣ膜、ＣＮ膜）などを用いることができる。

以上の工程により、発光表示パネルを作製することができる。なお、静電破壊防止のための保護回路、代表的にはダイオードなどを、接続端子とソース配線層（ゲート配線層）の間または画素部に設けてもよい。この場合、上記したＴＦＴと同様の工程で作製し、画素部のゲート配線層とダイオードのドレイン配線層又はソース配線層とを接続することにより、ダイオードとして動作させることができる。

なお、実施形態１乃至実施形態１０のいずれをも本実施例に適応することができる。また、表示装置として実施例１及び実施例２において、液晶表示装置及び発光表示装置を例に挙げて説明したが、これに限られるものではなく、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ；デジタルマイクロミラーデバイス）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ；プラズマディスプレイパネル）、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ；フィールドエミッションディスプレイ）、電気泳動表示装置（電子ペーパー）等のアクティブ型表示パネルに、本発明を適宜適応することができる。

上記実施例において適用可能な発光素子の形態を、図２１を用いて説明する。

図２１（Ａ）は、第１の画素電極１１に、透光性を有し且つ仕事関数の大きい導電膜を用い、第２の画素電極１７に、仕事関数の小さい導電膜を用いて形成した例である。第１の画素電極１１を透光性の酸化物導電性材料で形成し、代表的には酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成している。その上に正孔注入層若しくは正孔輸送層４１、発光層４２、電子輸送層若しくは電子注入層４３を積層した電界発光層１６を設けている。第２の画素電極１７は、ＬｉＦやＭｇＡｇなどアルカリ金属又はアルカリ土類金属を含む第１の電極層３３とアルミニウムなどの金属材料で形成する第２の電極層３４で形成している。この構造の画素は、図中の矢印で示したように第１の画素電極１１側から光を放射することが可能となる。

図２１（Ｂ）は、第１の画素電極１１に、仕事関数の大きい導電膜を用い、第２の画素電極１７に、透光性を有し且つ仕事関数の小さい導電膜を用いて形成した例である。第１の画素電極１１はアルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する第１の電極層３５と、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成する第２の電極層３２との積層構造で形成している。その上に正孔注入層若しくは正孔輸送層４１、発光層４２、電子輸送層若しくは電子注入層４３を積層した電界発光層１６を設けている。第２の画素電極１７は、ＬｉＦやＣａＦ_２などのアルカリ金属又はアルカリ土類金属を含む第３の電極層３３とアルミニウムなどの金属材料で形成する第４の電極層３４で形成する。第２の電極のいずれの層をも１００ｎｍ以下の厚さとして光を透過可能な状態としておくことで、図中の矢印で示したように第２の電極１７から光を放射することが可能となる。

図２１（Ｃ）は、第１の画素電極１１に、透光性を有し且つ仕事関数の小さい導電膜を用い、第２の画素電極１７に、仕事関数の大きい導電膜を用いて形成した例である。電界発光層を電子輸送層若しくは電子注入層４３、発光層４２、正孔注入層若しくは正孔輸送層４１の順に積層した構成を示している。第２の画素電極１７は、電界発光層１６側から酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成する第２の電極層３２、アルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する第１の電極層３５の積層構造で形成している。第１の画素電極１１は、ＬｉＦやＣａＦ_２などのアルカリ金属又はアルカリ土類金属を含む第３の電極層３３とアルミニウムなどの金属材料で形成する第４の電極層３４で形成するが、いずれの層も１００ｎｍ以下の厚さとして光を透過可能な状態としておくことで、図中の矢印で示したように第１の画素電極１１から光を放射することが可能となる。

図２１（Ｄ）は、第１の画素電極１１に、仕事関数の小さい導電膜を用い、第２の画素電極１７に、透光性を有し且つ仕事関数の大きい導電膜を用いて形成した例である。電界発光層を電子輸送層若しくは電子注入層４３、発光層４２、正孔注入層若しくは正孔輸送層４１の順に積層した構成を示している。第１の画素電極１１は図２１（Ｃ）と同様な構成とし、膜厚は電界発光層で発光した光を反射可能な程度に厚く形成している。第２の画素電極１７は、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で構成している。この構造において、正孔注入層４１を無機物である金属酸化物（代表的には酸化モリブデン若しくは酸化バナジウム）で形成することにより、第２の電極層３２を形成する際に導入される酸素が供給されて正孔注入性が向上し、駆動電圧を低下させることができる。また、第２の画素電極１７を、透光性を有する導電膜で形成することで、図中の矢印で示したように、第２の電極１７から光を放射することが可能となる。

図２１（Ｅ）は、両方向、即ち第１の電極及び第２の電極から光を放射する例を示し、第１の画素電極１１に、透光性を有し且つ仕事関数の大きい導電膜を用い、第２の画素電極１７に、透光性を有し且つ仕事関数の小さい導電膜を用いる。代表的には、第１の画素電極１１を、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成し、第２の画素電極１７を、それぞれ１００ｎｍ以下の厚さのＬｉＦやＣａＦ_２などのアルカリ金属又はアルカリ土類金属を含む第３の電極層３３とアルミニウムなどの金属材料で形成する第４の電極層３４で形成することで、図中の矢印で示したように、第１の画素電極１１及び第２の電極１７の両側から光を放射することが可能となる。

図２１（Ｆ）は、両方向、即ち第１の画素電極及び第２の画素電極から光を放射する例を示し、第１の画素電極１１に、透光性を有し且つ仕事関数の小さい導電膜を用い、第２の画素電極１７に、透光性を有し且つ仕事関数の大きい導電膜を用いる。代表的には、第１の画素電極１１を、それぞれ１００ｎｍ以下の厚さのＬｉＦやＣａＦ_２などのアルカリ金属又はアルカリ土類金属を含む第３の電極層３３とアルミニウムなどの金属材料で形成する第４の電極層３４で形成し、第２の画素電極１７を、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成すればよい。

このようなアクティブマトリクス型の発光装置は、画素密度が増えた場合、各画素にＴＦＴが設けられているため低電圧駆動でき、有利であると考えられている。一方、一列毎にＴＦＴが設けられるパッシブマトリクス型の発光装置を形成することもできる。パッシブマトリクス型の発光装置は、各画素にＴＦＴが設けられていないため、高開口率となる。

また、本発明の表示装置において、画面表示の駆動方法は特に限定されず、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法などを用いればよい。代表的には、線順次駆動方法とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。また、表示装置のソース線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい。

以上のように、多様な画素回路を採用することができる。

本実施例では、表示パネルの一例として、発光表示パネルの外観について、図２０を用いて説明する。図２０（Ａ）は、第１の基板と、第２の基板との間を第１のシール材１２０５及び第２のシール材１２０６によって封止されたパネルの上面図であり、図２０（Ｂ）は、図２０（Ａ）のＡ−Ａ’、Ｂ−Ｂ’それぞれにおける断面図に相当する。

図２０（Ａ）において、点線で示された１２０２は画素部、１２０３は走査線（ゲート線）駆動回路である。本実施例において、画素部１２０２、及び走査線駆動回路１２０３は、第１のシール材及び第２のシール材で封止されている領域内にある。また、１２０１は信号線（ソース線）駆動回路であり、チップ状の信号線駆動回路が第１基板１２００上に設けられている。第１のシール材としては、フィラーを含む粘性の高いエポキシ系樹脂を用いるのが好ましい。また、第２のシール材としては、粘性の低いエポキシ系樹脂を用いるのが好ましい。また、第１のシール材１２０５及び第２のシール材はできるだけ水分や酸素を透過しない材料であることが望ましい。

また、画素部１２０２とシール材１２０５との間に、乾燥剤を設けてもよい。さらには、画素部において、走査線又は信号線上に乾燥剤を設けてもよい。乾燥剤としては、酸化カルシウム（ＣａＯ）や酸化バリウム（ＢａＯ）等のようなアルカリ土類金属の酸化物のような化学吸着によって水（Ｈ_２Ｏ）を吸着する物質を用いるのが好ましい。但し、これに限らずゼオライトやシリカゲル等の物理吸着によって水を吸着する物質を用いても構わない。

また、透湿性の高い樹脂に乾燥剤の粒状の物質を含ませた状態で第２の基板１２０４に固定することができる。また、透湿性の高い樹脂の代わりに、シロキサンポリマー、ポリイミド、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、等の無機物を用いてもよい。

また、走査線と重畳する領域に乾燥剤を設けてもよい。更には、透湿性の高い樹脂に乾燥剤の粒状の物質を含ませた状態で第２の基板に固定してもよい。これらの乾燥剤を設けることにより、開口率を低下せずに表示素子への水分の侵入及びそれに起因する劣化を抑制することができる。このため、画素部１２０２の周辺部と中央部における発光素子の劣化のバラツキを抑えることが可能である。

なお、１２１０は、信号線駆動回路１２０１及び走査線駆動回路１２０３に入力される信号を伝送するための接続領域であり、外部入力端子となるＦＰＣ（フレキシブルプリント配線）１２０９から、接続配線１２０８を介してビデオ信号やクロック信号を受け取る。

次に、断面構造について図２０（Ｂ）を用いて説明する。第１の基板１２００上には駆動回路及び画素部が形成されており、ＴＦＴを代表とする半導体素子を複数有している。駆動回路として信号線駆動回路１２０１と画素部１２０２とを示す。なお、信号線駆動回路１２０１はｎチャネル型ＴＦＴ１２２１とｐチャネル型ＴＦＴ１２２２とを組み合わせたＣＭＯＳ回路が形成される。

本実施例においては、同一基板上に走査線駆動回路、及び画素部のＴＦＴが形成されている。このため、発光表示装置の容積を縮小することができる。

また、画素部１２０２はスイッチング用ＴＦＴ１２１１と、駆動用ＴＦＴ１２１２とそのドレインに電気的に接続された反射性を有する導電膜からなる第１の画素電極（陽極）１２１３を含む複数の画素により形成される。

また、第１の画素電極（陽極）１２１３の両端には絶縁物（バンク、隔壁、障壁、土手などと呼ばれる）１２１４が形成される。絶縁物１２１４に形成する膜の被覆率（カバレッジ）を良好なものとするため、絶縁物１２１４の上端部または下端部に曲率を有する曲面が形成されるようにする。また、絶縁物１２１４表面を、窒化アルミニウム膜、窒化酸化アルミニウム膜、炭素を主成分とする薄膜、または窒化珪素膜からなる保護膜で覆ってもよい。更には、絶縁物１２１４として、黒色顔料、色素などの可視光を吸収する材料を溶解又は分散させてなる有機材料を用いることで、後に形成される発光素子からの迷光を吸収することができる。この結果、各画素のコントラストが向上する。

また、第１の画素電極（陽極）１２１３上には、有機化合物材料の蒸着を行い、電界発光層１２１５を選択的に形成する。さらには、電界発光層１２１５上に第２の画素電極（陰極）を形成する。

電界発光層１２１５は実施例３に示される構造を適宜用いることができる。

こうして、第１の画素電極（陽極）１２１３、電界発光層１２１５、及び第２の画素電極（陰極）１２１６からなる発光素子１２１７が形成される。発光素子１２１７は、第２の基板１２０４側に発光する。

また、発光素子１２１７を封止するために保護積層１２１８を形成する。保護積層は、第１の無機絶縁膜と、応力緩和膜と、第２の無機絶縁膜との積層からなっている。次に、保護積層１２１８と第２の基板１２０４とを、第１のシール材１２０５及び第２のシール材１２０６で接着する。なお、第２のシール材を、シール材を滴下する装置を用いて滴下することが好ましい。シール材をディスペンサから滴下、又は吐出させてシール材をアクティブマトリクス基板上に塗布した後、真空中で、第２の基板とアクティブマトリクス基板とを貼り合わせ、シール材の硬化を行って封止することができる。

なお、第２の基板１２０４表面には、外光が基板表面で反射するのを防止するための反射防止膜１２２６を設ける。また、第２の基板と反射防止膜との間に、偏光板、及び位相差板のいずれか一方又は両方を設けてもよい。位相差板、偏光板１２２５を設けることにより、外光が画素電極で反射することを防止することが可能である。なお、第１の画素電極１２１３及び第２の画素電極１２１６を、透光性を有する導電膜又は半透光性を有する導電膜で形成し、層間絶縁膜１２１４を可視光を吸収する材料、又は可視光を吸収する材料を溶解又は分散させてなる有機材料を用いて形成すると、各画素電極で外光が反射しないため、位相差板及び偏光板を用いなくとも良い。

接続配線１２０８とＦＰＣ１２０９とは、異方性導電膜又は異方性導電樹脂１２２７で電気的に接続されている。さらに、各配線層と接続端子との接続部を封止樹脂で封止することが好ましい。この構造により、断面部からの水分が発光素子に侵入し、劣化することを防ぐことができる。

なお、第２の基板１２０４と、保護積層１２１８との間には、第２のシール材１２０６の代わりに、不活性ガス、例えば窒素ガスを充填した空間を有してもよい。水分や酸素の侵入の防止を高めることができる。

また、第２の基板と偏光板１２２５の間に着色層を設けることができる。この場合、画素部に白色発光が可能な発光素子を設け、ＲＧＢを示す着色層を別途設けることでフルカラー表示することができる。また、画素部に青色発光が可能な発光素子を設け、色変換層などを別途設けることによってフルカラー表示することができる。さらには、各画素部、赤色、緑色、青色の発光を示す発光素子を形成し、且つ着色層を用いることもできる。このような表示モジュールは、各ＲＢＧの色純度が高く、高精細な表示が可能となる。

また、第１の基板１２００又は第２の基板１２０４の一方、若しくは両方にフィルム又は樹脂等の基板を用いて発光表示モジュールを形成してもよい。このように対向基板を用いず封止すると、表示装置の軽量化、小型化、薄膜化を向上させることができる。

更には、外部入力端子となるＦＰＣ（フレキシブルプリント配線）１２０９表面又は端部に、コントローラ、メモリ、画素駆動回路のようなＩＣチップを設け発光表示モジュールを形成してもよい。

なお、実施形態１乃至実施形態１０のいずれをも本実施例に適応することができる。また、表示モジュールとして液晶表示モジュール及び発光表示モジュールの例を示したが、これに限られるものではなく、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ；デジタルマイクロミラーデバイス）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ；プラズマディスプレイパネル）、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ；フィールドエミッションディスプレイ）、電気泳動表示装置（電子ペーパー）等の表示モジュールに適宜適応することができる。

上記実施例に示される表示装置を筺体に組み込んだ電子機器として、テレビジョン装置（単にＴＶ、テレビ、又はテレビジョン受信機ともよぶ。）、カメラ（ビデオカメラやデジタルカメラ等）、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話機、携帯型のゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌｖｅｒｓａｔｉｌｅｄｉｓｃ）やＨＤＤＶＤ（ＨｉｇｈＤｅｆｉｎｉｔｉｏｎＤＶＤ）、ブルーレイディスク（Ｂｌｕ―ｒａｙＤｉｓｋ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）、その他表示部を有する電化製品などが挙げられる。電子機器の具体例を図２４に示す。

図２４（Ａ）に示す携帯情報端末は、本体９２０１、表示部９２０２等を含んでいる。表示部９２０２は、実施形態１〜１０、及び実施例１〜８で示すものを適用することができる。本発明の一である表示装置を用いることにより、高信頼性を有する携帯情報端末を安価に提供することができる。

図２４（Ｂ）に示すデジタルビデオカメラは、表示部９７０１、表示部９７０２等を含んでいる。表示部９７０１は、実施形態１〜１０、及び実施例１〜８で示すものを適用することができる。本発明の一である表示装置を用いることにより、高信頼性を有するデジタルビデオカメラを安価に提供することができる。

図２４（Ｃ）に示す携帯端末は、本体９１０１、表示部９１０２等を含んでいる。表示部９１０２は、実施形態１〜１０、及び実施例１〜８で示すものを適用することができる。本発明の一である表示装置を用いることにより、高信頼性を有する携帯端末を安価に提供することができる。

図２４（Ｄ）に示す携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含んでいる。表示部９３０２は、実施形態１〜１０、及び実施例１〜８で示すものを適用することができる。本発明の一である表示装置を用いることにより、高信頼性を有する携帯型のテレビジョン装置を安価に提供することができる。このようなテレビジョン装置は携帯電話機などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）まで、幅広く適用することができる。

図２４（Ｅ）に示す携帯型のコンピュータは、本体９４０１、表示部９４０２等を含んでいる。表示部９４０２は、実施形態１〜１０、及び実施例１〜８で示すものを適用することができる。本発明の一である表示装置を用いることにより、高信頼性を有する携帯型のコンピュータを安価に提供することができる。

図２４（Ｆ）に示すテレビジョン装置は、本体９５０１、表示部９５０２等を含んでいる。表示部９５０２は、実施形態１〜１０、及び実施例１〜８で示すものを適用することができる。本発明の一である表示装置を用いることにより、高信頼性を有するテレビジョン装置を安価に提供することができる。

上記に挙げた電子機器において、二次電池を用いているものは、消費電力を削減した分、電子機器の使用時間を長持ちさせることができ、二次電池を充電する手間を省くことができる。

なお、上述した電子機器の他に、フロント型若しくはリア型のプロジェクターに用いることも可能である。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。

本発明に係る半導体装置の作製工程を説明する断面図。本発明に係る半導体装置の作製工程を説明する断面図。本発明に係る半導体装置の作製工程を説明する断面図。本発明に係る半導体装置の作製工程を説明する断面図。本発明に係る半導体装置の作製工程を説明する断面図。本発明に係る半導体装置の作製工程を説明する断面図。本発明に係る半導体装置の構造を説明する断面図。本発明に係る半導体装置の構造を説明する断面図。本発明に係る半導体装置の半導体膜中の元素プロファイルを説明する断面図。本発明に係る半導体装置の半導体膜中の元素プロファイルを説明する断面図。本発明に係る半導体装置の作製工程を説明する断面図。本発明に係る半導体装置の作製工程を説明する断面図。本発明に係る半導体装置の作製工程を説明する断面図。本発明に係る半導体装置の構造を説明する上面図。本発明に係る半導体装置の構造を説明する上面図及び断面図。本発明に適応可能な駆動回路を説明する上面図。本発明に係る半導体装置の作製工程を説明する断面図。本発明に係る半導体装置の作製工程を説明する断面図。本発明に係る半導体装置の構造を説明する上面図。本発明に係る半導体装置の構造を説明する上面図及び断面図。本発明に適応可能な発光素子の形態を説明する図。本発明に適応可能な結晶化工程を説明する断面図。本発明に適応可能な結晶化工程を説明する断面図及び平面図。電子機器の一例を説明する図。本発明に係る半導体装置の構造を説明する断面図。本発明に係る半導体装置の構造を説明する断面図。

符号の説明

１０１基板
１０２ａ第１の導電膜
１０２ｂ第２の導電膜
１０２ゲート電極
１０３第１の絶縁膜
１０４第２の絶縁膜
１０５第１の半導体膜
１０６触媒元素を有する層
１１１第１の結晶性半導体膜
１１２第２の半導体膜
１２１第２の結晶性半導体膜
１２２第３の結晶性半導体膜
１３１第１の半導体領域
１３２第２の半導体領域
１３３第３の導電膜（ソース電極、ドレイン電極）
１４０第３の絶縁膜
１４１第３の半導体領域（チャネル形成領域）
１４２ソース領域、ドレイン領域
１４４第４の絶縁膜

Claims

基板上にアルミニウムを主成分とする第１の導電層を形成し、
前記第１の導電層上に、クロム、タンタル、タングステン、モリブデン、チタン、ニッケルまたはこれらの窒化物のいずれか一又は複数からなる第２の導電層を形成し、
前記第１の導電層及び前記第２の導電層をエッチングしてゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体膜を形成し、
前記第１の半導体膜に触媒元素を導入した後に加熱し、
前記第１の半導体膜上に１５族元素を含む第２の半導体膜を形成した後に前記第１の半導体膜及び前記第２の半導体膜を加熱し、
前記第１の半導体膜及び前記第２の半導体膜をエッチングして島状の第１の半導体領域及び島状の第２の半導体領域を形成し、
前記島状の第２の半導体領域上にソース電極及びドレイン電極を形成し
前記ソース電極及び前記ドレイン電極をマスクとして前記島状の第２の半導体領域をエッチングして、前記島状の第１の半導体領域の一部を露出させるとともにソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
基板上にアルミニウムを主成分とする第１の導電層を形成し、
前記第１の導電層上に、クロム、タンタル、タングステン、モリブデン、チタン、ニッケルまたはこれらの窒化物のいずれか一又は複数からなる第２の導電層を形成し、
前記第１の導電層及び前記第２の導電層をエッチングした後、前記第１の導電層の側面を酸化してゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体膜を形成し、
前記第１の半導体膜に触媒元素を導入した後に加熱し、
前記第１の半導体膜上に１５族元素を含む第２の半導体膜を形成した後に前記第１の半導体膜及び前記第２の半導体膜を加熱し、
前記第１の半導体膜及び前記第２の半導体膜をエッチングして島状の第１の半導体領域及び島状の第２の半導体領域を形成し、
前記島状の第２の半導体領域上にソース電極及びドレイン電極を形成し
前記ソース電極及び前記ドレイン電極をマスクとして前記島状の第２の半導体領域をエッチングして、前記島状の第１の半導体領域の一部を露出させるとともにソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
基板上にアルミニウムを主成分とする第１の導電層を形成し、
前記第１の導電層上に、クロム、タンタル、タングステン、モリブデン、チタン、ニッケルまたはこれらの窒化物のいずれか一又は複数からなる第２の導電層を形成し、
前記第１の導電層及び前記第２の導電層をエッチングした後、当該エッチングされた前記第１の導電層及び前記第２の導電層を覆うように第３の導電層を形成してゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体膜を形成し、
前記第１の半導体膜に触媒元素を導入した後に加熱し、
前記第１の半導体膜上に１５族元素を含む第２の半導体膜を形成した後に前記第１の半導体膜及び前記第２の半導体膜を加熱し、
前記第１の半導体膜及び前記第２の半導体膜をエッチングして島状の第１の半導体領域及び島状の第２の半導体領域を形成し、
前記島状の第２の半導体領域上にソース電極及びドレイン電極を形成し
前記ソース電極及び前記ドレイン電極をマスクとして前記島状の第２の半導体領域をエッチングして、前記島状の第１の半導体領域の一部を露出させるとともにソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
請求項１乃至３のいずれか一において、前記触媒元素は、タングステン、モリブデン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム、コバルト、ニッケル、及び白金のいずれか一または複数であることを特徴とする半導体装置の作製方法。
請求項１乃至４のいずれか一において、前記第１の導電層は、炭素と、クロム、タンタル、タングステン、モリブデン、チタン、シリコン、ニッケルのいずれか一又は複数を含有していることを特徴とする半導体装置の作製方法。
請求項５において、前記炭素は、０．１〜１０原子％含まれていることを特徴とする半導体装置の作製方法。