KR100707883B1 - 발광장치 및 전기 기기 - Google Patents

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Abstract

밝은 화상을 표시할 수 있는 저렴한 발광장치 및 그 발광장치를 사용하는 전기 기기를 제공한다. 동일 절연체 상에 형성된 화소부 및 구동회로를 가지는 발광장치에서, 화소부 및 구동회로의 모든 반도체 소자가 n채널형 반도체 소자로 형성됨으로써, 제작공정이 간략화될 수 있다. 화소부에 제공된 각각의 발광 소자는, 광이 절연체로부터 먼 쪽으로 방사되도록 형성되기 때문에, 거의 화소 전극(EL 소자의 음극에 대응함) 전체가 유효 발광 영역이 된다. 따라서, 밝은 화상을 표시할 수 있는 저렴한 발광장치를 얻을 수 있다.
EL 표시장치, 액티브 매트릭스형 EL 발광장치, 구동회로, 전류 제어용 TFT, 스위칭용 TFT.

Description

발광장치 및 전기 기기{Light-Emitting Device and Electric Appliance}
도 1은 발광장치의 단면 구조를 나타내는 도면.
도 2(A) 및 도 2(B)는 도 1에 나타낸 발광장치의 화소부의 회로 구성을 나타내는 도면.
도 3(A) 및 도 3(B)는 NMOS 회로의 구성을 나타내는 도면.
도 4(A) 및 도 4(B)는 시프트 레지스터의 구성을 나타내는 도면.
도 5(A)∼도 5(E)는 EL 발광장치의 제작공정을 나타내는 도면.
도 6(A)∼도 6(D)는 EL 발광장치의 제작공정을 나타내는 도면.
도 7은 EL 발광장치의 제작공정을 나타내는 도면.
도 8은 EL 발광장치의 회로 블록 구성을 나타내는 도면.
도 9(A) 및 도 9(B)는 EL 발광장치의 구성의 일 예를 나타내는 상면도 및 단면도.
도 10(A) 및 도 10(B)는 EL 발광장치의 구성의 다른 예를 나타내는 상면도 및 단면도.
도 11(A)∼도 11(C)는 EL 발광장치의 제작공정을 나타내는 도면.
도 12는 게이트측 구동회로의 구성을 나타내는 도면.
도 13은 디코더 입력 신호의 타이밍 차트를 나타내는 도면.
도 14는 소스측 구동회로의 구성을 나타내는 도면.
도 15는 게이트측 구동회로의 구성을 나타내는 도면.
도 16은 소스측 구동회로의 구성을 나타내는 도면.
도 17(A) 및 도 17(B)는 화소부의 구성의 일 예를 나타내는 도면.
도 18(A) 및 도 18(B)는 종래의 EL 발광장치의 구성 예를 나타내는 도면.
도 19(A) 및 도 19(B)는 화소 TFT의 구성 예를 나타내는 도면.
도 20(A)∼도 20(F)는 전기 기기의 예를 나타내는 도면.
도 21(A) 및 도 21(B)는 전기 기기의 예를 나타내는 도면.
본 발명은, 화소부 및 그 화소부에 신호를 전송하기 위한 구동회로가 동일 절연체 상에 형성된 발광장치에 관한 것이다. 구체적으로는, 본 발명은, 한 쌍의 전극 사이에 발광성 재료로 된 박막이 끼어진 소자(이하, 발광 소자라 함)를 가진 장치(이하, 발광장치라 함)를 개량하는데 효과적인 기술을 포함한다. 본 발명의 발광장치는 유기 전계 발광(EL: electro-luminescence) 디스플레이 및 유기 발광 다이오드(OLED)를 포함한다.
특히, 본 발명은, 양극과 음극 사이에 전계 발광할 수 있는 발광성 재료로 된 박막(이하, EL 막이라 함)이 끼어진 소자(이하, EL 소자라 함)를 가진 장치(이하, EL 발광장치라 함)를 개량하는데 효과적인 기술을 포함한다.
본 발명에서 사용 가능한 발광성 재료는 1중항 여기 또는 3중항 여기 또는 1중항 여기와 3중항 여기 모두에 의해 발광(인광 및/또는 형광)할 수 있는 모든 발광성 재료를 포함한다.
본 발명은 또한, 전극들 사이에 액정재료가 끼어진 소자(이하, 액정 소자라 함)를 가진 장치(이하, 액정표시장치라 함)에도 적용될 수 있다.
최근, 액티브 매트릭스형 EL 발광장치의 개발이 진행되고 있다. 액티브 매트릭스형 EL 발광장치에서는, 박막트랜지스터(이하, TFT라 함)가 화소부의 각 화소(EL 소자)에 제공되고, 각 EL 소자를 통해 흐르는 전류량이 그 TFT에 의해 제어되어 화소의 발광 휘도를 제어한다. 따라서, 화소부에 형성되는 화소의 수가 증가하더라도 각 화소에 전압이 균일하게 공급될 수 있기 때문에, 액티브 매트릭스형 EL 발광장치는 고정세(高精細)한 화상을 형성하는데 적합하다.
또한, 액티브 매트릭스형 EL 발광장치는, 화소부에 신호를 전송하기 위한 구동회로를 구성하는 시프트 레지스터 및 래치 또는 버퍼를 포함하는 회로가 화소부가 형성된 동일 절연체 상의 TFT에 의해 형성될 수 있다는 이점(利點)도 가진다. 따라서, 이러한 구성의 EL 발광장치를 제작할 때, 크기 및 중량이 현저하게 작게 되도록 설계하는 것이 가능하다.
그러나, 액티브 매트릭스형 EL 발광장치는, TFT 제작공정이 복잡하여 장치의 제조비용이 증가한다는 단점이 있다. 또한, 다수의 TFT를 동시에 형성하기 때문에, 제작공정이 복잡하게 되어, 만족스런 수율을 확보하는 것이 어렵다. 특히, 구동회로에 동작 불량이 있으면, 1열의 화소가 동작하지 않는 선 결합이 발생할 수도 있다.
도 18(A) 및 도 18(B)는 액티브 매트릭스형 EL 발광장치의 기본적인 구성을 나타낸다. 도 18(A)를 참조하면, 기판(1801)상에는 EL 소자를 통해 흐르는 전류를 제어하기 위한 TFT(이하, 전류 제어용 TFT라 함)(1802)가 형성되고, 이 전류 제어용 TFT(1802)에 양극(1803)이 접속되어 있다. 또한, 양극(1803)상에는, 유기 EL 막(전계 발광이 얻어지는 발광성 유기 재료로 된 박막)(1804) 및 음극(1805)이 형성되어 있다. 따라서, 양극(1803), 유기 EL 막(1804) 및 음극(1805)으로 구성되는 EL 소자(1806)가 형성된다.
이러한 EL 발광장치에서는, 유기 EL 막(1804)에서 생성된 발광은 양극(1803)을 통과하여, 도면에 표시된 화살표의 방향으로 방사(放射)된다. 따라서, 전류 제어용 TFT(1802)가, 관찰자 쪽으로 방사되는 발광을 차단하여 유효 발광 영역(관찰자가 발광을 볼 수 있는 영역)을 감소시키기는 차단물로서 작용한다. 유효 발광 영역이 좁은 경우, 밝은 화상을 얻기 위해서는 유기 EL 막으로부터의 발광 휘도를 증가시킬 필요가 있다. 이것은 유기 EL 막을 구동시키는 전압을 증가시킴으로써 달성될 수 있으나, 구동 전압을 증가시키면, 유기 EL 막의 열화(劣化)가 조장될 우려가 있다.
그래서, 이 문제를 해결하기 위해 설계된 도 18(B)에 나타낸 것과 같은 구성의 액티브 매트릭스형 EL 발광장치가 제안되었다. 도 18(B)를 참조하면, 기판(1801)상에 전류 제어용 TFT(1807)가 형성되고, 이 전류 제어용 TFT(1807)에 음극(1808)이 접속되어 있다. 또한, 음극(1808)상에는 유기 EL 막(1809)과 양극(1810)이 형성되어 있다. 그리하여, 음극(1808), 유기 EL 막(1809) 및 양극(1810)으로 구성되는 EL 소자(1811)가 형성된다. 즉, 이 EL 소자(1811)의 구조는 도 18(A)에 나타낸 EL 소자(1806)의 것과 역방향의 관계가 된다.
이 액티브 매트릭스형 EL 발광장치에서는, 유기 EL 막(1809)에서 생성된 후 음극(1808)측으로 진행하는 광의 대부분이 음극(1808)에서 반사되어, 양극(1810)을 통해 도면에 표시된 화살표의 방향으로 방사된다. 따라서, 음극(1810)이 형성된 영역 전체가 유효 발광 영역으로서 사용됨으로써, 광 취출 효율이 높은 액티브 매트릭스형 EL 발광장치가 얻어질 수 있다. 또한, 구동 전압이 낮더라도, 높은 발광 휘도가 얻어져 밝은 화상을 제공할 수 있다.
따라서, 본 발명의 목적은, 광 취출 효율이 높고 저비용으로 제작되도록 설계된 발광장치를 제공하는데 있다.
본 발명의 다른 목적은, 밝은 화상을 표시할 수 있는 저렴한 발광장치를 제공하는데 있다.
본 발명의 또 다른 목적은, 본 발명의 발광장치를 표시부에 사용함으로써 밝은 화상을 표시할 수 있는 저렴한 전기 기기를 제공하는데 있다.
본 발명의 발명자들은, 도 18(B)에 나타낸 바와 같은 광 취출 효율이 높은 EL 발광장치를 제작하는 경우 전류 제어용 TFT로서 n채널형 TFT를 사용하는 것이 바람직하다는고 생각하였다. 그 이유를 도 19(A) 및 도 19(B)를 참조하여 설명한다.
도 19(A)는 도 18(B)에 나타낸 구조의 전류 제어용 TFT에 p채널형 TFT(1901)를 사용한 예를 나타낸다. 이 전류 제어용 TFT(1901)는 그의 소스가 전류 공급선(1902)에 접속되고, 드레인이 EL 소자(1903)의 음극에 접속된다. 이 구조에서는, 전류 공급선(1902)의 전위를 VL(본 실시예에서는 접지 전위와 동등한 저(low) 레벨 전위)로 하고, EL 소자(1903)의 양극의 전위를 VH(본 실시예에서는 5∼10 V의 고(high) 레벨 전위)로 할 필요가 있다.
전류 제어용 TFT(1901)의 게이트의 전위는 VG이고, 소스의 전위는 VS이고, 드레인의 전위는 VD이다. 이때, 전류 제어용 TFT(1901)는 VG-VS로 표현되는 게이트 전압, VD-VS로 표현되는 소스와 드레인 사이의 전압, VS-VL로 표현되는 소스 전압, 및 VD-VL로 표현되는 드레인 전압을 가진다. VS는 EL 소자(1903)의 음극의 전위에 대응한다. 전류 제어용 TFT(1901)의 게이트가 개방되면, 전류 공급선(1902)의 전위는 VL에 가깝게 된다. 드레인의 전위 VD는 전류 공급선(1902)의 전위 VL과 동일하다.
도 19(A)에 나타낸 구조의 경우, 전류 제어용 TFT(1901)가 개방된 때, 전위 VS가 변화하기 때문에(VL에 가깝게 되기 때문에), 게이트 전압(VG-VS) 및 소스와 드레인 사이의 전압(VD-VS) 자체가 변화한다. 그 결과, 전류 제어용 TFT(1901)를 통해 흐르는 전류가 VS의 변화에 따라 변화하고, EL 소자(1903)에 안정적으로 전류를 공급하지 못하는 문제가 생긴다.
한편, 도 19(B)는 도 18(B)에 나타낸 구조의 전류 제어용 TFT에 n채널형 TFT를 사용한 예를 나타낸다. 이 경우, 전류 제어용 TFT(1904)의 소스의 전위 VS는 항상 전류 공급선(1902)의 전위 VL과 동일하기 때문에, 게이트 전압(VG-VS) 및 소스와 드레인 사이의 전압(VD-VS)이 변화하지 않는다. 따라서, 전류가 EL 소자(1903)에 안정적으로 공급될 수 있다.
상기 사실로부터, 본 발명의 발명자들은, EL 소자의 음극이 전류 제어용 TFT의 드레인에 접속되는 구조의 화소로 하는 경우, 전류 제어용 TFT로서 n채널형 TFT를 사용하는 것이 바람직하다는 인식을 얻었다.
그래서, 본 발명은, 액티브 매트릭스형 발광장치의 제조비용을 감소시키기 위해 모든 반도체 소자(대표적으로는, 박막트랜지스터)를 n채널형 반도체 소자로 형성하는 것을 특징으로 한다. 이것에 의해, p채널형 반도체 소자를 제작하는 공정의 수가 감소되어, 발광장치의 제작공정이 간략화되고, 발광장치가 낮은 비용으로 제작될 수 있다.
또한, 본 발명은, 구동회로를 n채널형 반도체 소자만으로 형성하는 것도 특징으로 한다. 즉, 일반적인 구동회로는 n채널형 반도체 소자와 p채널형 반도체 소자가 상보적으로 조합된 상보형 금속 산화물 반도체(CMOS) 회로를 기본으로 설계되지만, 본 발명에서는 n채널형 반도체 소자만을 조합하여 구동회로를 형성하고 있다.
다음에, 본 발명의 실시형태에 대하여 설명한다. 도 1은 화소부 및 그 화소부에 신호를 전송하기 위한 구동회로를 동일 절연체 상에 형성한 본 실시형태의 액티브 매트릭스형 EL 발광장치를 나타낸다.
도 1을 참조하면, 기판(11)상에 하지막으로서 절연막(12)이 형성되고, 이 절연막(12)에는, 스위칭 소자로서 동작하는 TFT(201)(이하, 스위칭용 TFT라 함), 전류 제어 소자로서 동작하는 TFT(202)(이하, 전류 제어용 TFT라 함), n채널형 TFT(203), 및 n채널형 TFT(204)가 형성되어 있다. 스위칭용 TFT(201) 및 전류 제어용 TFT(202)는 화소부에 제공되는 TFT의 예로서 나타내어져 있고, n채널형 TFT(203) 및 n채널형 TFT(204)는 구동회로에 제공되는 인버터 회로의 반도체 소자의 예로서 나타내어져 있다.
본 발명은, 기판(11)으로서 사용되는 플라스틱 기판(플라스틱 필름을 포함함)상에 발광장치를 형성하는 경우에 특히 효과적인 기술을 포함한다. 현재, 플라스틱 기판 상에 형성되는 p채널형 TFT가 양호한 전기 특성을 가질 수 있게 하는 기술은 없다. 따라서, 모든 TFT를 n채널형 TFT로 형성하는 것을 포함하는 본 발명은 플라스틱 기판 상에 액티브 매트릭스형 EL 발광장치를 제작하는데 특히 효과적인 기술이다.
먼저, 화소부에 대하여 설명한다. 스위칭용 TFT(201)는, 소스 영역(13), 분리 영역(채널 형성 영역들 사이에 존재하는 불순물 영역)(14), 분리 영역(15), 드레인 영역(16) 및 채널 형성 영역(17, 18, 19)을 가지는 활성층, 게이트 절연막(20), 게이트 전극(21a∼21c), 무기 절연막(22), 유기 절연막(23), 소스 배선(24), 및 드레인 배선(25)을 포함하는 n채널형 TFT이다. 이 스위칭용 TFT(201)는 전류 제어용 TFT의 게이트 전압을 제어하기 위한 스위칭 소자이다.
무기 절연막(22)은 질화규소막 또는 질화산화규소막(SiOxNy로 표시된다)이고, 유기 절연막(23)은 수지막(폴리이미드막, 아크릴 수지막, 폴리아미드막, 또는 벤조시클로부텐막)이다. 유기 절연막(23)에는 금속 입자 또는 탄소 입자가 분산될 수도 있다. 그러한 경우, 비저항이 1×108∼1×1010 Ωm이 되도록 금속 입자 또는 탄소 입자의 함유량을 조절하여, 정전기의 발생을 억제할 수 있다.
소스 배선(24) 및 드레인 배선(25)에는, 주기율표 1족 또는 2족에 속하는 원소(바람직하게는, 세슘, 마그네슘, 리튬, 칼슘, 칼륨, 바륨 또는 베릴륨)를 함유하는 금속막을 사용하는 것이 바람직하다. 또한, 금속막은 알루미늄막, 구리막, 은막인 것이 바람직하다. 또한, 비스무스막도 금속막으로 사용될 수 있다.
전류 제어용 TFT(202)는, 소스 영역(26), 드레인 영역(27) 및 채널 형성 영역(28)을 가지는 활성층, 게이트 절연막(20), 게이트 전극(29), 무기 절연막(22), 유기 절연막(23), 소스 배선(30), 및 화소 전극(31)을 포함하는 n채널형 TFT이다. 스위칭용 TFT(201)로부터 연장하는 드레인 배선(25)이 전류 제어용 TFT(202)의 게이트 전극(29)에 접속되어 있다. 전류 제어용 TFT(202)의 드레인 영역(27)에 접속된 화소 전극(31)은 EL 소자(40)의 음극으로서 기능한다.
화소 전극(31)은, 주기율표 1족 또는 2족에 속하는 원소(바람직하게는, 세슘, 마그네슘, 리튬, 칼슘, 칼륨, 바륨 또는 베릴륨)를 함유하는 금속막을 사용하여 형성되는 것이 바람직하다. 또한, 금속막은 알루미늄막, 구리막, 은막인 것이 바람직하다. 또한, 비스무스막도 금속막으로 사용될 수 있다.
물론, 스위칭용 TFT(201)의 소스 배선(24) 및 드레인 배선(25)과, 전류 제어용 TFT(202)의 소스 배선(30)은 화소 전극(31)과 동시에 형성되기 때문에, 상기 배선이 화소 전극(31)과 동일한 재료를 사용하여 형성된다.
또한, 비저항이 1×108∼1×1010 Ωm이 되도록 금속 입자 또는 탄소 입자를 함유하는 수지막(폴리이미드막, 아크릴 수지막, 폴리아미드막, 또는 벤조시클로부텐막)으로 된 뱅크(bank)(32)도 형성되어 있다. 비저항이 상기 범위 내에 있으면, 성막 시에 TFT의 정전 파괴의 발생을 억제할 수 있다. 또한, 유기 EL 막을 포함하는 박막(33) 및 EL 소자(40)의 양극(34)(대표적으로는 산화물 도전막으로 형성되는 전극)도 제공되어 있다.
또한, 화소 전극(음극)(31), 유기 EL 막을 포함하는 박막(32), 및 양극(34)으로 형성되는 EL 소자(40)를 덮기 위해 패시베이션막(36)이 형성되어 있다. 이 패시베이션막(36)을 형성하기 위해서는, 질화규소막, 질화산화규소막, 탄소막(바람직하게는, DLC(diamond-like carbon)막), 산화알루미늄막 또는 산화탄탈막이 사용될 수 있다. 이들 막 중 일부를 조합하여 형성된 다층 막이 형성될 수도 있다.
도 2(A) 및 도 2(B)는 화소부에 있어서의 1 화소의 회로 구성을 나타낸다. 도 2(A)를 참조하면, 스위칭용 TFT(201)의 게이트 전극(21a∼21c)에 게이트 전압을 인가하기 위한 게이트 배선(205)이 제공되어 있고, EL 소자(40)를 통해 흐르는 전류를 공급하는 전류 공급선(206)이 제공되어 있다. 또한, 전류 제어용 TFT(202)의 게이트 전극(29)에 인가된 게이트 전압을 보유하기 위한 커패시터(207)가 제공되어 있다. 전류 제어용 TFT(202)의 소스 배선(30)은 저(low) 레벨 전위(VL)로 설정되고, EL 소자의 양극(34)은 고(high) 레벨 전위(VH)로 설정된다.
도 2(B)는 1 화소의 회로 구성의 다른 예를 나타낸다. 도 2(B)에 나타낸 회로 구성에서는, 전류 공급선(206)과 전류 제어용 TFT(202) 사이에 EL 소자(208)가 형성되어 있다. 이 경우, 전류 제어용 TFT(202)의 소스 배선(30)은 고 레벨 전위(VH)로 설정되고, EL 소자의 양극(34)은 저 레벨 전위(VL)로 설정된다. 또한, 전류 공급선(206)이 EL 소자의 양극(34)으로서 기능한다.
1 화소에 2개의 TFT(하나는 스위칭용 TFT이고, 다른 하나는 전류 제어용 TFT임)를 설치한 회로에 대해서는 설명되었다. 그러나, TFT의 수는 3개, 4개, 5개, 6개, 또는 그 이상일 수도 있다. 즉, 소스 배선(24)으로부터 입력되는 비디오 신호를 변경하기 위한 스위칭용 TFT 및 EL 소자(40)를 통해 흐르는 전류의 양을 제어하기 위한 전류 제어용 TFT에 추가하여, 비디오 신호 이외의 신호를 제어하기 위한 TFT를 제공할 수도 있다.
다음에, 구동회로에 대하여 도 1을 참조하여 설명한다. n채널형 TFT(203)는 소스 영역(41), 드레인 영역(42) 및 채널 형성 영역(43)을 가지는 활성층, 게이트 절연막(20), 게이트 전극(44), 무기 절연막(22), 유기 절연막(23), 소스 배선(45), 및 드레인 배선(46)을 포함한다.
n채널형 TFT(204)는 소스 영역(47), 드레인 영역(48) 및 채널 형성 영역(49)을 가지는 활성층, 게이트 절연막(20), 게이트 전극(50), 무기 절연막(22), 유기 절연막(23), 소스 배선(51), 및 드레인 배선(46)을 포함한다. 이 드레인 배선(46)은 n채널형 TFT(203, 204)에 공통이다.
n채널형 TFT(203)의 소스 배선(45), 드레인 배선(46)(n채널형 TFT(203, 204)에 공통임) 및 n채널형 TFT(204)의 소스 배선(51)은 화소 전극(31)과 동일한 재료로 형성되어 있다.
본 실시형태에서의 TFT는 모두 엔핸스먼트(enhancement)형의 n채널형 TFT(이하, E형 NTFT라 함)으로 형성되어 있으나, n채널형 TFT(203, 204)중 어느 하나는 디플리션(depletion)형으로 형성될 수도 있다. 그러한 경우, 채널 형성 영역이 되는 반도체에 주기율표 15족에 속하는 원소(바람직하게는 인) 또는 주기율표 13족에 속하는 원소(바람직하게는 붕소)를 첨가하여 엔핸스먼트형과 디플리션형을 선택적으로 제조할 수 있다.
또한, n채널형 TFT(203, 204)들을 조합하여 NMOS 회로를 형성하는 경우, 엔핸스먼트형 TFT끼리의 조합(이하, EEMOS 회로라 함)으로 형성하는 경우와, 디플리션형 TFT와 엔핸스먼트형 TFT의 조합(이하, EDMOS 회로라 함)으로 형성하는 경우가 있다.
도 3(A)는 EEMOS 회로의 예를 나타내고, 도 3(B)는 EDMOS 회로의 예를 나타낸다. 도 3(A)에 나타낸 구성요소(301, 302) 각각은 E형 NTFT이다. 도 3(B)에 나타낸 구성요소(303, 304)는 각각 E형 NTFT 및 디플리션형의 n채널형 TFT(이하, D형 NTFT라 함)이다.
도 3(A) 및 도 3(B)에서, VDH는 정(正)의 전압이 인가되는 전원선(정(正)전원선)을 나타내고, VDL은 부(負)의 전압이 인가되는 전원선(부(負)전원선)을 나타낸다. 부전원선은 접지 전위의 전원선(접지 전원선)일 수도 있다.
도 4(A) 및 도 4(B)는 도 3(A)에 나타낸 EEMOS 회로 또는 도 3(B)에 나타낸 EDMOS 회로를 사용하여 형성된 시프트 레지스터의 예를 나타낸다. 도 4(A)의 부분(400, 401)은 플립-플롭 회로이다. 구성요소(402, 403)는 E형 NTFT이다. E형 NTFT(402)의 게이트에 클록 신호(CL)가 입력되고, E형 NTFT(403)의 게이트에는 극성이 반전된 클록 신호(CL-바(bar))가 입력된다. 부호 404는 인버터 회로를 나타낸다. 이 인버터 회로를 형성하기 위해, 도 4(B)에 나타낸 바와 같이, 도 3(A)에 나타낸 EEMOS 회로 또는 도 3(B)에 나타낸 EDMOS 회로가 사용된다.
본 발명의 실시형태에 따르면, 모든 TFT가 n채널형 TFT로 형성됨으로써, p채널형 TFT를 형성하기 위한 공정이 삭감되어 EL 발광장치의 제작공정이 간략화될 수 있다. 그리하여, 제작공정의 수율이 향상되고, EL 발광장치의 제조비용이 감소될 수 있다.
이하에 본 발명의 실시예를 섦명한다.
[실시예 1]
본 실시예에서는, 화소부 및 그 화소부의 주변부에 형성되는 구동회로를 동일한 절연체 상에 제작하는 방법을 설명한다. 그러나, 설명을 간단하게 하기 위해, 구동회로에 대해서는, n채널형 TFT를 조합시킨 NMOS 회로를 나타내는 것으로 한다.
먼저, 도 5(A)에 나타낸 바와 같이, 플라스틱으로 된 절연체(501)를 준비한다. 본 실시예에서는, 플라스틱으로 된 절연체(501)로서, 플라스틱 기판(501a)의 양면(표면 및 배면)에 보호막(탄소막, 특히, DLC(diamond-like carbon) 막)(501b, 501c)을 코팅한 절연체를 준비한다.
그 다음, 절연체(501)를 덮는 하지막(502)을 300 nm의 두께로 형성한다. 본 실시예에서는, 스퍼터링법에 의해 질화산화규소막을 적층하여 하지막(501)을 형성하였다. 이때, 절연체(501)에 접하는 층의 질소 농도를 10∼25 wt%로 하고, 다른 층보다 높게 질소를 함유시킬 수도 있다.
하지막(502)상에 스퍼터링법에 의해 두께 50 nm의 비정질 반도체막(도시되지 않음)을 형성한다. 절연체(501)가 플라스틱이기 때문에, 성막 온도가 200℃(바람직하게는 150℃)를 초과하지 않는 것이 바람직하다.
비정질 구조를 포함하는 반도체막(미(微)결정 반도체막을 포함)이면, 비정질 반도체막에 한정할 필요는 없다. 비정질 반도체막으로서, 비정질 규소 또는 비정질 규소 게르마늄막이 20∼100 nm의 두께로 사용될 수도 있다.
그 다음, 공지의 레이저 결정화 기술을 사용하여 비정질 반도체막을 결정화하여 결정성 반도체막(503)을 형성한다. 본 실시예에서는, 고체 레이저(구체적으로는, Nd:YAG 레이저의 제2 고조파)를 사용하지만, 엑시머 레이저를 사용할 수도 있다. 또한, 결정화 기술은 플라스틱으로 된 절연체(501)의 내열성이 허용하는 범위이면 어떠한 방법이라도 좋다.
그 다음, 도 5(B)에 나타낸 바와 같이, 제1 포토리소그래피 공정에 의해 결정성 반도체막(503)을 에칭하여, 섬 모양의 반도체층(504∼507)을 형성한다. 이들 반도체층은 나중에 TFT의 활성층이 되는 반도체막이다.
본 실시예에서는, 결정성 반도체막을 TFT의 활성층으로 사용하지만, 비정질 반도체막을 그 활성층으로 사용할 수도 있다. 그 다음, 본 실시예에서는, 반도체층(504∼507)상에 스퍼터링법에 의해 산화규소막으로 된 보호막(도시되지 않음)을 130 nm의 두께로 형성한다. 반도체를 p형 반도체로 하는 불순물 원소(이하, p형 불순물 원소라 함)를 반도체막(504∼507)에 첨가한다. p형 불순물 원소로서는, 주기율표 13족에 속하는 원소(전형적으로는, 붕소 또는 갈륨)가 사용될 수도 있다. 이 보호막은, 불순물을 첨가할 때 결정성 규소막이 플라즈마에 직접 노출되지 않도록 하고 미세한 농도 조절이 가능하게 되도록 제공된다.
이때 첨가되는 p형 불순물 원소의 농도는 1×1015∼5×1017 원자/㎤(전형적으로는, 1×1016∼1×1017 원자/㎤)이다. 이러한 농도로 첨가된 p형 불순물 원소는 n채널형 TFT의 스레시홀드 전압을 조절하는데 사용된다.
그 다음, 반도체막(504∼507)의 표면을 세정한다. 먼저, 오존을 함유한 순수한 물을 사용하여 표면을 세정한다. 얇은 산화물막이 표면에 형성되기 때문에, 얇은 산화물막을 1%로 희석된 불소 수용액을 사용하여 제거한다. 이러한 처리에 의해, 반도체막(504∼507)의 표면에 부착된 오염물이 제거될 수 있다. 이때, 오존의 농도는 6 mg/L 이상인 것이 바람직하다. 이들 일련의 공정이 대기에의 노출 없이 행해진다.
그 다음, 스퍼터링법에 의해 반도체막(504∼507)을 덮도록 게이트 절연막(508)을 형성한다. 게이트 절연막(508)으로서는, 두께 10∼200 nm, 바람직하게는, 50∼150 nm의 규소 함유 절연막을 사용할 수도 있다. 이것은 단층 구조 또는 적층 구조일 수 있다. 본 실시예에서는, 두께 115 nm의 질화산화규소막을 사용하였다.
본 실시예에서는, 반도체막(504∼507)의 표면 세정으로부터 게이트 절연막(508)의 형성까지의 공정을 대기에의 노출 없이 행하고, 반도체막(504∼507)과 게이트 절연막(508)의 계면에서의 오염 및 계면 준위를 감소시킨다. 이 경우, 적어도 세정실 및 스퍼터링실을 가지는 멀티체임버 방식(또는 인라인(in-line) 방식)의 장치를 사용할 수 있다. 그 다음, 제1 도전막(509)으로서 두께 30 nm의 질화탄탈막을 형성하고, 그 위에 제2 도전막(510)으로서 두께 370 nm의 텅스텐막을 형성한다. 본 실시예에서는, 제1 도전막으로서의 텅스텐막과 제2 도전막으로서의 알루미늄 합금막과의 조합, 또는 제1 도전막으로서의 티탄막과 제2 도전막으로서의 텅스텐막과의 조합을 사용할 수도 있다. 이들 금속막은 스퍼터링법에 의해 형성될 수도 있다. 또한, 스퍼터링 가스로서 Xe 및 Ne과 같은 불활성 가스를 첨가하면, 응력으로 인한 막의 벗겨짐이 방지될 수 있다. 또한, 텅스텐 타겟의 순도를 99.9999%로 하여 20 μΩcm 이하의 저항율을 갖는 저저항 텅스텐막을 형성할 수 있다. 반도체막(504∼507)의 상기한 표면 세정으로부터 제2 도전막(510)의 형성까지를 대기에의 노출없이 행할 수도 있다. 이 경우, 적어도 세정실, 절연막을 형성하기 위한 스퍼터링실, 및 도전막을 형성하기 위한 스퍼터링실을 구비한 멀티체임버 방식(또는 인라인 방식)의 장치를 사용할 수도 있다.
그 다음, 레지스트 마스크(511a∼511g)를 형성한 다음, 제1 도전막(509) 및 제2 도전막(510)을 에칭한다. 본 명세세에서는, 이 에칭 공정을 제1 에칭 공정이라 한다(도 5(C) 참조).
본 실시예에서는, ICP(유도 결합형 플라즈마) 에칭 방법을 사용한다. 그 후, 에칭 가스로서, 테트라플루오르화 탄소(CF4) 가스, 염소(Cl2) 가스 및 산소(O2) 가스의 가스 혼합물을 사용하고, 1 Pa의 압력으로 한다. 이때의 각 가스의 유량은 테트라플루오르화 탄소 가스에 대해서는 2.5×10-5 m3/min으로 하고, 염소 가스에 대해서는 2.5×10-5 m3/min으로 하고, 산소 가스에 대해서는 1.0×10-5 m3/min으로 한다.
이 상태에서 코일형 전극에 500 W의 RF 전력(13.56 MHz)을 인가하여 플라즈마를 발생시킨다. 또한, 기판이 놓이는 스테이지에는 셀프 바이어스(self bias) 전압으로서 500 W의 RF 전력(13.56 MHz)을 인가하여, 기판에 부(負)의 셀프 바이어스를 인가한다. 이 에칭 조건을 제1 에칭 조건이라 한다.
그리하여, 제2 도전막(텅스텐막)(510)이 선택적으로 에칭된다. 에칭 가스에 산소가 첨가되기 때문에, 제1 도전막(질화탄탈막)의 에칭의 진행이 매우 느리게 된다. 또한, 레지스트 마스크(511a∼511e)의 후퇴를 이용하여, 15∼45°의 테이퍼각을 가지는 테이퍼 형상으로 할 수 있다. 제1 에칭 조건으로, 25°의 테이퍼각아 얻어질 수 있다.
테이퍼는 전극의 단부의 끝면이 경사진 부분을 가리키고, 베이스와의 각도를 테이퍼각이라 부른다. 또한, 테이퍼 형상은 전극 단부가 어떤 테이퍼각을 가지고 경사진 형상을 가리키고, 사다리꼴이 테이퍼 형상에 포함된다.
그 다음, 에칭 가스로서 테트라플루오르화 탄소 가스와 염소 가스의 혼합 가스를 사용하여 에칭을 행한다. 이때의 압력은 1 Pa이고, 각 가스의 유량은 테트라플루오르화 탄소 가스 및 염소 가스에 대하여 3.0×10-5 m3/min으로 한다. 또한, 코일형 전극에 500 W의 RF 전력을 인가하고, 기판이 놓이는 스테이지에는 셀프 바이어스 전압으로서 20 W의 RF 전력을 인가한다. 이 에칭 조건을 제2 에칭 조건이라 한다.
이렇게 하여, 제1 도전막 및 제2 도전막의 적층막으로부터 스위칭용 TFT의 게이트 전극(512∼516), 소스 배선(517) 및 드레인 배선(518)이 형성된다.
그 다음, 게이트 전극(512∼516), 소스 배선(517) 및 드레인 배선(518)을 마스크로 하여, 자기정합적으로 n형 불순물 원소(본 실시예에서는 인)를 첨가한다. 이렇게 하여 형성된 불순물 영역(519∼527)은 1×1020∼1×1021 원자/㎤(전형적으로는, 2×1020∼5×1021 원자/㎤)의 농도로 n형 불순물 원소를 함유한다. 이들 불순물 영역(519∼527)이 n채널형 TFT의 소스 영역 및 드레인 영역을 형성한다.
그 다음, 레지스트 마스크(511a∼511g)를 그대로 사용하여 게이트 전극의 에칭을 행한다. 제1 에칭 처리에서의 에칭 조건은 셀프 바이어스 전압을 20 W로 하는 것이다. 이 조건에서는, 제2 도전막(텅스텐막)만이 선택적으로 에칭되어, 제2 도전막으로 된 게이트 전극(이하, 제2 게이트 전극이라 함)(528∼532), 제2 도전막으로 된 소스 배선(이하, 제2 소스 배선이라 함)(533), 및 제2 도전막으로 된 드레인 배선(이하, 제2 드레인 배선이라 함)(534)이 형성된다(도 5(D)).
그 다음, 도 5(E)에 나타낸 바와 같이, 레지스트 마스크(511a∼511g)를 그 대로 사용하여 n형 불순물 원소(본 실시예에서는, 인)을 첨가한다. 이 공정에서는, 제2 게이트 전극(528∼532)이 마스크로서 기능하고, n형 불순물 원소를 2×1016∼5×1019 원자/㎤(대표적으로는, 5×1017∼5×1018 원자/㎤)의 농도로 함유하는 n형 불순물 영역(535∼544)이 형성된다. 본 명세서에서는, 그러한 농도로 n형 불순물 원소가 첨가된 불순물 영역을 n형 불순물 영역(b)라 한다. 여기서의 첨가 조건으로는, 인이 제1 도전막과 제2 게이트 절연막을 통과하여 반도체막에 도달하도록 가속 전압을 70∼120 kV(본 실시예에서는 90 kV)로 높게 설정한다.
그 다음, 도 6(A)에 나타낸 바와 같이, 게이트 절연막(508)을 건식 에칭법으로 에칭하여, 서로 독립하여 있는 게이트 절연막(545∼549)을 형성한다. 본 실시예에서는, n형 불순물 영역(a)(519∼527)가 노출되도록 게이트 절연막을 에칭하는 예를 나타내지만, 이 게이트 절연막이 n형 불순물 영역(a)(519∼527)의 표면에 남아 있을 수도 있다.
이 에칭 조건에서는, 에칭 가스로서 CHF3(트리플루오르화 탄소) 가스를 3.5 ×10-5 m3/min의 유량으로 흐르게 하고, 에칭 압력을 7.3×103Pa로 한다. 또한, 인가 전력은 800 W로 한다.
이때, 제1 도전막(질화탄탈막)이 동시에 에칭되고, 제1 도전막으로 된 게이트 전극(이하, 제1 게이트 전극이라 함)(550∼554)이 형성된다. 따라서, 본 실시예에서 나타내는 EL 발광장치는 제1 게이트 전극과 제2 게이트 전극을 적층한 구조의 게이트 전극을 가진다.
그 다음, 도 6(A)에 나타낸 바와 같이, 제1 게이트 전극(550)이 n형 불순물 영역(b)(535, 536)의 일부와 겹친다(게이트 절연막(545)을 사이에 두고 겹친다). 즉, n형 불순물 영역(b)(535, 536)는 게이트 절연막(545)을 사이에 두고 제1 게이트 전극(550)과 겹치는 영역(535a, 535b)과, 게이트 절연막(545)을 사이에 두고 제1 게이트 전극(550)과 겹치지 않는 영역(536a, 536b)을 포함한다고 말할 수도 있다.
제1 게이트 전극(550)은 게이트 전극의 일부로서 기능하고, 게이트 절연막(545)을 사이에 두고 제1 게이트 전극(550)과 겹치는 영역(535a, 535b)은 핫 캐리어 효과를 감소시키는데 효과적이다. 따라서, 핫 캐리어 효과로 인한 열화를 억제할 수 있다. 이상의 특징은 모든 TFT에 공통이다.
그 다음, 도 6(B)에 나타낸 바와 같이, 첨가된 n형 불순물 원소를 활성화한다. 활성화 수단으로서는, 레이저 어닐이 바람직하다. 물론, 플라스틱 기판(501a)의 내열성이 허용되면, 램프 어닐, 노 어닐 또는 이들과 레이저 어닐을 병용한 수단을 사용할 수도 있다. 이때의 처리 분위기의 산소 농도를 매우 낮게 유지하는 것이 바람직하다. 이것은 게이트 전극의 산화를 방지하기 위한 것이고, 산소 농도를 1 ppm 이하로 하는 것이 바람직하다.
그 다음, 도 6(C)에 나타낸 바와 같이, 질화규소막 또는 질화산화규소막으로 된 무기 절연막(555)을 50∼200 nm의 두께로 형성한다. 이 무기 절연막(555)은 스퍼터링법에 의해 형성될 수도 있다.
그 후, 수소(H2) 가스 또는 암모니아(NH3) 가스를 사용한 플라즈마 처리에 의해 수소화 처리를 행한다. 수소화 처리가 종료된 후, 유기 절연막(556)으로서, 가시광을 투과하는 수지막을 1∼2 μm의 두께로 형성한다. 수지막으로서는, 폴리이미드막, 폴리아미드막, 아크릴 수지막 또는 BCB(벤조시클로부텐)막이 사용될 수도 있다. 또한, 감광성 수지막을 사용할 수도 있다.
본 실시예에서는, 무기 절연막(555)과 유기 절연막(556)의 적층막을 층간절연막이라 부른다.
그 다음, 도 6(D)에 나타낸 바와 같이, 층간절연막에 콘택트 홀을 형성하고, 배선(557∼562) 및 화소 전극(563)을 형성한다. 본 실시예에서는, 이 배선을, 하층측으로부터 두께 50 nm의 탄탈막, 두께 200 nm의 알루미늄막, 및 두께 200 nm의 리튬 함유 알루미늄막을 스퍼터링법에 의해 연속적으로 형성한 3층 구조의 적층막으로 한다. 또한, 리튬 함유 알루미늄막만으로 형성하는데 있어서는 증착법이 사용될 수도 있다. 그러나, 그러한 경우에도, 대기에의 노출없이 연속적으로 성막하는 것이 바람직하다. 여기서, 화소 전극(563)의 표면이 일 함수가 작은 금속면이 되도록 하는 것이 중요하다. 이것은 화소 전극(563)이 그 대로 EL 소자의 음극으로서 기능하게 되기 때문이다. 따라서, 적어도 화소 전극(563)의 표면이 주기율표 1족 또는 2족에 속하는 원소를 함유하는 금속막, 또는 비스무스(Bi)막인 것이 바람직하다. 또한, 배선(557∼562)은 화소 전극(563)과 동시에 형성되기 때문에, 이들이 동일 도전막으로 형성된다.
이때, 배선(557, 559)은 NMOS 회로의 소스 배선으로서 기능하고, 배선(558)은 드레인 배선으로서 기능한다. 또한, 배선(560)은 스위칭용 TFT의 소스 영역과 소스 배선(517)을 전기적으로 접속하는 배선으로서 기능하고, 배선(561)은 스위칭용 TFT의 드레인 영역과 드레인 배선(518)을 전기적으로 접속하는 배선으로서 기능한다. 또한, 부호 562는 전류 제어용 TFT의 소스 배선(전류 공급선에 대응함)이고, 부호 563은 전류 제어용 TFT의 화소 전극이다.
그 다음, 도 7에 나타낸 바와 같이, 화소 전극(563)의 단부를 덮도록 절연막(이하, 뱅크라 함)(564)을 형성한다. 뱅크(564)는 두께 100∼400 nm의 규소 함유 절연막 또는 유기 수지막을 패터닝하여 형성될 수 있다. 이 뱅크(564)는 화소(화소 전극)들 사이의 간극을 채우도록 형성된다. 또한, 이 뱅크는 다음에 형성되는 발광층과 같은 유기 EL 막이 화소 전극(563)의 단부에 직접 접하지 않도록 하는 목적을 가진다.
뱅크(564)는 절연막이므로, 성막 시의 소자들의 정전 파괴에 주의가 필요하다. 본 실시예에서는, 탄소 입자 및 금속 입자를 뱅크(564)용 재료인 절연막에 첨가하여, 저항율을 감소시키고 정전기의 발생을 억제한다. 이때, 저항율이 1×106∼1×1012 Ωm(바람직하기로는, 1×108∼1×1010 Ωm)이 되도록 탄소 입자 및 금속 입자의 첨가량을 조절할 수 있다. 그 다음, 증착법에 의해 EL 층(565)을 형성한다. 본 실시예에서는, 정공 주입층과 발광층의 적층체를 EL 층이라 부른다. 즉, 발광층에 대하여 정공 주입층, 정공 수송층, 정공 차단층, 전자 수송층, 전자 주입층, 및 전자 차단층을 조합시킨 적층체를 EL 층으로 정의한다. 이들 층은 유기 재료 또는 무기 재료일 수도 있고, 또는 고분자 또는 저분자일 수도 있다.
본 실시예에서는, 먼저, 전자 주입층으로서, 플르오르화 리튬(LiF)막을 20 nm의 두께로 형성하고, 발광층으로서 알루미늄-퀴놀린 착체(Alq3)를 80 nm의 두께로 추가 형성한다. 또한, 발광층에 대하여 발광 중심이 되는 도펀트(대표적으로는, 형광 색소)를 증착법에 의해 함께 첨가할 수도 있다. 이 도펀트로서는, 3중항 여기를 통해 발광하는 유기 재료가 사용될 수도 있다.
그 다음, EL 층(565)을 형성한 후, 일 함수가 크고 가시광에 대하여 투명한 산화물 도전막으로 된 양극(566)을 300 nm의 두께로 형성한다. 본 실시예에서는, 산화 아연에 산화 갈륨을 첨가한 산화물 도전막을 증착법에 의해 형성하였다. 또한, 다른 산화물 도전막으로서, 산화 인듐, 산화 아연, 산화 주석 또는 이들을 조합시킨 화합물로 된 산화물 도전막을 사용할 수도 있다. 이렇게 하여, 화소 전극(음극)(563), 및 EL 층(565)과 양극(566)을 포함하는 EL 소자(567)가 형성된다.
양극(566)이 형성된 후, EL 소자(567)를 완전히 덮도록 패시베이션막(568)을 제공하는 것이 효과적이다. 이 패시베이션막(568)은 탄소막, 질화규소막 및 질화산화규소막을 포함하는 절연막으로 형성되고, 그 절연막의 단층 또는 적층으로서 사용된다.
이때, 커버리지(coverage)가 양호한 막을 패시베이션막으로서 사용하는 것이 바람직하고, 탄소막, 특히, DLC(diamond-like carbon) 막을 사용하는 것이 효과적이다. DLC 막은 실온으로부터 100℃까지의 온도 범위에서 형성될 수 있으므로, 내열성이 낮은 EL 층(565) 위에도 용이하게 형성될 수 있다. 또한, DLC 막은 산소에 대한 높은 차단 효과를 가지고, EL 층(565)의 산화를 억제할 수 있다. 따라서, 후에 이어지는 봉지(封止) 공정을 행하는 동안 EL 층(565)이 산화되는 문제를 방지할 수 있다.
또한, 패시베이션막(568) 위에 봉지재(569)를 제공하고, 그 봉지재(569)에 커버재(570)를 부착한다. 봉지재(569)로서는, 자외선 경화 수지가 사용될 수 있고, 흡습 효과를 가진 물질 또는 산화 방지 효과를 가진 물질을 내부에 제공하는 것이 효과적이다. 또한, 본 실시예에서는, 커버재(570)로서, 탄소막(바람직하게는 DLC막)(570b, 570c)이 플라스틱 기판(플라스틱 팔름을 포함함)의 양면에 사용된다.
이렇게 하여, 도 7에 나타낸 바와 같은 구조를 가진 EL 발광장치가 완성된다. 뱅크(564)를 형성한 후, 패시베이션막(568)을 형성하기까지의 공정을 멀티체임버 방식(또는 인라인 방식)의 성막 장치를 사용하여 대기에의 노출없이 연속적으로 행하는 것이 효과적이다. 또한, 더욱 발전시켜 커버재(570)를 부착하는 공정까지를 대기에의 노출없이 연속적으로 행할 수도 있다.
이렇게 하여, 플라스틱 기판을 모체(母體)로 하는 절연체(501)상에 n채널형 TFT(601, 602), 스위칭용 TFT(n채널형 TFT)(603) 및 전류 제어용 TFT(n채널형 TFT)(604)가 형성된다. 이 제작공정까지에 필요한 포토리소그래피 공정은 5번이고, 이것은 통상의 액티브 매트릭스형 EL 발광장치에서보다 적다.
즉, TFT의 제작공정이 크게 간략화되고, 수율의 향상 및 제작 비용의 감소가 실현될 수 있다. 또한, TFT 및 EL 소자가 플라스틱 기판을 모체로 하는 절연체(커버재를 포함함)에 의해 둘러싸이도록 구성되어 있기 때문에, 매우 가요성이고 가벼운 EL 발광장치가 실현될 수 있다.
또한, 도 6(A)를 참조하여 설명된 바와 같이, 게이트 절연막을 사이에 두고 제1 게이트 전극과 겹치는 불순물 영역을 제공함으로써, 핫 캐리어 효과로 인한 열화에 매우 강한 n채널형 TFT가 형성될 수 있다. 따라서, 신뢰성이 높은 EL 발광장치가 실현될 수 있다.
또한, 도 8에는 본 실시예의 EL 발광장치의 회로 구성 예가 도시되어 있다. 본 실시예에서는, 소스측 구동회로(801), 화소부(806), 게이트측 구동회로(807)를 포함하는, 디지털 구동을 행하기 위한 회로 구성을 나타낸다. 본 명세서에서, 구동회로는 소스측 구동회로와 게이트측 구동회로를 포함하는 총칭이다.
소스측 구동회로(801)는 시프트 레지스터(802), 래치(A)(803), 래치(B)(804) 및 버퍼(805)를 포함한다. 아날로그 구동의 경우, 래치(A) 및 래치(B) 대신에 샘플링 회로(전달 게이트 또는 아날로그 스위치라고 함)가 제공될 수도 있다. 게이트측 구동회로(807)는 시프트 레지스터(808) 및 버퍼(809)를 가지고 있다. 시프트 레지스터(802. 808)로서는, 도 4에 나타낸 시프트 레지스터가 사용될 수도 있다.
본 실시예에서, 화소부(806)는 다수의 화소를 포함하고, 각 화소에 EL 소자가 제공되어 있다. 이때, EL 소자의 음극은 전류 제어용 TFT의 드레인에 전기적으로 접속되어 있는 것이 바람직하다.
소스측 구동회로(801) 및 게이트측 구동회로(807)는 모두 n채널형 TFT로 형성되고, 모든 회로는 도 3(A)에 나타낸 EEMOS 회로를 기본 단위로 하여 형성되어 있다. 종래의 CMOS 회로와 비교하여, 소비전력이 다소 증가하지만, 구동회로로서 CMOS 회로를 사용한 EL 발광장치는 그의 화소부에서 전력의 95% 정도를 소비하기 때문에, NMOS 회로를 사용함으로써 구동회로의 소비전력이 약간 증가하더라도, 중대한 문제가 되지 않는다.
도시되지 않았지만, 화소부(806)를 사이에 두고 게이트측 구동회로(807)의 반대측에 게이트측 구동회로가 더 배치될 수도 있다. 이 경우, 양 게이트측 구동회로는 동일한 구조로 공통 게이트 배선을 공유함으로써, 그 구동회로들 중 하나가 고장나더라도 다른쪽 구동회로로부터 게이트 신호가 전송되어 화소부가 정상으로 동작할 수 있는 구성이 된다.
상기한 구성은 도 5∼도 7에 나타낸 제작공정을 따라 TFT를 제작함으로써 실현될 수 있다. 또한, 본 실시예에서는, 화소부 및 구동회로부의 구성만을 나타내지만, 본 실시예의 제작공정에 따르면, 그 외에도 신호 분할 회로, D/A 컨버터 회로, 연산 증폭기 회로, 또는 γ보정 회로와 같은 논리 회로를 동일 절연체상에 형성할 수 있다. 또한, 메모리부, 마이크로프로세서 등도 동일 절연체상에 형성될 수 있다.
EL 소자를 보호하기 위한 봉지(봉입) 공정까지 행해진 후의 본 실시예의 EL 발광장치를 도 9(A) 및 도 9(B)를 참조하여 설명한다. 도 5∼도 8에서 사용된 부호들이 필요에 따라 인용될 것이다.
도 9(A)는 EL 소자의 봉지까지 행해진 상태를 나타내는 상면도이다. 도 9(B)는 도 9(A)의 A-A'선을 따라 취한 단면도이다. 점선으로 나타낸 부호 801은 소스측 구동회로를 나타내고, 부호 806은 화소부를 나타내고, 부호 807은 게이트측 구동회로를 나타낸다. 또한, 부호 901은 커버재를 나타내고, 부호 902는 제1 밀봉재를 나타내고, 부호 903은 제2 밀봉재를 나타내며, 제1 밀봉재(902) 내측에는 봉지재(907)가 제공되어 있다.
부호 904는 소스측 구동회로(801) 및 게이트측 구동회로(807)에 입력되는 신호를 전송하기 위한 배선을 나타내고, 이 배선은 외부 입력 단자인 FPC(flexibel printed circuit)(905)로부터 비디오 신호 또는 클록 신호를 받는다. 여기서는, FPC만이 도시되어 있지만, 이 FPC에는 인쇄 배선 기판(PWB)이 장착될 수 있거나, FPC는 TCP(테이프 캐리어 패키지)의 형태일 수도 있다. 또한, IC가 COG(chip on glass)에 의해 기판상에 탑재될 수도 있다.
본 명세서에서의 EL 발광장치는 EL 발광장치 본체 뿐만 아니라, 그것에 FPC, TCP 또는 PWB가 장착된 상태도 포함하는 것으로 한다.
다음에, 도 9(B)를 사용하여 단면 구조를 설명한다. 절연체(501)상에는, 화소부(806) 및 게이트측 구동회로(807)가 형성되어 있다. 화소부(806)는 다수의 화소로 구성되고, 각 화소는 전류 제어용 TFT(604) 및 그 전류 제어용 TFT(604)의 드레인에 전기적으로 접속된 화소 전극(563)을 포함한다. 게이트측 구동회로(807)는 n채널형 TFT(601)와 n채널형 TFT(602)가 조합된 NMOS 회로(도 3 참조)를 사용하여 형성된다.
화소 전극(563)은 EL 소자의 음극으로서 기능한다. 화소 전극(563)의 양 단부에는 뱅크(564)가 형성되고, 화소 전극(563)상에는 EL 소자의 EL 층(565) 및 양극(566)이 형성된다. 양극(566)은 모든 화소에 공통의 배선으로도 기능하고, 접속 배선(904)을 통해 FPC(905)에 전기적으로 접속되어 있다. 또한, 화소부(806) 및 게이트측 구동회로(807)에 포함되는 소자는 모두 양극(566) 및 패시베이션막(567)으로 덮여 있다.
또한, 제1 밀봉재(902)에 의해 커버재(901)가 부착되어 있다. 커버재(901)와 EL 소자 사이의 간격을 확보하기 위해 수지막으로 된 스페이서가 제공되어 있다. 그리고, 제1 밀봉재(902)의 내측에는 봉지재(907)가 충전되어 있다. 제1 밀봉재(902) 및 봉지재(907)로서는, 에폭시 수지를 사용하는 것이 바람직하다. 또한, 제1 밀봉재(902)는 가능한 한 수분 또는 산소를 투과시키지 않는 재료로 되어 있는 것이 바람직하다. 또한, 흡습 효과를 가진 물질 또는 산화 방지 효과를 가진 물질이 봉지재(907) 내측에 포함될 수도 있다.
EL 소자를 덮기 위해 제공된 봉지재(907)는 커버재(901)를 부착하기 위한 접착제로도 기능한다. 또한, 본 실시예에서는, 커버재(901)를 구성하는 플라스틱 기판(901a)의 재료로서, FRP(섬유유리 강화 플라스틱), PVF(폴리비닐 플루오라이드), 마일러(Mylar), 폴리에스터, 또는 아크릴이 사용될 수 있다. 그 다음, 보호막으로서 탄소막(구체적으로는, DLC(diamond-like carbon) 막)(901b, 901c)이 플라스틱 기판(901a)의 양 표면에 2∼30 nm의 두께로 형성된다. 그러한 탄소막은 산소 및 수분의 침입을 방지하는 것과 함께, 플라스틱 기판(901a)의 표면을 기계적으로 보호하는 역할을 한다. 또한, 외측의 탄소막(901b)상에 편광판(대표적으로는, 둥근 편광판)을 부착할 수도 있다.
봉지재(907)를 사용하여 커버재(901)를 접착한 후, 봉지재(907)의 측면(노출면)을 덮도록 제2 밀봉재(903)가 제공된다. 제2 밀봉재(903)는 제1 밀봉재(902)와 동일한 재료로 형성될 수도 있다.
그러한 구조의 EL 소자를 봉지재(907) 내에 봉입함으로써, EL 소자는 외부로부터 완전히 차단될 수 있고, 산화로 인한 EL 층의 열화를 촉진시키는 수분 및 산소와 같은 물질이 외부로부터 침입하는 것이 방지될 수 있다. 따라서, 신뢰성이 높은 EL 발광장치가 얻어질 수 있다.
[실시예 2]
본 실시예에서는, 실시예 1의 EL 발광장치의 것과 상이한 구조로 EL 소자를 봉입한 예에 대하여 도 10(A) 및 도 10(B)를 참조하여 설명한다. 도 9(A) 및 도 9(B)의 것과 동일하거나 대응하는 부분이 동일한 부호로 나타내어져 있다. 도 10(B)는 도 10(A)의 A-A'선을 따라 취한 단면도이다.
본 실시예에서는, TFT 및 EL 소자가 형성되는 절연체(1001)로서, 플라스틱 필름(1001a)의 양 표면에 보호막으로서 탄소막(구체적으로는, DLC 막)(1001b, 1001c)을 코팅(피복)한 것이 사용된다. 플라스틱 필름(1001a)의 양 표면에 탄소막(1001b, 1001c)을 형성하기 위해서는, 롤 대 롤(roll to roll) 방식이 사용될 수도 있다.
실시예 1에 따라 제작된 EL 소자를 가진 기판에 봉지재(907)를 사용하여 커버재(1002)를 부착한다. 커버재(1002)로서는, 플라스틱 필름(1001a)과 유사하게 플라스틱 필름(1002a)의 양 표면에 보호막으로서 탄소막(구체적으로는, DLC 막)(1002b, 1002c)을 코팅(피복)한 것이 사용된다. 또한, 커버재(1002)의 끝면(엣지부)은 제2 밀봉재(1003)로 봉지된다.
[실시예 3]
본 실시예에서는, 실시예 1에 따른 발광장치에서 n채널형 TFT(601)를 디플리션형 TFT로 형성하고, n채널형 TFT(602), 스위칭용 TFT(603) 및 전류 제어용 TFT(604) 각각을 엔핸스먼트형 TFT로 형성하는 경우에 대하여 설명한다.
먼저, 실시예 1에서와 동일한 공정에 의해 도 5(A)의 상태를 얻는다. 그 다음, 스퍼터링법에 의해 두께 100∼150 nm의 산화규소막(1101)을 형성하고, n채널형 TFT(601)가 형성되는 영역에 레지스트 마스크(1102)를 형성한다(도 11(A)).
그 다음, 레지스트 마스크(1102)를 사용하여 주기율표 13족에 속하는 원소(본 실시예에서는 붕소)를 결정성 반도체막(503)에 첨가한다. 그리하여, 붕소가 1×1015∼5×1017 원자/cm3(대표적으로는, 1×1016∼1×1017 원자/cm3)의 농도로 첨가된 영역(1103) 및 붕소가 첨가되지 않은 영역(1104)이 형성된다(도 11(B)).
그 후, 결정성 반도체막을 패터닝하여 섬 모양의 반도체막(1105∼1108)을 형성한다. 이때, 반도체막(1105)은 붕소가 첨가되지 않은 영역(1104)에 형성되고, 반도체막(1106∼1108)은 붕소가 첨가된 영역에 형성된다. 즉, 반도체막(1105)을 활성층으로 하는 TFT는 채널 형성 영역에 붕소를 함유하지 않거나 함유되어도 5×1014 원자/cm3 이하의 낮은 붕소 농도를 가지고, 반도체막(1106∼1108)을 활성층으로 하는 TFT는 채널 형성 영역에 붕소를 1×1015∼5×1017 원자/cm3(대표적으로는, 1×1016∼1×1017 원자/cm3)의 농도로 함유한다(도 11(C)).
이어서, 실시예 1과 동일한 공정을 행할 수도 있다. 본 실시예에서는, 반도체막(1105)을 사용하여 형성된 n채널형 TFT는 디플리션형 TFT(즉, 노멀리-온(normally-on) n채널형 TFT)이고, 반도체막(1106∼1108)을 사용하여 형성된 n채널형 TFT는 엔핸스먼트형 TFT(즉, 노멀리-오프(normally-off) n채널형 TFT)이다.
본 실시예를 실시한 경우, 상기한 방법으로 형성된 디플리션형 TFT 및 엔핸스먼트형 TFT를 조합시켜, 도 3(B)에 나타낸 EDMOS 회로를 형성할 수 있다.
본 실시예에서는 반도체막에 붕소를 첨가함으로써 스레시홀드 전압을 정(正)의 방향으로 시프트시키고, 붕소가 첨가된 채널 형성 영역을 가지는 TFT를 엔핸스먼트형으로 하는 예를 나타내었으나, 주기율표 15족에 속하는 원소(대표적으로는, 인 또는 비소)를 번도체막에 첨가함으로써 스레시홀드 전압을 부(負)의 방향으로 시프트시키고, 주기율표 15족에 속하는 원소가 첨가된 채널 형성 영역을 가지는 TFT를 디플리션형으로 하는 것도 가능하다.
본 실시예는 실시예 1 또는 실시예 2와 조합하여 실시될 수도 있다.
[실시예 4]
본 실시예에서는, 소스측 구동회로 및 게이트측 구동회로의 모든 TFT를 E형 NTFT로 형성하는 경우에 대하여 도 12∼도 14를 참조하여 설명한다. 본 발명에 따르면, n채널형 TFT만을 사용한 디코더가 시프트 레지스터 대신에 사용된다.
도 12는 게이트측 구동회로의 예를 나타낸다. 도 12에서, 부호 100이 게이트측 구동회로의 디코더이고, 부호 101이 게이트측 구동회로의 버퍼부이다. "버퍼부"란, 다수의 버퍼(완충 증폭기)가 집적화되어 있는 부분을 가리킨다. 또한, "버퍼"란, 후속 스테이지의 영향을 이전 스테이지에 미치지 않고 구동을 행하는 회로를 가리킨다.
먼저, 게이트측 디코더(100)를 설명한다. 디코더(100)는 입력 신호선(이하, 선택선이라 함)(102)을 가지고 있다. 도 12에는, 신호(A1) 및 신호 (A1-바(bar))(신호(A1)의 극성이 반전된 신호), 신호(A2) 및 신호(A2-바)(신호(A2)의 극성이 반전된 신호), ...., 신호(An) 및 신호(An-바)(신호(An)의 극성이 반전된 신호)를 공급하기 위한 선택선이 도시되어 있다. 즉, 2n개의 선택선이 배열되어 있다는 것을 이해할 수 있다.
선택선의 수는 게이트측 구동회로로부터 신호가 공급되는 게이트 배선의 수에 따라 결정된다. 예를 들어, 비디오 그래픽 어레이(VGA) 표시를 위한 화소부가 제공되는 경우, 게이트 배선의 수는 480개이고, 9 비트(n= 9에 해당)분으로 전체 18개의 선택선이 요구된다. 선택선(102)은 도 13의 타이밍 차트에 나타낸 신호를 전송한다. 도 13에 나타낸 바와 같이, A1의 주파수가 1이면, A2의 주파수는 2-1이고, A3의 주파수는 2-2이고, An의 주파수는 2-(n-1)이다.
부호 103a는 첫번째 스테이지의 NAND 회로(NAND 셀이라고도 함)이고, 부호 103b는 두번째 스테이지의 NAND 회로이고, 부호 103c는 n번째 스테이지의 NAND 회로이다. 필요한 NAND 회로의 수는 게이트 배선의 수와 같고, 여기서는 n개의 NAND 회로가 필요하다. 즉, 본 발명에서는, 디코더(100)가 다수의 NAND 회로로 형성되어 있다.
n채널형 TFT(104∼109)를 조합하여 각각의 NAND 회로(103a∼103c)를 형성한다. 실제로는, 2n개의 TFT를 사용하여 NAND 회로(103)를 형성한다. 각 n채널형 TFT(104∼109)의 게이트는 선택선(102)(A1, A1-바, A2, A2-바, ...., An, An-바) 중 하나에 접속되어 있다.
이때, NAND 회로(103a)에서, A1, A2, ...., An(이들을 정(正)의 선택선이라 부른다) 중 하나에 접속되는 게이트를 각각 가지는 n채널형 TFT(104∼106)는 서로 병렬로 접속되어 있고, 공통의 소스로서 부전원선(VDL)(110)에 접속되고, 공통의 드레인으로서 출력선(71)에 접속되어 있다. 또한, A1-바, A2-바, ..., An-바(이들을 부(負)의 선택선이라 부른다) 중 하나에 접속되는 게이트를 각각 가지는 n채널형 TFT(107∼109)는 서로 직렬로 접속되어 있다. 회로 단부의 n채널형 TFT(109)의 소스는 정전원선(VDH)(112)에 접속되고, 다른 회로 단부의 n채널형 TFT(107)의 드레인은 출력선(111)에 접속되어 있다.
본 발명에서는, 상기한 바와 같이, 각 NAND 회로는 직렬로 접속된 n개의 n채널형 TFT와 병렬로 접속된 n개의 n채널형 TFT를 포함한다. 그러나, n개의 NAND 회로(103a∼103c)에서 n채널형 TFT와 선택선의 조합이 서로 다르다. 즉, 출력선(111)은 반드시 하나만 선택되도록 되어 있고, 선택선들에는, 출력선들이 NAND 회로의 어레이의 끝으로부터 연속적으로 선택되도록 신호가 입력된다.
버퍼부(101)는 NAND 회로(103a∼103c)에 대응하는 다수의 버퍼(113a∼113c)로 형성되어 있다. 그러나, 버퍼(113a∼113c)는 구성이 동일할 수도 있다.
각 버퍼(113a∼113c)는 n채널형 TFT(114∼116)를 사용하여 형성된다. 디코더로로부터의 출력선(111)은 n채널형 TFT(114)(제1 n채널형 TFT)의 게이트에 입력 선으로서 접속되어 있다. n채널형 TFT(114)는 그의 소스가 정전원선(VDH)(117)에 접속되고, 그의 드레인이 화소부에 이르는 게이트 배선(118)에 접속되어 있다. n채널형 TFT(115)(제2 n채널형 TFT)는 그의 게이트가 정전원선(VDH)(117)에 접속되고, 그의 소스가 부전원선(VDL)(119)에 접속되고, 그의 드레인이 게이트 배선(118)에 접속되어 있으며, 항상 온(on) 상태에 있다.
즉, 본 발명에서, 각 버퍼(113a∼113c)는 제1 n채널형 TFT(n채널형 TFT(114)), 및 제1 n채널형 TFT와 직렬로 접속된 제2 n채널형 TFT(n채널형 TFT(115))를 포함하고, 그 제2 n채널형 TFT의 게이트가 제1 n채널형 TFT의 드레인에 접속되어 있다.
n채널형 TFT(116)(제3 n채널형 TFT)는 그의 게이트가 리셋 신호선(Rset)에 접속되고, 그의 소스가 부전원선(VDL)(119)에 접속되고, 그의 드레인이 게이트 배선(118)에 접속되어 있다. 부전원선(VDL)(119)은 접지 전원선(GND)으로서 제공될 수도 있다.
이렇게 형성된 버퍼에서는, n채널형 TFT(115)의 채널 폭(W1)과, n채널형 TFT(114)의 채널 폭(W2)은 W1 < W2의 관계에 있다. 채널 폭은 채널 길이에 수직인 방향에서의 채널 형성 영역의 크기이다.
버퍼(113a)는 아래에서 설명되는 바와 같이 동작한다. 먼저, 출력선(111)에 부의 전압이 인가되어 있을 때, n채널형 TFT(114)는 오프 상태(채널이 형성되어 있지 않은 상태)로 된다. 한편, n채널형 TFT(115)는 항상 온 상태(채널이 형성되어 잇는 상태)이기 대문에, 게이트 배선(118)에는 부전원선(119)의 전압이 인가된다.
출력선(111)에 정의 전압이 인가된 경우, n채널형 TFT(114)는 온 상태로 된다. 이때, n채널형 TFT(114)의 채널 폭이 n채널형 TFT(115)의 채널 폭보다 크기 때문에, 게이트 배선(118)의 전위가 n채널형 TFT(114)의 출력에 의해 끌어 당겨져, 결과적으로 정전원선(117)의 전압이 게이트 배선(118)에 인가된다.
그리하여, 게이트 배선(118)을 통해 출력선(111)에 정의 전압이 인가될 때는 정의 전압(화소의 스위칭 소자로서 사용되는 n채널형 TFT가 온 상태로 되도록 하는 전압)이 출력되고, 출력선(111)에 부의 전압이 인가될 때는 부의 전압(화소의 스위칭 소자로서 사용되는 n채널형 TFT가 오프 상태로 되도록 하는 전압)이 항상 출력된다.
n채널형 TFT(116)는 정의 전압이 인가된 게이트 배선(118)의 전위를 강제로 부의 전압까지 감소시키는 리셋 스위치로서 사용된다. 즉, 게이트 배선(118)의 선택 기간이 종료된 후, 리셋 신호가 입력되어 게이트 배선(118)에 부의 전압을 인가한다. 그러나, n채널형 TFT(116)는 생략될 수도 있다.
상기한 바와 같이 동작하는 게이트측 구동회로에 의해 게이트 배선들이 연속적으로 선택된다. 도 14는 소스측 구동회로의 구성을 나타낸다. 도 14에 나타낸 소스측 구동회로는 디코더(121), 래치(122), 및 버퍼부(123)를 포함하고 있다. 디코더(121) 및 버퍼부(123)의 구성은 게이트측 구동회로의 디코더 및 버퍼부의 구성과 동일하므로, 이들에 대한 설명은 생략한다.
도 14에 나타낸 소스측 구동회로에서, 래치(122)는 첫번째 스테이지의 래치(124) 및 두번째 스테이지의 래치(125)로 형성되어 있다. 첫번째 스테이지의 래치(124)와 두번째 스테이지의 래치(125) 각각은 m개의 n채널형 TFT(126a∼126c)로 각각 형성된 다수의 단위 유닛(127a 또는 127b)을 가지고 있다. 디코더(121)로부터의 출력선(128)은 단위 유닛(127a)을 구성하는 m개의 n채널형 TFT(126a∼126c) 각각의 게이트에 입력선으로서 접속되어 있다. m은 임의의 정수(整數)이다.
예를 들어, VGA 표시의 경우, 소스 배선의 수는 640개이다. m = 1인 경우는, 640개의 NAND 회로 및 20개의 선택선(10 비트분에 대응함)이 요구된다. 그러나, m = 8인 경우에는, 필요한 NAND 회로의 수는 80개이고, 필요한 선택선의 수는 14개이다(7 비트분에 대응함). 즉, 소스 배선의 수가 M개이면, 필요한 NAND 회로의 수는 (M/m)개이다.
삭제
n채널형 TFT(126a-126c)의 소스는 비디오 신호선(V1, V2, ..., Vk)(129)에 각각 접속되어 있다. 즉, 출력선(128)에 정의 전압이 인가되면, n채널형 TFT(126a-126c)는 동시에 온 상태로 되어, 각각에 대응하는 비디오 신호가 취해진다. 이렇게 취해진 비디오 신호들은 n채널형 TFT(126a∼126c)에 접속된 커패시터(130a∼130c)에 보유된다.
두번째 스테이지의 래치(125)는 m개의 n채널형 TFT(131a∼131c)에 의해 각각 형성된 다수의 단위 유닛(127b)을 가지고 있다. 모든 n채널형 TFT(131a∼131c)의 게이트는 래치 신호선(132)에 접속되어 있다. 래치 신호선(132)에 부의 전압이 인가되면, n채널형 TFT(131a∼131c)는 동시에 온 상태로 된다.
그 다음, 커패시터(130a∼130c)에 보유된 신호는 n채널형 TFT(131a∼131c)에 각각 접속된 커패시터(133a∼133c)에 보유되고, 버퍼(123)로 동시에 출력된다. 그 다음, 그 신호들은 도 13을 참조하여 앞에서 설명된 바와 같이 버퍼를 통해 소스 배선(134)으로 출력된다. 소스 배선들은 앞에서 설명된 바와 같이 동작하는 소스측 구동회로에 의해 연속적으로 선택된다.
따라서, 게이트측 구동회로 및 소스측 구동회로는 n채널형 TFT만으로 형성됨으로써, 화소부 및 구동회로를 위한 모든 TFT는 n채널형 TFT로 형성될 수 있다. 또한, 본 발명은 게이트측 구동회로와 소스측 구동회로중 하나가 외부 장착 IC(대표적으로는, TCP 형태 또는 COG 방식으로)로서 제공되는 발광장치에도 적용될 수 있다.
[실시예 5]
본 실시예에서는, 소스측 구동회로와 게이트측 구동회로 각각이 E형 NTFT와 D형 NTFT를 조합하여 형성되는 경우에 대하여 도 15 및 도 16을 참조하여 설명한다.
도 15는 게이트측 구동회로의 예를 나타낸다. 도 15를 참조하면, 시프트 레지스터(140), NAND 회로부(141), 및 버퍼부(142)가 제공되어 있다.
시프트 레지스터(140)는 도 4에 나타낸 시프트 레지스터의 구체예이다. 클록 신호선(143), 극성이 반전된 클록을 공급하기 위한 클록 신호선(144), 정전원선(VDH)(150), 및 접지 전원선(GND)(151)이 제공되어 있다. 본 실시예에서는, 시프트 레지스터(140)를 구성하는 기본 단위로서 3개의 플립-플롭 회로(147a∼147c)가 도시되어 있다. 실제로는, 3개 이상의 다수의 플립-플롭 회로가 직렬로 접속되어 시프트 레지스터(140)를 형성한다.
본 실시예에서, 플립-플롭 회로(147a)는 도 4에 나타낸 플립-플롭 회로(400)에 대응하고, 플립-플롭 회로(147b)는 플립-플롭 회로(401)에 대응한 회로 구성으로 되어 있다. 플립-플롭 회로(147a∼147c) 각각은 E형 NTFT 및 D형 NTFT에 의해 형성된다.
플립-플롭 회로(147a)에서, E형 NTFT(148)는 그의 게이트가 클록 신호선(143)에 접속되어 있고, 도 3(B)에 나타낸 구조의 EDMOS 회로(149a∼149c)는 도 4에 나타낸 것과 같은 구성으로 형성되어 있다. 부호 150은 정전원선(VDH)이고, 부호 151은 접지 전원선(GND)이다.
플립-플롭 회로(147b)는 극성이 반전된 클록 신호선(144)에 E형 NTFT(152)의 게이트가 접속되는 것을 제외하고는 플립-플롭 회로(147a)와 동일한 구성을 가진다.
플립-플롭 회로(147a)의 출력선(153) 및 플립-플롭 회로(147b)의 출력선(154)은 NAND 회로(155a)에 접속되어 있다. NAND 회로부(141)에는 3개의 NAND 회로(155a∼155c)가 도시되어 있으나, 실제로는, NAND 회로부(141)는 3개 이상의 다수의 NAND 회로로 형성된다. 2개의 플립-플롭 회로에 대응하여 하나의 NAND 회로가 제공되어 있다. NAND 회로(155a∼155c) 각각은 E형 NTFT(156, 157) 및 D형 NTFT(159)에 의해 형성된다.
NAND 회로(155a)에서, E형 NTFT(156)는 그의 게이트가 출력선(153)에 접속되고, 그의 소스가 접지 전원선(151)에 접속되고, 그의 드레인이 E형 NTFT(157)에 접속되어 있다. E형 NTFT(157)는 그의 게이트가 출력선(154)에 접속되고, 그의 소스가 E형 NTFT(156)의 드레인에 접속되고, 그의 드레인이 출력선(158)에 접속되어 있다. D형 NTFT(159)는 그의 소스가 정전원선(160)에 접속되고, 그의 게이트 및 드레인이 출력선(158)에 접속되어 있다.
NAND 회로(155a)로부터의 출력선(158)은 EDMOS 회로(인버터 회로라고도 불릴 수 있음)(161a)에 접속되어 있다. 버퍼부(142)에는 3개의 EDMOS 회로(161a∼161c)가 나타내어져 있으나, 실제로는, 버퍼부(142)는 3개 이상의 다수의 EDMOS 회로로 형성된다.
EDMOS 회로(161a)에서, E형 NTFT(162)는 그의 게이트가 출력선(158)에 접속되고, 그의 소스가 부전원선(VDL)(163)에 접속되고, 그의 드레인이 출력선(164)(화소부의 게이트 배선에 대응함)에 접속되어 있다. 또한, D형 NTFT(165)는 그의 게이트 및 드레인이 출력선(164)에 접속되고, 그의 소스가 정전원선(160)에 접속되어 있다.
다음에, 도 16은 소스측 구동회로의 구성을 나타낸다. 도 16에 나타낸 소스측 구동회로는 도 15에 나타낸 게이트측 구동회로에 전달 게이트(165a∼165c)를 부가한 구성으로 되어 있고, 시프트 레지스터(140), NAND 회로부(141), 및 버퍼부(142)는 동일한 회로들을 사용할 수 있다. 이 구성은 아날로그 구동을 행하는 경우의 구성이다.
본 실시예에서는, 2개의 E형 NTFT가 전달 게이트(165a∼165c)에 병렬로 제공되어 있다. 그러나, 이것은 용장 설계이고, 전류 공급 능력을 향상시키기 위한 수단이다. 부호 166은 비디오 신호선이다.
본 실시예에서, 디지털 구동을 행하는 경우, 도 14에 나타낸 래치(122) 및 버퍼부(123)는 NAND 회로부(141) 아래에 제공될 수도 있다. 반대로, 아날로그 구동에 도 14에 나타낸 소스측 구동회로를 채용하기 위해서는, 래치(122)가 생략될 수 있고, 도 16에 나타낸 전달 게이트가 버퍼부(123) 다음의 스테이지에 부가될 수도 있다.
상기한 바와 같이, 게이트측 구동회로 및 소스측 구동회로는 n채널형 TFT만으로 형성됨으로써, 화소부 및 구동회로를 위한 모든 TFT가 n채널형 TFT로 형성될 수 있다. 또한, 본 발명은 게이트측 구동회로와 소스측 구동회로 중 하나가 외부 장착 IC로서 제공되는 발광장치에도 적용될 수 있다.
[실시예 6]
도 17(A) 및 도 17(B)는 본 발명의 EL 발광장치의 각 화소의 구성 예를 나타낸다. 도 17(A)에서, 부호 1701은 게이트 배선이고, 부호 1702는 소스 배선이고, 부호 1703은 정전원선이고, 부호 1704는 부전원선(접지 전원선일 수도 있음)이다. 부호 1705∼1708은 E형 NTFT이고, 부호 1709, 1710은 D형 NTFT이다. 부호 1711로 나타낸 EL 소자는 E형 NTFT(1708)에 접속되어 있다.
본 실시예의 화소에서는, 하나의 화소에 6개의 TFT가 제공되어, 스태티 랜덤 액세스 메모리(SRAM)를 형성한다. 구체적으로는, 다수의 E형 NTFT 및 다수의 D형 NTFT가 SRAM을 형성한다. 따라서, 본 발명을 실시하는데 있어서, 하나의 화소에 포함되는 TFT의 수는 특별히 한정되지 않는다.
본 실시예의 화소에서는, E형 NTFT(1705)는 스위칭용 TFT로서 기능하고, E형 NTFT(1708)는 전류 제어용 TFT로서 기능한다. 또한, E형 NTFT(1706) 및 D형 NTFT(1709)로 구성되는 인버터 회로와, E형 NTFT(1707) 및 D형 NTFT(1710)로 구성되는 인버터 회로가 조합되어 메모리 기능을 행한다.
도 17(B)는 도 17(A)에 나타낸 인접한 2개의 화소가 공통의 부전원선을 가지고 대칭으로 배치되어 있는 화소 구성의 예를 나타낸다. 이렇게 하여, 각 화소에서의 배선의 수가 감소될 수 있어, 화소 밀도가 증가될 수 있다.
본 실시예의 구성은 실시예 1∼5 중 어느 것과도 조합되어 실시될 수 있다.
[실시예 7]
실시예 4 또는 실시예 5의 소스측 구동회로 및 게이트측 구동회로는 액정 표시장치에도 사용될 수 있다. 즉, 도 3(A)에 나타낸 EEMOS 회로, 도 3(B)에 나타낸 EDMOS 회로, 도 4에 나타낸 시프트 레지스터, 도 13에 나타낸 게이트측 구동회로, 및 도 14에 나타낸 소스측 구동회로 중 어느 것이라도 액정 표시장치의 구동회로를 형성하는데 사용될 수 있다.
액정 표시장치는 액정 패널에 가요성 인쇄 회로(FPC)가 부착된 액정 모듈을 가리킨다. 액정 모듈은 FPC가 접속되는 부재로서 인쇄 배선 기판(PWB)이 제공되어 있는 구성을 가질 수도 있다. 또한, 액정 모듈은 집적회로(IC)가 FPC에 접속되는 테이프 캐리어 패키지(TCP)도 가질 수 있다. IC가 COG(칩 온 글래스) 방식으로 기판상에 장착될 수도 있다.
[실시예 8]
본 발명을 실시하는데 있어서는, 탑 게이트형 TFT(대표적으로는, 플레이너형 TFT)뿐만 아니라, 보텀 게이트형 TFT(대표적으로는, 역 스태거형 TFT)도 사용될 수 있다. 또한, 반도체 기판(대표적으로는, 실리콘 기판)상에 형성된 MOSFET가 사용될 수도 있다.
본 실시예의 구성은 실시예 1∼7 중 어느 것과도 조합되어 실시될 수 있다.
[실시예 9]
본 발명을 실시함으로써 형성되는 발광장치 또는 액정 표시장치는 다양한 전자 장치의 표시부로서 사용될 수 있다. 본 발명의 전자 장치로서는, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 장착형 디스플레이), 자동차 내비게이션 시스템, 차량 오디오, 노트북형 퍼스널 컴퓨터, 게임기, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 휴대형 게임기, 전자 책 등), 및 기록 매체를 구비한 화상 재생 장치를 들 수 있다. 전자 장치의 구체 예를 도 20 및 도 21에 나타낸다.
도 20(A)는 케이스(2001), 지지대(2002), 표시부(2003)를 포함하는 EL 디스플레이를 나타낸다. 본 발명의 발광 장치 또는 액정 표시장치는 표시부(2003)에 사용될 수 있다. 표시부(2003)에 EL 발광장치를 사용하는 경우, EL 발광장치는 자기 발광형이기 때문에, 백라이트가 필요하지 않고, 표시부가 얇게 될 수 있다.
도 20(B)는 본체(2101), 표시부(2102), 음성 입력부(2103), 조작 스위치(2104), 배터리(2105), 및 수상(受像)부(2106)를 포함하는 비디오 카메라를 나타낸다. 본 발명의 발광장치 또는 액정 표시장치는 표시부(2102)에 사용될 수 있다.
도 20(C)는 본체(2201), 표시부(2202), 접안부(接眼部)(2203), 및 조작 스위치(2204)를 포함하는 디지털 카메라를 나타낸다. 본 발명의 발광장치 또는 액정 표시장치는 표시부(2202)에 사용될 수 있다.
도 20(D)는 기록 매체를 구비한 화상 재생 장치(구체적으로는, DVD 재생 장치)를 나타내고, 이 장치는 본체(2301), 기록 매체(CD, LD, DVD 등)(2302), 조작 스위치(2303), 표시부(a)(2304), 및 표시부(b)(2305) 등을 포함한다. 표시부(a)(2304)는 주로 화상 정보를 표시하는데 사용된다. 표시부(b)(2305)는 주로 문자 정보를 표시하는데 사용된다. 본 발명의 발광장치 또는 액정 표시장치는 표시부(a)(2304) 및 표시부(b)(2305)에 적용될 수 있다. 기록 매체를 구비한 화상 재상 장치에는 CD 재생 장치 및 게임 기기와 같은 장치가 포함된다.
도 20(E)는 본체(2401), 표시부(2402), 수상부(2403), 조작 스위치(2404), 및 메모리 슬롯(2405)을 포함하는 휴대형(모바일) 컴퓨터를 나타낸다. 본 발명의 발광장치 또는 액정 표시장치는 표시부(2402)에 적용될 수 있다. 이 휴대형 컴퓨터는 플래시 메모리 또는 불휘활성 메모리를 집적화한 기록 매체에 정보를 기록하고, 그 정보를 재생할 수 있다.
도 21(F)는 본체(2501), 케이스(2502), 표시부(2503), 및 키보드(2504)를 포함하는 퍼스널 컴퓨터를 나타낸다. 본 발명의 발광장치 또는 액정 표시장치는 표시부(2503)에 적용될 수 있다.
상기 전자 장치들은 인터넷 또는 CATV(케이블 텔레비전)와 같은 전자 통신 선로를 통해 전송된 정보를 표시하는 일이 많고, 특히 동영상 정보를 표시하는 기회가 증가하고 있다. 표시부에 EL 발광장치를 사용한 경우, EL 발광장치의 응답 속도가 매우 빠르기 때문에, 지연 없이 동영상을 표시하는 것이 가능하게 된다.
또한, EL 발광장치의 발광부가 전력을 소비하기 때문에, 발광부가 가능한 한 작게 되도록 정보를 표시하는 것이 바람직하다. 따라서, 휴대형 정보 단말기, 특히 휴대 전화기 또는 차량 오디오와 같은, 문자 정보를 주로 나타내는 표시부에 EL 발광장치를 사용하는 경우에는, 비발광부를 배경으로 하여 발광부에서 문자 정보를 형성하도록 구동하는 것이 바람직하다.
여기서, 도 21(A)는 휴대 전화기를 나타내고, 부호 2601은 키 조작을 행하는 부분(조작부)을 나타내고, 부호 2602는 정보 표시를 행하는 부분(정보 표시부)을 나타내고, 조작부(2601)와 정보 표시부(2602)는 연결부(2603)에 의해 연결되어 있다. 또한, 조작부(2601)는 음성 출력부(2604) 및 조작 스위치(2605)를 구비하고, 정보 표시부(2602)는 음성 입력부(2606) 및 표시부(2607)를 구비하고 있다.
본 발명의 발광장치 또는 액정 표시장치는 표시부(2607)에 사용될 수 있다. EL 발광장치를 표시부(2607)에 사용하는 경우, 검은색 배경에 흰색 문자를 표시함으로써 휴대 전화기의 소비전력을 억제할 수 있다.
도 21(A)에 나타낸 휴대 전화기의 경우, 표시부(2607)에 사용된 EL 발광장치는 센서(NMOS 센서)를 내장하고, 사용자의 지문(指紋) 또는 수상(手相)을 판독하여 사용자를 인증하는 인증 시스템용 단말기로서 사용될 수도 있다. 또한, 외부의 밝기(조도)를 고려하고 이미 설정된 콘트라스트로 정보 표시가 가능하게 되도록 발광시킬 수도 있다.
또한, 조작 스위치(2605)를 사용할 때는 휘도를 감소시키고, 조작 스위치의 사용을 종료한 때는 휘도를 증가시킴으로써, 저소비전력화할 수도 있다. 또한, 호출이 수신된 때 표시부(2607)의 휘도를 증가시키고, 통화 중에는 휘도를 감소시킴으로써, 저소비전력화할 수 있다. 또한, 전화기를 계속적으로 사용할 때는, 리셋되지 않는 한 시간 제어에 의해 표시가 오프로 되도록 하는 기능을 구비함으로써, 저소비전력화를 실현할 수 있다. 이러한 제어는 수동으로 동작될 수도 있다.
또한, 도 21(B)는 케이스(2701), 표시부(2702), 및 조작 스위치(2703, 2704)를 포함하는 오디오를 나타낸다. 본 발명의 발광장치 또는 액정 표시장치는 표시부(2703)에 적용될 수 있다. 또한, 본 실시예에서는, 차량 장착 오디오(카 오디오)를 나타내지만, 고정형 오디오(오디오 컴포넌트)에 사용될 수도 있다. 표시부(2702)에 EL 발광장치를 사용하는 경우, 검은색 배경에 흰색 문자를 표시함으로써 소비전력을 억제할 수 있다.
또한, 위에 나타낸 전자 장치는 표시부에 사용되는 발광장치 또는 액정 표시장치에 광 센서를 내장하여, 사용 환경의 밝기를 검출하는 수단을 제공할 수도 있다. 표시부에 EL 발광장치를 사용하는 경우, 사용 환경의 밝기에 따라 발광 휘도를 변조하는 기능을 구비할 수도 있다. 구체적으로는, 이것은 표시부에 사용하는 EL 발광장치에 NMOS 회로로 형성된 이미지 센서(표면형, 직선형 또는 점형의 센서)를 제공하고, 본체 또는 케이스에 CCD(전하 결합 소자)를 제공함으로써 실시될 수 있다. 사용자는 사용 환경의 밝기에 비하여 콘트라스트비로 100∼150의 밝기를 확보할 수 있으면 아무런 문제없이 화상 또는 문자 정보를 인식할 수 있다. 즉, 사용 환경이 밝은 경우에는, 화상의 휘도를 높이고, 사용 환경이 어두운 경우에는, 화상의 휘도를 억제함으로써, 소비전력을 억제할 수 있다.
상기한 바와 같이, 본 발명의 적용 범위는 매우 넓고, 본 발명은 다양한 분야의 전자 장치에 사용될 수 있다. 또한, 본 실시예의 전자 장치는 실시예 1∼5의 구조 중 어느 것을 포함하는 발광장치 또는 액정 표시장치를 사용할 수 있다.
삭제
본 발명을 실시함으로써 저비용 및 고수율로 광 취출 효율이 높은 발광장치를 제작할 수 있다. 따라서, 밝은 화상을 표시할 수 있는 저렴한 발광장치가 제공될 수 있다. 또한, 밝은 화상을 표시할 수 있는 저렴한 발광장치를 표시부에 사용함으로써, 밝은 화상을 표시할 수 있는 표시부를 구비한 저렴한 전자 장치가 제공될 수 있다.

Claims (45)

  1. 기판 위에 형성된 다수의 화소를 포함하는 표시부와,
    상기 기판 위에 형성된 구동회로를 포함하는 발광장치로서,
    상기 표시부 및 상기 구동회로의 모든 반도체 소자가 n채널형 반도체 소자이고,
    상기 다수의 화소 각각이 발광 소자를 포함하는 것을 특징으로 하는 발광장치.
  2. 기판 위에 형성되고, 스위칭 소자와 전류 제어 소자를 포함하는 표시부와,
    상기 기판 위에 형성된 인버터 회로를 포함하는 구동회로를 포함하는 발광장치로서,
    상기 스위칭 소자, 상기 전류 제어 소자, 및 상기 인버터 회로의 모든 반도체 소자가 n채널형 반도체 소자이고,
    상기 표시부가 다수의 화소를 포함하고, 상기 다수의 화소 각각이 발광 소자를 포함하는 것을 특징으로 하는 발광장치.
  3. 기판 위에 형성된 다수의 화소를 포함하는 표시부와,
    상기 기판 위에 형성된 구동회로를 포함하는 발광장치로서,
    상기 구동회로가 다수의 NAND 회로를 가진 디코더 회로를 포함하고,
    상기 다수의 NAND 회로의 모든 반도체 소자가 n채널형 반도체 소자이고,
    상기 다수의 화소 각각이 발광 소자를 포함하는 것을 특징으로 하는 발광장치.
  4. 기판 위에 형성된 다수의 화소를 포함하는 표시부와,
    상기 기판 위에 형성된 버퍼 회로를 포함하는 구동회로를 포함하는 발광장치로서,
    상기 버퍼 회로의 모든 반도체 소자가 n채널형 반도체 소자이고,
    상기 버퍼 회로가 제1 반도체 소자와, 그 제1 반도체 소자와 직렬로 접속된 제2 반도체 소자를 포함하고, 상기 제2 반도체 소자의 게이트가 상기 제1 반도체 소자의 드레인에 접속되어 있고,
    상기 다수의 화소 각각이 발광 소자를 포함하는 것을 특징으로 하는 발광장치.
  5. 기판 위에 형성된 다수의 화소를 포함하는 표시부와,
    상기 기판 위에 형성된 디코더 회로를 포함하는 구동회로를 포함하는 발광장치로서,
    상기 디코더 회로가 다수의 NAND 회로와 버퍼 회로를 포함하고,
    상기 다수의 NAND 회로 및 상기 버퍼 회로의 모든 반도체 소자가 n채널형 반도체 소자이고,
    상기 버퍼 회로가 제1 박막트랜지스터와, 그 제1 박막트랜지스터와 직렬로 접속된 제2 박막트랜지스터를 포함하고, 상기 제2 박막트랜지스터의 게이트가 상기 제1 박막트랜지스터의 드레인에 접속되어 있고,
    상기 다수의 화소 각각이 발광 소자를 포함하는 것을 특징으로 하는 발광장치.
  6. 기판 위에 형성된 다수의 화소를 포함하는 표시부와,
    상기 기판 위에 형성된 구동회로를 포함하는 발광장치로서,
    상기 구동회로가, 엔핸스먼트형의 n채널형 박막트랜지스터들과 디플리션형의 n채널형 박막트랜지스터들을 포함하는 다수의 플립-플롭 회로를 가진 시프트 레지스터를 포함하고,
    상기 표시부 및 상기 구동회로의 모든 반도체 소자가 n채널형 반도체 소자이고,
    상기 다수의 화소 각각이 발광 소자를 포함하는 것을 특징으로 하는 발광장치.
  7. 기판 위에 형성된 다수의 화소를 포함하는 표시부와,
    상기 기판 위에 형성된 구동회로를 포함하는 발광장치로서,
    상기 구동회로가, 엔핸스먼트형의 n채널형 박막트랜지스터들과 디플리션형의 n채널형 박막트랜지스터들을 포함하는 다수의 플립-플롭 회로를 가진 시프트 레지스터와, 엔핸스먼트형의 n채널형 박막트랜지스터들과 디플리션형의 n채널형 박막트랜지스터들을 포함하는 다수의 NAND 회로를 포함하고,
    상기 표시부 및 상기 구동회로의 모든 반도체 소자가 n채널형 반도체 소자이고,
    상기 다수의 화소 각각이 발광 소자를 포함하는 것을 특징으로 하는 발광장치.
  8. 기판 위에 형성된 다수의 화소를 포함하는 표시부와,
    상기 기판 위에 형성된 구동회로를 포함하는 발광장치로서,
    상기 다수의 화소 각각이 다수의 엔핸스먼트형의 n채널형 박막트랜지스터와 다수의 디플리션형의 n채널형 박막트랜지스터를 포함하고,
    상기 표시부 및 상기 구동회로의 모든 반도체 소자가 n채널형 반도체 소자이고,
    상기 다수의 화소 각각이 발광 소자를 포함하는 것을 특징으로 하는 발광장치.
  9. 기판 위에 형성된 다수의 화소를 포함하는 표시부와,
    상기 기판 위에 형성된 구동회로를 포함하는 발광장치로서,
    상기 다수의 화소 각각이 다수의 엔핸스먼트형의 n채널형 박막트랜지스터와 다수의 디플리션형의 n채널형 박막트랜지스터로 형성된 SRAM을 포함하고,
    상기 표시부 및 상기 구동회로의 모든 반도체 소자가 n채널형 반도체 소자이고,
    상기 다수의 화소 각각이 발광 소자를 포함하는 것을 특징으로 하는 발광장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 기판이 보호막으로 덮여 있는 플라스틱 기판인 것을 특징으로 하는 발광장치.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 반도체 소자가 박막트랜지스터를 포함하는 것을 특징으로 하는 발광장치.
  12. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 구동회로가 EEMOS 회로와 EDMOS 회로 중 적어도 하나의 회로를 포함하는 것을 특징으로 하는 발광장치.
  13. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 발광장치가, EL 디스플레이, 화상 제생 장치, 퍼스널 컴퓨터, 비디오 카메라, 디지털 카메라, 모바일 컴퓨터, 휴대 전화기, 및 오디오 장치로 이루어진 군에서 선택된 전기 기기에 설치되는 것을 특징으로 하는 발광장치.
  14. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 반도체 소자가, 직렬로 접속된 n개의 n채널형 반도체 소자, 및 병렬로 접속된 n개의 n채널형 반도체 소자를 포함하는 것을 특징으로 하는 발광장치.
  15. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 발광장치가 전계 발광(EL: electro-luminescence) 표시장치인 것을 특징으로 하는 발광장치.
  16. 제 6 항 또는 제 7 항에 있어서, 상기 다수의 플립-플롭 회로 각각이 엔핸스먼트형의 n채널형 박막트랜지스터와 2개의 회로를 포함하는 것을 특징으로 하는 발광장치.
  17. 제 16 항에 있어서, 상기 2개의 회로 중 하나가 EEMOS 회로인 것을 특징으로 하는 발광장치.
  18. 제 6 항 또는 제 7 항에 있어서, 상기 다수의 플립-플롭 회로 각각이 인버터 회로를 더 포함하는 것을 특징으로 하는 발광장치.
  19. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 엔핸스먼트형의 n채널형 박막트랜지스터들 중 하나가 상기 디플리션형의 n채널형 박막트랜지스터들 중 하나와 전기적으로 접속되어 있는 것을 특징으로 하는 발광장치.
  20. 제 6 항 또는 제 7 항에 있어서, 상기 다수의 플립-플롭 회로가 직렬로 접속되어 있는 것을 특징으로 하는 발광장치.
  21. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 표시부에 있어서의 적어도 반도체 소자가 적어도 2개의 채널 형성 영역을 가지는 것을 특징으로 하는 발광장치.
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