JPH1195249A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH1195249A JPH1195249A JP25362597A JP25362597A JPH1195249A JP H1195249 A JPH1195249 A JP H1195249A JP 25362597 A JP25362597 A JP 25362597A JP 25362597 A JP25362597 A JP 25362597A JP H1195249 A JPH1195249 A JP H1195249A
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Abstract
(57)【要約】
【課題】 装置全体の電源を落した際における残像を迅
速に取り除く。 【解決手段】 走査信号が走査線を通じてゲートに入力
され、表示信号が信号線を通じてソースおよびドレイン
の一方に入力され、ソースおよびドレインの他方が、互
いに並列に接続された蓄積容量と液晶表示画素に対して
接続されたスイッチング素子と、前記スイッチング素子
に対して、前記液晶表示画素に表示信号を供給する場合
に、そのスイッチング素子を導通させる信号を与えると
共に、前記液晶表示画素および前記蓄積容量の電荷を放
電させる場合に、これを導通させて前記信号線に放電さ
せるような走査信号を与える駆動手段と、を備え、前記
スイッチング素子として、デプレッション型のトランジ
スタを用い、装置全体に対する給電停止状態時において
は、このスイッチング素子を介して、前記液晶表示画素
および蓄積容量と前記信号線との間に放電路を確保す
る。
速に取り除く。 【解決手段】 走査信号が走査線を通じてゲートに入力
され、表示信号が信号線を通じてソースおよびドレイン
の一方に入力され、ソースおよびドレインの他方が、互
いに並列に接続された蓄積容量と液晶表示画素に対して
接続されたスイッチング素子と、前記スイッチング素子
に対して、前記液晶表示画素に表示信号を供給する場合
に、そのスイッチング素子を導通させる信号を与えると
共に、前記液晶表示画素および前記蓄積容量の電荷を放
電させる場合に、これを導通させて前記信号線に放電さ
せるような走査信号を与える駆動手段と、を備え、前記
スイッチング素子として、デプレッション型のトランジ
スタを用い、装置全体に対する給電停止状態時において
は、このスイッチング素子を介して、前記液晶表示画素
および蓄積容量と前記信号線との間に放電路を確保す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に係
り、特にアクティブマトリクス型液晶表示装置に用いら
れるスイッチング回路の構造に関する。
り、特にアクティブマトリクス型液晶表示装置に用いら
れるスイッチング回路の構造に関する。
【０００２】
【従来の技術】近年、ワードプロセッサ、パーソナルコ
ンピュータ、テレビジョン装置等においては、その表示
装置としてアクティブマトリクス型の液晶表示装置が多
く用いられるようになってきている。このアクティブマ
トリクス型の液晶表示装置の特長は、液晶の各表示画素
毎にＴＦＴ形のトランジスタを配置したことである。そ
して、このトランジスタのゲートに走査電圧を与え、ソ
ースまたはドレインに表示用の信号に対応する信号電圧
を与えることにより、マトリクス状に配置される液晶表
示画素を個別に駆動して、所望の表示パターンを得る。
ンピュータ、テレビジョン装置等においては、その表示
装置としてアクティブマトリクス型の液晶表示装置が多
く用いられるようになってきている。このアクティブマ
トリクス型の液晶表示装置の特長は、液晶の各表示画素
毎にＴＦＴ形のトランジスタを配置したことである。そ
して、このトランジスタのゲートに走査電圧を与え、ソ
ースまたはドレインに表示用の信号に対応する信号電圧
を与えることにより、マトリクス状に配置される液晶表
示画素を個別に駆動して、所望の表示パターンを得る。
【０００３】
【発明が解決しようとする課題】従来の液晶装置におい
ては、走査線をハイレベルとしつつ、信号線にハイレベ
ル又はロウレベルの信号線電圧を与えて、液晶表示画素
を画素電圧を充電する。このようにして動作させた後
に、装置全体を非動作状態とするには、装置全体におい
て電源が落される。これによって、各画素についてみる
と、スイッチング素子もオフ状態となり、蓄積容量７に
蓄積された電荷も一義的には閉じ込められた状態とな
る。このため、この電荷は、直ちにではなく、もれによ
って徐々に放電されることになる。このように、電源を
落した後には、容量中の電荷はその逃げ道がなくなっ
て、もれによって徐々に放電されるだけであるので、特
に反射型の表示装置においては、もやもやとした残像の
ような画像がある期間存在するのが視覚的に明確に認め
られることになる。
ては、走査線をハイレベルとしつつ、信号線にハイレベ
ル又はロウレベルの信号線電圧を与えて、液晶表示画素
を画素電圧を充電する。このようにして動作させた後
に、装置全体を非動作状態とするには、装置全体におい
て電源が落される。これによって、各画素についてみる
と、スイッチング素子もオフ状態となり、蓄積容量７に
蓄積された電荷も一義的には閉じ込められた状態とな
る。このため、この電荷は、直ちにではなく、もれによ
って徐々に放電されることになる。このように、電源を
落した後には、容量中の電荷はその逃げ道がなくなっ
て、もれによって徐々に放電されるだけであるので、特
に反射型の表示装置においては、もやもやとした残像の
ような画像がある期間存在するのが視覚的に明確に認め
られることになる。
【０００４】本発明は、上記のような従来技術の問題点
を解消し、走査線電位により制御されるスイッチング素
子としてスレッシュホールド電圧の適当なものを選ぶこ
とにより、電界効果トランジスタの非導通駆動時におけ
る状態を完全な遮断状態としないことにより、液晶表示
画素および蓄積容量の電荷の信号線への放電を可能とし
て、残留電荷による残像の発生を防止するようにした液
晶表示装置を提供することを目的とする。
を解消し、走査線電位により制御されるスイッチング素
子としてスレッシュホールド電圧の適当なものを選ぶこ
とにより、電界効果トランジスタの非導通駆動時におけ
る状態を完全な遮断状態としないことにより、液晶表示
画素および蓄積容量の電荷の信号線への放電を可能とし
て、残留電荷による残像の発生を防止するようにした液
晶表示装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、基板上に形成された複数の走査線と、前
記複数の走査線と直交するように形成された複数の信号
線と、前記走査線と前記信号線との交点部近傍におのお
の形成されたスイッチング素子と、前記スイッチング素
子にそれぞれ接続された画素電極と、前記画素電極に対
向して配置された対向電極と、を有する液晶表示装置に
おいて、前記スイッチング素子は前記走査線と電気的に
接続されたゲート電極に与えられる信号により前記画素
電極と前記信号線とを導通または非導通となるものであ
り、前記スイッチング素子は前記ゲート電極に給電を停
止した状態で導通となることを特徴とする液晶表示装置
を提供するものである。
に、本発明は、基板上に形成された複数の走査線と、前
記複数の走査線と直交するように形成された複数の信号
線と、前記走査線と前記信号線との交点部近傍におのお
の形成されたスイッチング素子と、前記スイッチング素
子にそれぞれ接続された画素電極と、前記画素電極に対
向して配置された対向電極と、を有する液晶表示装置に
おいて、前記スイッチング素子は前記走査線と電気的に
接続されたゲート電極に与えられる信号により前記画素
電極と前記信号線とを導通または非導通となるものであ
り、前記スイッチング素子は前記ゲート電極に給電を停
止した状態で導通となることを特徴とする液晶表示装置
を提供するものである。
【０００６】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を説明する。
明の実施の形態を説明する。
【０００７】実施形１．図１の本発明の液晶表示装置に
用いられるスイッチング素子６は、Ｎチャンネル型にお
けるデプレッションタイプ（Ｄタイプ）と呼ばれるもの
であり、そのスレッシュホールド電圧が、負電位に設定
されている。
用いられるスイッチング素子６は、Ｎチャンネル型にお
けるデプレッションタイプ（Ｄタイプ）と呼ばれるもの
であり、そのスレッシュホールド電圧が、負電位に設定
されている。
【０００８】図２は、図１のスイッチング素子６のゲー
ト電圧対ソース−ドレイン間の電流ＩＤの関係を示す特
性図であり、横軸にゲート電圧ＶG を、縦軸に電流ＩＤ
を示している。
ト電圧対ソース−ドレイン間の電流ＩＤの関係を示す特
性図であり、横軸にゲート電圧ＶG を、縦軸に電流ＩＤ
を示している。
【０００９】図２において示すように、本発明で用いる
スイッチング素子は、スレッショルド電圧ＶA を境にし
て、それよりゲート電圧が高い領域が導通電圧領域Ｖｏ
ｎとして設定され、ゲート電圧がそれより低い領域が遮
断電圧領域Ｖｏｆｆとして設定される。電圧ＶB は０Ｖ
電位（液晶表示装置の駆動回路として非動作状態の時の
電位）を示す。
スイッチング素子は、スレッショルド電圧ＶA を境にし
て、それよりゲート電圧が高い領域が導通電圧領域Ｖｏ
ｎとして設定され、ゲート電圧がそれより低い領域が遮
断電圧領域Ｖｏｆｆとして設定される。電圧ＶB は０Ｖ
電位（液晶表示装置の駆動回路として非動作状態の時の
電位）を示す。
【００１０】そして、本実施形では、下記の式に示すよ
うに、走査線４に与える走査線電圧ＶＧＬを、スレッシ
ョルド電圧ＶA よりも低い電圧とし、走査線電圧ＶＧＨ
を、電圧ＶB よりも高い電圧に設定して、トランジスタ
を走査駆動するように設定してある。 ＶＧＬ（遮断状態）＜トランジスタのスレッショルドの
電位ＶA ＜液晶表示装置の駆動回路として非動作状態の時の電位
ＶB ＜ＶＧＨ（導通状態） 今、図１の回路のように、スイッチング素子６として、
Ｎチャンネル型のデプレッションタイプ電界効果トラン
ジスタを用いて、図３に示すような走査線電圧で、駆動
した場合について、その動作を説明する。
うに、走査線４に与える走査線電圧ＶＧＬを、スレッシ
ョルド電圧ＶA よりも低い電圧とし、走査線電圧ＶＧＨ
を、電圧ＶB よりも高い電圧に設定して、トランジスタ
を走査駆動するように設定してある。 ＶＧＬ（遮断状態）＜トランジスタのスレッショルドの
電位ＶA ＜液晶表示装置の駆動回路として非動作状態の時の電位
ＶB ＜ＶＧＨ（導通状態） 今、図１の回路のように、スイッチング素子６として、
Ｎチャンネル型のデプレッションタイプ電界効果トラン
ジスタを用いて、図３に示すような走査線電圧で、駆動
した場合について、その動作を説明する。
【００１１】図３に示すように、ひとつの走査線４に
は、時刻ｔ１から時刻ｔ３までの時間を１周期Ｔとし
て、ハイレベルの走査線電圧ＶＧＨが与えられる。つま
り、時刻ｔ１から時刻ｔ２までの時間、時刻ｔ３から時
刻ｔ４までの時間と、いうように周期Ｔ毎に、繰り返
し、ハイレベルの走査線電圧ＶＧＨが与えられ、それ以
外の間は、走査線４はロウレベルの走査線電圧ＶＧＬが
与えられる。その結果、この走査線４からの信号をゲー
ト入力されるスイッチング素子６は、走査線電圧ＶＧＨ
が入力されている間は導通し、走査線電圧ＶＧＬが入力
されている間は遮断する。
は、時刻ｔ１から時刻ｔ３までの時間を１周期Ｔとし
て、ハイレベルの走査線電圧ＶＧＨが与えられる。つま
り、時刻ｔ１から時刻ｔ２までの時間、時刻ｔ３から時
刻ｔ４までの時間と、いうように周期Ｔ毎に、繰り返
し、ハイレベルの走査線電圧ＶＧＨが与えられ、それ以
外の間は、走査線４はロウレベルの走査線電圧ＶＧＬが
与えられる。その結果、この走査線４からの信号をゲー
ト入力されるスイッチング素子６は、走査線電圧ＶＧＨ
が入力されている間は導通し、走査線電圧ＶＧＬが入力
されている間は遮断する。
【００１２】そして、走査線４に走査線電圧ＶＧＨが与
えられている時に導通したスイッチング素子６は、液晶
表示画素５および蓄積容量７を信号線３の電位に充放電
する。したがって、例えば時刻ｔ１から時刻ｔ２の間の
ように、信号線３がハイレベルの信号線電圧Ｖａであれ
ば、これに対応して画素電圧は、これに対応したハイレ
ベルの画素電圧Ｖｃに充電され、時刻ｔ３から時刻ｔ４
の間のように、信号線３がロウレベルの信号線電圧Ｖｂ
であれば、これに対応して、画素電圧は、これに対応し
た画素電圧Ｖｄに放電される。
えられている時に導通したスイッチング素子６は、液晶
表示画素５および蓄積容量７を信号線３の電位に充放電
する。したがって、例えば時刻ｔ１から時刻ｔ２の間の
ように、信号線３がハイレベルの信号線電圧Ｖａであれ
ば、これに対応して画素電圧は、これに対応したハイレ
ベルの画素電圧Ｖｃに充電され、時刻ｔ３から時刻ｔ４
の間のように、信号線３がロウレベルの信号線電圧Ｖｂ
であれば、これに対応して、画素電圧は、これに対応し
た画素電圧Ｖｄに放電される。
【００１３】液晶表示画素５、蓄積容量７に充放電され
た、画素電圧Ｖｃ、Ｖｄは、蓄積容量７の作用により、
保持される。この後、システムの電源が落されて、走査
線電圧が制御されなくなった後には走査線電圧はリーク
により電位を変化させ、短時間で電圧ＶB に移行する。
これによりスイッチング素子６はそのゲートに電圧ＶB
が加わっている導通状態になり、この素子６を介して容
量７中の電荷は信号線３に放電される。したがって、画
素電圧の放電は、図７の回路図に示すような放電経路を
経て、信号線３に流れるため、速やかに放電されること
になり、従来問題とされたシステムの電源を切った場合
における残像を解消することが可能である。
た、画素電圧Ｖｃ、Ｖｄは、蓄積容量７の作用により、
保持される。この後、システムの電源が落されて、走査
線電圧が制御されなくなった後には走査線電圧はリーク
により電位を変化させ、短時間で電圧ＶB に移行する。
これによりスイッチング素子６はそのゲートに電圧ＶB
が加わっている導通状態になり、この素子６を介して容
量７中の電荷は信号線３に放電される。したがって、画
素電圧の放電は、図７の回路図に示すような放電経路を
経て、信号線３に流れるため、速やかに放電されること
になり、従来問題とされたシステムの電源を切った場合
における残像を解消することが可能である。
【００１４】実施形２．図４は、本発明の液晶表示装置
に用いられるスイッチング素子の断面図であり、図１に
示した回路に適用されるものである。なお、図４の電界
効果トランジスタは、Ｐチャンネル型におけるデプレッ
ションタイプと呼ばれるものであり、半導体層１４のチ
ャンネル層１５を挟んだ両端に正孔の濃度の高い領域と
して、ｐ＋拡散層１８、１９を配置して、ソースおよび
ドレインを形成している。そして、そのスレッシュホー
ルド電圧ＶD は、正のある電位に設定されている。
に用いられるスイッチング素子の断面図であり、図１に
示した回路に適用されるものである。なお、図４の電界
効果トランジスタは、Ｐチャンネル型におけるデプレッ
ションタイプと呼ばれるものであり、半導体層１４のチ
ャンネル層１５を挟んだ両端に正孔の濃度の高い領域と
して、ｐ＋拡散層１８、１９を配置して、ソースおよび
ドレインを形成している。そして、そのスレッシュホー
ルド電圧ＶD は、正のある電位に設定されている。
【００１５】図５は、図４のスイッチング素子のゲート
電圧対ソース−ドレイン間の電流ＩＤの関係を示す特性
図であり、横軸にゲート電圧ＶG を、縦軸に電流ＩＤを
示している。
電圧対ソース−ドレイン間の電流ＩＤの関係を示す特性
図であり、横軸にゲート電圧ＶG を、縦軸に電流ＩＤを
示している。
【００１６】図５において示すように、図４のトランジ
スタは、スレッショルド電圧ＶD を境にして、それより
ゲート電圧が低い領域が導通電圧領域Ｖｏｎとして設定
され、ゲート電圧がそれより高い領域が遮断電圧領域Ｖ
ｏｆｆとして設定される。
スタは、スレッショルド電圧ＶD を境にして、それより
ゲート電圧が低い領域が導通電圧領域Ｖｏｎとして設定
され、ゲート電圧がそれより高い領域が遮断電圧領域Ｖ
ｏｆｆとして設定される。
【００１７】そして、本実施例では、下記の式に示すよ
うに、走査線４に与える走査線電圧ＶＧＨを、スレッシ
ョルド電圧ＶD よりも高い電圧とし、走査線電圧ＶＧＬ
を、電圧ＶD よりも低い電圧に設定して、トランジスタ
を走査駆動するように設定してある。 ＶＧＬ（導通状態）＜液晶表示装置の駆動回路として非
動作状態の時の電位ＶC ＜トランジスタのスレッショルドの電位ＶD ＜ＶＧＨ（遮断状態） 今、図１の回路において、スイッチング素子６として、
図４に示した、Ｐチャンネル型のデプレッションタイプ
電界効果トランジスタを用いて、図６に示すような走査
線電圧で、駆動した場合について、その動作を説明す
る。
うに、走査線４に与える走査線電圧ＶＧＨを、スレッシ
ョルド電圧ＶD よりも高い電圧とし、走査線電圧ＶＧＬ
を、電圧ＶD よりも低い電圧に設定して、トランジスタ
を走査駆動するように設定してある。 ＶＧＬ（導通状態）＜液晶表示装置の駆動回路として非
動作状態の時の電位ＶC ＜トランジスタのスレッショルドの電位ＶD ＜ＶＧＨ（遮断状態） 今、図１の回路において、スイッチング素子６として、
図４に示した、Ｐチャンネル型のデプレッションタイプ
電界効果トランジスタを用いて、図６に示すような走査
線電圧で、駆動した場合について、その動作を説明す
る。
【００１８】図６に示すように、ひとつの走査線４に
は、時刻ｔ１から時刻ｔ３までの時間を１周期Ｔとし
て、ロウレベルの走査線電圧ＶＧＬが与えられる。つま
り、時刻ｔ１から時刻ｔ２までの時間、時刻ｔ３から時
刻ｔ４までの時間と、いうように周期Ｔ毎に、繰り返
し、ロウレベルの走査線電圧ＶＧＬが与えられ、それ以
外の間は、走査線４はハイレベルの走査線電圧ＶＧＨが
与えられる。その結果、この走査線４からの信号をゲー
ト入力されるスイッチング素子６は、走査線電圧ＶＧＬ
が入力されている間は導通し、走査線電圧ＶＧＨが入力
されている間は遮断する。
は、時刻ｔ１から時刻ｔ３までの時間を１周期Ｔとし
て、ロウレベルの走査線電圧ＶＧＬが与えられる。つま
り、時刻ｔ１から時刻ｔ２までの時間、時刻ｔ３から時
刻ｔ４までの時間と、いうように周期Ｔ毎に、繰り返
し、ロウレベルの走査線電圧ＶＧＬが与えられ、それ以
外の間は、走査線４はハイレベルの走査線電圧ＶＧＨが
与えられる。その結果、この走査線４からの信号をゲー
ト入力されるスイッチング素子６は、走査線電圧ＶＧＬ
が入力されている間は導通し、走査線電圧ＶＧＨが入力
されている間は遮断する。
【００１９】そして、走査線４に走査線電圧ＶＧＬが与
えられている時に導通したスイッチング素子６は、液晶
表示画素５および蓄積容量７を信号線３の電位に充放電
する。したがって、例えば時刻ｔ１から時刻ｔ２の間の
ように、信号線３がハイレベルの信号線電圧Ｖａであれ
ば、これに対応して画素電圧は、これに対応したハイレ
ベルの画素電圧Ｖｃに充電され、時刻ｔ３から時刻ｔ４
の間のように、信号線３がロウレベルの信号線電圧Ｖｂ
であれば、これに対応して、画素電圧は、これに対応し
た画素電圧Ｖｄに放電される。
えられている時に導通したスイッチング素子６は、液晶
表示画素５および蓄積容量７を信号線３の電位に充放電
する。したがって、例えば時刻ｔ１から時刻ｔ２の間の
ように、信号線３がハイレベルの信号線電圧Ｖａであれ
ば、これに対応して画素電圧は、これに対応したハイレ
ベルの画素電圧Ｖｃに充電され、時刻ｔ３から時刻ｔ４
の間のように、信号線３がロウレベルの信号線電圧Ｖｂ
であれば、これに対応して、画素電圧は、これに対応し
た画素電圧Ｖｄに放電される。
【００２０】液晶表示画素５、蓄積容量７に充放電され
た、画素電圧Ｖｃ、Ｖｄは、蓄積容量７の作用により、
保持される。この後システム電源が落とされて、走査線
電圧が制御されなくなった後には、走査線電圧はリーク
により電位を変化させ、短時間で電圧Ｖc に移行する。
すなわちスイッチング素子６はゲートに電圧ＶC が加わ
っていることから、導通状態にあり、この素子６を介し
て容量７中の電荷は信号線３に放電される。したがっ
て、画素電圧の放電は図７の回路図に示すような放電経
路を経て、信号線３に流れるため、速やかに放電される
ことになり、従来問題とされたシステムの電源を切った
場合における残像を解消することが可能である。
た、画素電圧Ｖｃ、Ｖｄは、蓄積容量７の作用により、
保持される。この後システム電源が落とされて、走査線
電圧が制御されなくなった後には、走査線電圧はリーク
により電位を変化させ、短時間で電圧Ｖc に移行する。
すなわちスイッチング素子６はゲートに電圧ＶC が加わ
っていることから、導通状態にあり、この素子６を介し
て容量７中の電荷は信号線３に放電される。したがっ
て、画素電圧の放電は図７の回路図に示すような放電経
路を経て、信号線３に流れるため、速やかに放電される
ことになり、従来問題とされたシステムの電源を切った
場合における残像を解消することが可能である。
【００２１】つまり、以上の２つの実施形で示したよう
に、本発明の液晶駆動装置によれば、液晶表示画素５、
蓄積容量７を充放電する、いわゆる動作状態の時には、
スイッチング素子６を完全に導通状態にすることによ
り、液晶表示画素５、蓄積容量７の電位を信号線３の電
位にし、システムの電源を切った場合における状態の時
にも、スイッチング素子６をオン状態に保持することに
より、液晶表示画素５、蓄積容量７からの場合の放電電
荷を信号線３に放電させることができる。その結果、例
えば、１２インチクラスのＶＧＡの場合、液晶の抵抗に
比較して、電気伝導度が１０15倍程度も大きな信号線３
を通じて、液晶表示画素５、蓄積容量７の電荷が放電さ
れるため、液晶表示セル８内での自然放電を待つより
も、放電時間が格段に短くなり、電荷の残留による残像
を抑制することができる。
に、本発明の液晶駆動装置によれば、液晶表示画素５、
蓄積容量７を充放電する、いわゆる動作状態の時には、
スイッチング素子６を完全に導通状態にすることによ
り、液晶表示画素５、蓄積容量７の電位を信号線３の電
位にし、システムの電源を切った場合における状態の時
にも、スイッチング素子６をオン状態に保持することに
より、液晶表示画素５、蓄積容量７からの場合の放電電
荷を信号線３に放電させることができる。その結果、例
えば、１２インチクラスのＶＧＡの場合、液晶の抵抗に
比較して、電気伝導度が１０15倍程度も大きな信号線３
を通じて、液晶表示画素５、蓄積容量７の電荷が放電さ
れるため、液晶表示セル８内での自然放電を待つより
も、放電時間が格段に短くなり、電荷の残留による残像
を抑制することができる。
【００２２】
【発明の効果】本発明の液晶表示装置は、以上述べたよ
うに、液晶表示セルを構成する各液晶表示画素および蓄
積容量に充電された電荷を、装置全体の電源を落した非
動作状態時にも、駆動用のスイッチング素子を導通状態
に保つことにより、この素子を介してその容量からの電
荷を信号線に放電させることができ、これにより、液晶
表示画素に充電した状態から、放電した状態に移行させ
る場合の放電時間を、電源を落した状態においても格段
に短縮でき、残像を低減して、表示品質の優れた液晶表
示装置を実現できるという効果がある。
うに、液晶表示セルを構成する各液晶表示画素および蓄
積容量に充電された電荷を、装置全体の電源を落した非
動作状態時にも、駆動用のスイッチング素子を導通状態
に保つことにより、この素子を介してその容量からの電
荷を信号線に放電させることができ、これにより、液晶
表示画素に充電した状態から、放電した状態に移行させ
る場合の放電時間を、電源を落した状態においても格段
に短縮でき、残像を低減して、表示品質の優れた液晶表
示装置を実現できるという効果がある。
【図１】本発明のアクティブマトリクス型の液晶表示装
置の等価回路図である。
置の等価回路図である。
【図２】図１に用いるトランジスタのゲート電圧対ソー
ス−ドレイン間電流の関係を示す特性図である。
ス−ドレイン間電流の関係を示す特性図である。
【図３】走査線電圧、信号線電圧、画素電圧の関係を示
すタイミングチャートである。
すタイミングチャートである。
【図４】本発明の実施形２に適用されるＰチャンネルデ
プレッション型電界効果トランジスタの断面図である。
プレッション型電界効果トランジスタの断面図である。
【図５】図４のトランジスタのゲート電圧対ソース−ド
レイン間電流の関係を示す特性図である。
レイン間電流の関係を示す特性図である。
【図６】走査線電圧、信号線電圧、画素電圧の関係を示
すタイミングチャートである。
すタイミングチャートである。
【図７】実施形１、実施形２における、液晶表示画素お
よび蓄積容量からの電荷の放電経路を示す回路図であ
る。
よび蓄積容量からの電荷の放電経路を示す回路図であ
る。
１ 信号線駆動回路 ２ 走査線駆動回路 ３ 信号線 ４ 走査線 ５ 液晶表示画素 ６ スイッチング素子 ７ 蓄積容量 ８ 液晶表示セル ９ 走査線電極 １０、２１、２２ 金属 １１ 絶縁層 １２ 信号線電極 １３ 画素電極 １４ 半導体層 １５ チャンネル層 １６、１７ ｎ＋拡散層 １８、１９ ｐ＋拡散層 ２０ スイッチ
Claims (1)
- 【請求項１】基板上に形成された複数の走査線と、前記
複数の走査線と直交するように形成された複数の信号線
と、前記走査線と前記信号線との交点部近傍におのおの
形成されたスイッチング素子と、前記スイッチング素子
にそれぞれ接続された画素電極と、前記画素電極に対向
して配置された対向電極と、を有する液晶表示装置にお
いて、 前記スイッチング素子は前記走査線と電気的に接続され
たゲート電極に与えられる信号により前記画素電極と前
記信号線とを導通または非導通となるものであり、前記
スイッチング素子は前記ゲート電極に給電を停止した状
態で導通となることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25362597A JPH1195249A (ja) | 1997-09-18 | 1997-09-18 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25362597A JPH1195249A (ja) | 1997-09-18 | 1997-09-18 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1195249A true JPH1195249A (ja) | 1999-04-09 |
Family
ID=17253958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25362597A Pending JPH1195249A (ja) | 1997-09-18 | 1997-09-18 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1195249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016053720A (ja) * | 2000-05-12 | 2016-04-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1997
- 1997-09-18 JP JP25362597A patent/JPH1195249A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016053720A (ja) * | 2000-05-12 | 2016-04-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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