JP2019061256A - 発光装置 - Google Patents

Abstract

【課題】画質が明るく安価な発光装置およびそれを用いた電気器具を提供する。【解決手段】同一の絶縁体１１上に画素部および駆動回路を含む発光装置において、画素部および駆動回路は全てｎチャネル型の半導体素子で形成され、製造工程が簡略化されている。また、画素部に設けられた発光素は、絶縁体１１から遠ざかる方向に放射されるため、ほぼ画素電極３１（ＥＬ素子４０の陰極に相当する）全体が有効発光領域となる、従って、画素電極３１の面積を有効に活用した表示領域とすることができ、画質が明るく安価な発光装置が得られる。【選択図】図１

Description

本発明は、同一の絶縁体上に画素部および画素部に信号を伝送するための駆動回路を含
む発光装置に関する。具体的には、一対の電極間に発光性材料からなる薄膜を挟んだ素子
（以下、発光素子という）を有する装置（以下、発光装置という）に有効な技術である。
なお、有機ＥＬディスプレイや有機発光ダイオード（ＯＬＥＤ：Organic Light Emitting
Diode）は本発明の発光装置に含まれる。

特に本発明は、陽極および陰極の間にＥＬ（Electro Luminescence）が得られる発光性
材料からなる薄膜（以下、ＥＬ膜という）を挟んだ素子（以下、ＥＬ素子という）を有す
る装置（以下、ＥＬ発光装置という）に有効な技術である。

なお、本発明に用いることのできる発光性材料は、一重項励起もしくは三重項励起また
は両者の励起を経由して発光（燐光および／または蛍光）するすべての発光性材料を含む
。

また、本発明は電極間に液晶材料を挟んだ素子（以下、液晶素子という）を有する装置
（以下、液晶表示装置という）に実施することも可能である。

近年、アクティブマトリクス型ＥＬ発光装置の開発が進んでいる。アクティブマトリク
ス型ＥＬ発光装置は、画素部に設けられた各画素の各々に薄膜トランジスタ（以下、ＴＦ
Ｔという）を設け、ＴＦＴによりＥＬ素子に流れる電流量を制御して各画素の発光輝度を
制御する。そのため、画素数が増えても各画素に均一に電圧を供給できるので高精細な画
像を得る場合に適している。

また、アクティブマトリクス型ＥＬ発光装置の利点は、画素部に信号を伝送する駆動回
路として、シフトレジスタ、ラッチもしくはバッファといった回路を同一の絶縁体上にＴ
ＦＴで形成することが可能な点である。これにより非常に小さく軽量なＥＬ発光装置を作
製することが可能となった。

しかしながら、アクティブマトリクス型ＥＬ発光装置はＴＦＴの製造工程が複雑である
と、製造コストが高くなるという問題を抱えていた。また、複数のＴＦＴを同時に形成す
るため、製造工程が複雑になると歩留まりを確保することが難しい。特に駆動回路に動作
不良があると画素一列が動作しないといった線状欠陥を引き起こすこともある。

ここでアクティブマトリクス型ＥＬ発光装置の基本的な構造を図１８（Ａ）、（Ｂ）に
示す。図１８（Ａ）において、基板１８０１上にはＥＬ素子に流れる電流を制御するため
のＴＦＴ（以下、電流制御ＴＦＴという）１８０２が形成され、電流制御ＴＦＴ１８０２
には陽極１８０３が接続されている。また、陽極１８０３の上には有機ＥＬ膜（ＥＬが得
られる発光性有機材料からなる薄膜）１８０４、陰極１８０５が形成され、陽極１８０３
、有機ＥＬ膜１８０４および陰極１８０５からなるＥＬ素子１８０６が形成されている。

このとき、有機ＥＬ膜１８０４で生成された発光は陽極１８０３を透過して図中の矢印
の方向に向かって放射される。従って、電流制御ＴＦＴ１８０２は観測者から見て発光を
遮る遮蔽物となってしまい、有効発光領域（観測者が発光を観測しうる領域）を狭める要
因となっていた。また、有効発光領域が狭い場合、明るい画像を得るには発光輝度を上げ
る必要があったが、発光輝度を上げることは有機ＥＬ膜の駆動電圧を上げることになり劣
化を早めることが懸念されていた。

そこで、図１８（Ｂ）に示すような構造のアクティブマトリクス型ＥＬ発光装置が提案
されている。図１８（Ｂ）において、基板１８０１上には電流制御ＴＦＴ１８０７が形成
され、電流制御ＴＦＴ１８０７には陰極１８０８が接続されている。また、陰極１８０８
の上には有機ＥＬ膜１８０９、陽極１８１０が形成され、陰極１８０８、有機ＥＬ膜１８
０９および陽極１８１０からなるＥＬ素子１８１１が形成されている。即ち、図１８（Ａ
）に示したＥＬ素子１８０６とはちょうど逆向きの構造のＥＬ素子１８１１となる。

このとき、有機ＥＬ膜１８０９で生成された光のうち陰極１８０８側へ進行したものは
殆ど陰極１８０８で反射され陽極１８１０を透過して図中の矢印の方向に向かって放射さ
れる。従って、陰極１８０８が設けられた領域すべてを有効発光領域とすることが可能と
なり、光取り出し効率の高いアクティブマトリクス型ＥＬ発光装置が得られる。さらに、
駆動電圧が低くても高い発光輝度が得られ、明るい画像が得られるといった利点がある。

本発明は、光取り出し効率の高い発光装置の製造コストを抑えることを課題とし、画質
が明るく安価な発光装置を提供することを課題とする。また、本発明の発光装置を表示部
に用いた画質が明るい表示部を有する安価な電気器具を提供することを課題とする。

本発明者らは図１８（Ｂ）に示すような光取り出し効率の高いＥＬ発光装置を作製する
場合、電流制御ＴＦＴとしてはｎチャネル型ＴＦＴを用いることが望ましいと考えた。そ
の理由について図１９を用いて説明する。

図１９（Ａ）は図１８（Ｂ）の構造に対して電流制御ＴＦＴにｐチャネル型ＴＦＴを用
いた例である。このとき、電流制御ＴＦＴ１９０１のソースは電流供給線１９０２に接続
され、ドレインはＥＬ素子１９０３の陰極に接続される。なお、この構造では電流供給線
１９０２の電位をＶ_L（ローレベルの電位。ここでは接地電位に等しい。）とし、ＥＬ素
子１９０３の陽極の電位をＶ_H（ハイレベルの電位。ここでは５〜１０Ｖ。）とする必要
がある。

また、電流制御ＴＦＴ１９０１のゲートの電位をＶ_Gとし、ソースの電位をＶ_Sとし、ド
レインの電位をＶ_Dとする。このとき、電流制御ＴＦＴ１９０１にかかるゲート電圧はＶ_G
−Ｖ_S、ソースとドレインとの間にかかる電圧はＶ_D−Ｖ_S、ソース電圧はＶ_S−Ｖ_L、ドレ
イン電圧はＶ_D−Ｖ_Lで表される。また、Ｖ_SはＥＬ素子１９０３の陰極の電位でもあり、
電流制御ＴＦＴ１９０１のゲートが開くと電流供給線１９０２の電位Ｖ_Lに近づく。また
、ドレインの電位Ｖ_Dは電流供給線１９０２の電位Ｖ_Lに等しい。

ところが、図１９（Ａ）の構造の場合、電流制御ＴＦＴ１９０１が開くと電位Ｖ_Sが変
化する（Ｖ_Lに近づく）ため、ゲート電圧（Ｖ_G−Ｖ_S）およびソースとドレインとの間に
かかる電圧（Ｖ_D−Ｖ_S）そのものが変化してしまう。その結果、電流制御ＴＦＴ１９０１
を流れる電流量がＶ_Sの変化とともに変化し、ＥＬ素子１９０３に安定した電流を供給す
ることができないという問題を生じる。

一方、図１８（Ｂ）の構造において電流制御ＴＦＴをｎチャネル型ＴＦＴとした例を図
１９（Ｂ）に示す。この場合、電流制御ＴＦＴ１９０４のソースの電位Ｖ_Sは常に電流供
給線１９０２の電位Ｖ_Lに等しいため、ゲート電圧（Ｖ_G−Ｖ_S）
およびソースとドレインとの間にかかる電圧（Ｖ_D−Ｖ_S）が変化することはない。従って
、ＥＬ素子１９０３に安定した電流を供給することができる。

以上のように、電流制御ＴＦＴのドレインにＥＬ素子の陰極が接続される構造の画素と
する場合、電流制御ＴＦＴとしてｎチャネル型ＴＦＴを用いることが望ましいという認識
を得た。

そこで本発明では、アクティブマトリクス型の発光装置の製造コストを低減するために
全ての半導体素子（代表的には薄膜トランジスタ）をｎチャネル型の半導体素子とするこ
とを特徴とする。これによりｐチャネル型の半導体素子の製造工程が削減されるため発光
装置の製造工程が簡略化され製造コストを低減することができる。

また、ｎチャネル型の半導体素子だけで駆動回路を形成する点も特徴の一つである。即
ち、一般的な駆動回路はｎチャネル型の半導体素子とｐチャネル型の半導体素子とを相補
的に組み合わせたＣＭＯＳ回路を基本に設計されるが、本発明ではｎチャネル型の半導体
素子のみを組み合わせて駆動回路を形成する点にも特徴がある。

本発明を実施することにより、高い歩留まりで且つ低いコストで光取り出し効率の高い
発光装置を製造することができ、画質が明るく安価な発光装置を提供することができる。
また、画質が明るく安価な発光装置を表示部に用いることで画質が明るい表示部を有する
安価な電気器具を提供することが可能となる。

発光装置の断面構造を示す図。 発光装置の画素部の回路構成を示す図。 ＮＭＯＳ回路の構成を示す図。 シフトレジスタの構成を示す図。 ＥＬ発光装置の製造工程を示す図。 ＥＬ発光装置の製造工程を示す図。 ＥＬ発光装置の製造工程を示す図。 ＥＬ発光装置の回路ブロック構成を示す図。 ＥＬ発光装置の断面構造を示す図。 ＥＬ発光装置の断面構造を示す図。 ＥＬ発光装置の製造工程を示す図。 ゲート側駆動回路の構成を示す図。 デコーダ入力信号のタイミングチャートを示す図。 ソース側駆動回路の構成を示す図。 ゲート側駆動回路の構成を示す図。 ソース側駆動回路の構成を示す図。 画素部の構成を示す図。 従来のＥＬ発光装置の断面構造を示す図。 画素のＴＦＴの配置例を示す図。 電気器具の具体例を示す図。 電気器具の具体例を示す図。

本発明の実施の形態では、画素部と、その画素部に信号を伝送するための駆動回路とを
同一の絶縁体上に形成したアクティブマトリクス型ＥＬ発光装置を図１に示す。

図１において、基板１１上には下地となる絶縁膜１２が設けられ、その上にはスイッチ
ング素子となるＴＦＴ（以下、スイッチングＴＦＴという）２０１、電流制御素子となる
ＴＦＴ（以下、電流制御ＴＦＴという）２０２、ｎチャネル型ＴＦＴ２０３およびｎチャ
ネル型ＴＦＴ２０４が設けられている。ここでは画素部に設けられるＴＦＴの例としてス
イッチングＴＦＴ２０１および電流制御ＴＦＴ２０２を示し、駆動回路に設けられるイン
バータ回路の例としてｎチャネル型ＴＦＴ２０３およびｎチャネル型ＴＦＴ２０４を示す
。

なお、本発明は基板１１としてプラスチック基板（プラスチックフィルムを含む）を用
いる場合に特に有効な技術である。プラスチック基板上にＴＦＴを形成するにあたって、
現状においてｐチャネル型ＴＦＴは良好な電気特性が得られていない。従って、全てのＴ
ＦＴをｎチャネル型ＴＦＴで形成するという本発明はプラスチック基板を用いてアクティ
ブマトリクス型ＥＬ発光装置を作製する上で特に有効な技術である。

まず、画素部について説明する。スイッチングＴＦＴ２０１はｎチャネル型ＴＦＴであ
り、ソース領域１３、分離領域（チャネル形成領域間に存在する不純物領域）１４、分離
領域１５、ドレイン領域１６およびチャネル形成領域１７〜１９を含む活性層、ゲート絶
縁膜２０、ゲート電極２１a〜２１c、無機絶縁膜２２、有機絶縁膜２３、ソース配線２４
並びにドレイン配線２５を含む。このスイッチングＴＦＴ２０１は電流制御ＴＦＴのゲー
ト電圧を制御するためのスイッチング素子である。

なお、無機絶縁膜２２は窒化珪素膜もしくは窒化酸化珪素膜（ＳｉＯｘＮｙで表される
）であり、有機絶縁膜２３は樹脂膜（ポリイミド膜、アクリル樹脂膜、ポリアミド膜もし
くはベンゾシクロブテン膜）である。有機絶縁膜２３には金属粒子もしくはカーボン粒子
を分散させても良い。その場合、比抵抗が１×１０⁸〜１×１０¹⁰Ωｍとなるように金属
粒子もしくはカーボン粒子の含有量を調節することで静電気の発生を抑制することができ
る。

また、ソース配線２４およびドレイン配線２５は、周期表の１族もしくは２族に属する
元素（好ましくはセシウム、マグネシウム、リチウム、カルシウム、カリウム、バリウム
もしくはベリリウム）を含む金属膜を用いることが好ましい。
また金属膜としてはアルミニウム膜、銅薄膜もしくは銀薄膜が好ましい。その他にもビス
マス膜を用いることもできる。

次に、電流制御ＴＦＴ２０２はｎチャネル型ＴＦＴであり、ソース領域２６、ドレイン領
域２７およびチャネル形成領域２８を含む活性層、ゲート絶縁膜２０、ゲート電極２９、
無機絶縁膜２２、有機絶縁膜２３、ソース配線３０並びに画素電極３１を含む。このとき
、スイッチングＴＦＴ２０１のドレイン配線２５は電流制御ＴＦＴ２０２のゲート電極２
９に接続されている。また、電流制御ＴＦＴ２０２のドレイン領域２７に接続された画素
電極３１はＥＬ素子４０の陰極として機能する。

なお、画素電極３１は、周期表の１族もしくは２族に属する元素（好ましくはセシウム
、マグネシウム、リチウム、カルシウム、カリウム、バリウムもしくはベリリウム）を含
む金属膜を用いることが好ましい。また金属膜としてはアルミニウム膜、銅薄膜もしくは
銀薄膜が好ましい。その他にもビスマス膜を用いることもできる。

勿論、スイッチングＴＦＴ２０１のソース配線２４、ドレイン配線２５および電流制御
ＴＦＴ２０２のソース配線３０は、画素電極３１と同時に形成されるため画素電極３１と
同一の材料で形成される。

また、３２は金属粒子もしくはカーボン粒子を分散させた樹脂膜（ポリイミド膜、アク
リル樹脂膜、ポリアミド膜もしくはベンゾシクロブテン膜）からなるバンクであり、比抵
抗が１×１０⁸〜１×１０¹⁰Ωｍとなるように金属粒子もしくはカーボン粒子を含有して
いる。このような比抵抗であれば成膜時にＴＦＴの静電破壊を抑制することができる。ま
た、３３は有機ＥＬ膜を含む薄膜、３４はＥＬ素子４０の陽極（代表的には酸化物導電膜
からなる電極）である。

さらに、画素電極（陰極）３１、有機ＥＬ膜を含む薄膜３３および陽極３４からなるＥ
Ｌ素子４０を覆うようにパッシベーション膜３６が設けられている。パッシベーション膜
３６としては、窒化珪素膜、窒化酸化珪素膜、炭素膜（好ましくはダイヤモンドライクカ
ーボン膜）、酸化アルミニウム膜もしくは酸化タンタル膜を用いることができる。これら
は積層しても良い。

ここで画素部における一画素の回路構成を図２に示す。図２（Ａ）において、２０５は
スイッチングＴＦＴ２０１のゲート電極２１a〜２１cにゲート電圧を加えるためのゲート
配線であり、２０６はＥＬ素子４０に流れる電流を供給する電流供給線である。また、２
０７はコンデンサであり、電流制御ＴＦＴ２０２のゲート電極２９に加わるゲート電圧を
保持するために設けられる。この場合、電流制御ＴＦＴ２０２のソース配線３０をローレ
ベルの電位（Ｖ_L）とし、ＥＬ素子の陽極３４をハイレベルの電位（Ｖ_H）とする。

また、一画素の別の回路構成を図２（Ｂ）に示す。図２（Ｂ）に示した回路構成の場合
、電流供給線２０６と電流制御ＴＦＴ２０２との間にＥＬ素子２０８が形成される。この
場合、電流制御ＴＦＴ２０２のソース配線３０をハイレベルの電位（Ｖ_H）とし、ＥＬ素
子の陽極３４をローレベルの電位（Ｖ_L）とする。また、このとき電流供給線２０６がＥ
Ｌ素子の陽極３４として機能する。

なお、ここでは一画素に２個のＴＦＴ（スイッチングＴＦＴおよび電流制御ＴＦＴ）を
設けた例を示しているが、ＴＦＴの個数は３個、４個、５個、６個もしくはそれ以上であ
っても良い。即ち、ソース配線２４から入力されるビデオ信号を切り替えるスイッチング
ＴＦＴおよびＥＬ素子４０に流れる電流量を制御する電流制御ＴＦＴに加え、その他の信
号を制御するＴＦＴを設けることは可能である。

次に、駆動回路について図１を用いて説明する。ｎチャネル型ＴＦＴ２０３は、ソース
領域４１、ドレイン領域４２およびチャネル形成領域４３を含む活性層、ゲート絶縁膜２
０、ゲート電極４４、無機絶縁膜２２、有機絶縁膜２３、ソース配線４５並びにドレイン
配線４６を含む。

また、ｎチャネル型ＴＦＴ２０４は、ソース領域４７、ドレイン領域４８およびチャネ
ル形成領域４９を含む活性層、ゲート絶縁膜２０、ゲート電極５０、無機絶縁膜２２、有
機絶縁膜２３、ソース配線５１並びにｎチャネル型ＴＦＴ２０３と共通のドレイン配線４
６を含む。

なお、ｎチャネル型ＴＦＴ２０３のソース配線４５、ドレイン配線（ｎチャネル型ＴＦ
Ｔ２０４と共通の配線）４６およびｎチャネル型ＴＦＴ２０４のソース配線５１は画素電
極３１と同一材料で形成されている。

なお、本実施例に示すＴＦＴはすべてエンハンスメント型のｎチャネル型ＴＦＴ（以下
、Ｅ型ＮＴＦＴという）で形成されているが、ｎチャネル型ＴＦＴ２０３もしくはｎチャ
ネル型ＴＦＴ２０４のいずれか一方をデプレーション型とすることもできる。その場合、
チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしく
は周期表の１３族に属する元素（好ましくはボロン）を添加することによりエンハンスメ
ント型とデプレーション型とを作り分けることができる。

また、ｎチャネル型ＴＦＴ２０３およびｎチャネル型ＴＦＴ２０４を組み合わせてＮＭ
ＯＳ回路を形成する場合、エンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭ
ＯＳ回路という）と、エンハンスメント型とデプレーション型とを組み合わせて形成する
場合（以下、ＥＤＭＯＳ回路という）がある。

ここでＥＥＭＯＳ回路の例を図３（Ａ）に、ＥＤＭＯＳ回路の例を図３（Ｂ）
に示す。図３（Ａ）において、３０１、３０２はどちらもＥ型ＮＴＦＴである。
また、図３（Ｂ）において、３０３はＥ型ＮＴＦＴ、３０４はデプレーション型のｎチャ
ネル型ＴＦＴ（以下、Ｄ型ＮＴＦＴという）である。

なお、図３（Ａ）、（Ｂ）において、Ｖ_DHは正の電圧が印加される電源線（正電源線）
であり、Ｖ_DLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の
電源線（接地電源線）としても良い。

さらに、図３（Ａ）に示したＥＥＭＯＳ回路もしくは図３（Ｂ）に示したＥＤＭＯＳ回
路を用いてシフトレジスタを作製した例を図４に示す。図４において、４００、４０１は
フリップフロップ回路である。また、４０２、４０３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦ
Ｔ４０２のゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴＦＴ４０３のゲートに
は極性の反転したクロック信号（ＣＬバー）
が入力される。また、４０４で示される記号はインバータ回路であり、図４（Ｂ）に示す
ように、図３（Ａ）に示したＥＥＭＯＳ回路もしくは図３（Ｂ）に示したＥＤＭＯＳ回路
が用いられる。

本発明の実施の形態では全てのＴＦＴをｎチャネル型ＴＦＴとすることによりｐチャネ
ル型ＴＦＴを形成する工程が削減されるため、ＥＬ発光装置の製造工程を簡略化すること
ができる。また、それに伴って製造工程の歩留まりが向上し、ＥＬ発光装置の製造コスト
を下げることができる。

本実施例では、画素部とその周辺に設けられる駆動回路を同一の絶縁体上に製造する方
法について説明する。但し、説明を簡単にするために、駆動回路に関してはｎチャネル型
ＴＦＴを組み合わせたＮＭＯＳ回路を図示することとする。

まず、図５（Ａ）に示すように、プラスチックからなる絶縁体５０１を用意する。本実
施例ではプラスチックからなる絶縁体５０１として、プラスチック基板５０１aの両面（
表面および裏面）に保護膜（炭素膜、具体的にはダイヤモンドライクカーボン膜）５０１
b、５０１cをコーティングした絶縁体を用意する。勿論、片面（表面もしくは裏面）に保
護膜を設けた構成としても良い。

次に絶縁体５０１上に下地膜５０２を３００ｎｍの厚さに形成する。本実施例では下地
膜５０２として窒化酸化珪素膜をスパッタ法で積層して用いる。この時、絶縁体５０１に
接する層の窒素濃度を１０〜２５ｗｔ％としておき、他の層よりも高めに窒素を含有させ
ると良い。

次に下地膜５０２の上に５０ｎｍの厚さの非晶質半導体膜（図示せず）をスパッタ法で
形成する。絶縁体５０１がプラスチックであるため、成膜温度が２００℃（好ましくは１
５０℃）を超えないことが好ましい。

なお、非晶質半導体膜に限定する必要はなく、非晶質構造を含む半導体膜（微結晶半導
体膜を含む）であれば良い。非晶質半導体膜としては非晶質珪素もしくは非晶質シリコン
ゲルマニウム膜を用いることができる。また、膜厚は２０〜１００ｎｍの厚さであれば良
い。

そして、公知のレーザー結晶化法を用いて非晶質珪素膜の結晶化を行い、結晶質半導体
膜５０３を形成する。なお、本実施例では固体レーザー（具体的にはＮｄ：ＹＡＧレーザ
ーの第２高調波）を用いるが、エキシマレーザーを用いても良い。また、結晶化方法はプ
ラスチックからなる絶縁体５０１の耐熱性が許す範囲であれば如何なる手段を用いても良
い。

次に、図５（Ｂ）に示すように、結晶質半導体膜５０３を１回目のフォトリソグラフィ
工程によりエッチングして島状の半導体膜５０４〜５０７を形成する。
これらは後にＴＦＴの活性層となる半導体膜である。

なお、本実施例ではＴＦＴの活性層として結晶質半導体膜を用いているが、非晶質半導
体膜を活性層として用いることも可能である。

ここで本実施例では、半導体膜５０４〜５０７上に酸化珪素膜からなる保護膜（図示せ
ず）を１３０ｎｍの厚さにスパッタ法で形成し、半導体をｐ型半導体とする不純物元素（
以下、ｐ型不純物元素という）を半導体膜５０４〜５０７に添加する。ｐ型不純物元素と
しては周期表の１３族に属する元素（典型的にはボロンもしくはガリウム）を用いること
ができる。なお、この保護膜は不純物を添加する際に結晶質珪素膜が直接プラズマに曝さ
れないようにするためと、微妙な濃度制御を可能にするために設ける。

また、このとき添加されるｐ型不純物元素の濃度は、１×１０¹⁵〜５×１０¹⁷atoms/cm
³（代表的には１×１０¹⁶〜１×１０¹⁷atoms/cm³）とすれば良い。この濃度で添加された
ｐ型不純物元素はｎチャネル型ＴＦＴのしきい値電圧の調節に用いられる。

次に、半導体膜５０４〜５０７の表面を洗浄する。まず、オゾンを含む純水を用いて表
面を洗浄する。その際、表面に薄い酸化膜が形成されるため、さらに１％に希釈したフッ
酸水溶液を用いて薄い酸化膜を除去する。この処理により半導体膜５０４〜５０７の表面
に付着した汚染物を除去できる。このときオゾンの濃度は６ｍｇ／Ｌ以上とすることが好
ましい。これら一連の処理は大気開放することなく行われる。

そして、半導体膜５０４〜５０７を覆ってゲート絶縁膜５０８をスパッタ法で形成する
。ゲート絶縁膜５０８としては、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さ
の珪素を含む絶縁膜を用いれば良い。これは単層構造でも積層構造でも良い。本実施例で
は１１５ｎｍ厚の窒化酸化珪素膜を用いる。

本実施例では、半導体膜５０４〜５０７の表面洗浄からゲート絶縁膜５０８の形成まで
を大気開放することなく行い、半導体膜５０４〜５０７とゲート絶縁膜５０８の界面にお
ける汚染物および界面準位の低減を図っている。この場合、洗浄室とスパッタ室とを少な
くとも有したマルチチャンバー方式（もしくはインライン方式）の装置を用いれば良い。

次に、第１の導電膜５０９として３０ｎｍ厚の窒化タンタル膜を形成し、さらに第２の
導電膜５１０として３７０ｎｍのタングステン膜を形成する。他にも第１の導電膜として
タングステン膜、第２の導電膜としてアルミニウム合金膜を用いる組み合わせ、または第
１の導電膜としてチタン膜、第２の導電膜としてタングステン膜を用いる組み合わせを用
いても良い。

これらの金属膜はスパッタ法で形成すれば良い。また、スパッタガスとしてＸｅ、Ｎｅ
等の不活性ガスを添加すると応力による膜はがれを防止することができる。また、タング
ステンターゲットの純度を９９．９９９９％とすることで、抵抗率が２０μΩｃｍ以下の
低抵抗なタングステン膜を形成することができる。

また、前述の半導体膜５０４〜５０７の表面洗浄から第２の導電膜５１０の形成までを
大気開放することなく行うことも可能である。この場合、洗浄室、絶縁膜を形成するスパ
ッタ室および導電膜を形成するスパッタ室を少なくとも有したマルチチャンバー方式（も
しくはインライン方式）の装置を用いれば良い。

次に、レジストマスク５１１a〜５１１gを形成し、第１の導電膜５０９及び第２の導電
膜５１０をエッチングする。なお、本明細書中ではここで行うエッチング処理を第１のエ
ッチング処理と呼ぶ。（図５（Ｃ））

本実施例では、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）
を用いたエッチング方法を採用する。

まず、エッチングガスとして四フッ化炭素（ＣＦ₄）ガス、塩素（Ｃｌ₂）ガスおよび酸
素（Ｏ₂）ガスの混合ガスを用い、１Ｐａの圧力とする。このとき各ガスの流量は、四フ
ッ化炭素ガスが２．５×１０^-5ｍ³/ｍｉｎ、塩素ガスが２．５×１０^-5ｍ³/ｍｉｎ、酸素
ガスが１．０×１０^-5ｍ³/ｍｉｎである。

そして、この状態でコイル型の電極に５００ＷのＲＦ電力（１３．５６ＭＨｚ）を印加
してプラズマを生成する。また、基板を乗せたステージには自己バイアス電圧として１５
０ＷのＲＦ電力（１３．５６ＭＨｚ）を印加して、負の自己バイアスが基板に加わるよう
にする。このエッチング条件を第１のエッチング条件と呼ぶ。

これにより第２の導電膜（タングステン膜）５１０が選択的にエッチングされる。これ
はエッチングガスに酸素が加わることで第１の導電膜（窒化タンタル膜）のエッチングの
進行が極端に遅くなるためである。また、レジストマスク５１１a〜５１１eの後退を利用
して１５〜４５°のテーパー角を有するテーパーを有する形状とすることができる。第１
のエッチング条件では約２５°のテーパー角を得ることができる。

なお、テーパーとは、電極の端部における端面が斜めになった部分であり、下地との角
度はテーパー角と呼ばれる。また、テーパーを有する形状とは電極端部があるテーパー角
を持って斜めになった形状であり、台形はテーパーを有する形状に含まれる。

次に、エッチングガスを四フッ化炭素ガスおよび塩素ガスの混合ガスにしてエッチング
を行う。このとき圧力を１Ｐａ、各ガスの流量は、四フッ化炭素ガスおよび塩素ガスとも
に３．０×１０^-5ｍ³/ｍｉｎである。また、コイル型の電極には５００ＷのＲＦ電力を印
加し、基板を乗せたステージには自己バイアス電圧として２０ＷのＲＦ電力を印加する。
この条件を第２のエッチング条件と呼ぶ。

こうして、第１の導電膜と第２の導電膜との積層膜からなるゲート電極５１２〜５１６
並びにスイッチングＴＦＴのソース配線５１７およびドレイン配線５１８が形成される。

次に、ゲート電極５１２〜５１６、ソース配線５１７およびドレイン配線５１８をマス
クとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成さ
れる不純物領域５１９〜５２７にはｎ型不純物元素が１×１０²⁰〜１×１０²¹atoms/cm³
（代表的には２×１０²⁰〜５×１０²¹atoms/cm³）の濃度で含まれる。これらの不純物領
域５１９〜５２７はｎチャネル型ＴＦＴのソース領域およびドレイン領域を形成する。

次に、レジストマスク５１１a〜５１１gをそのまま用いてゲート電極のエッチングを行
う。このエッチング条件は第１のエッチング条件において、自己バイアス電圧を２０Ｗと
したエッチング条件とすれば良い。この条件では第２の導電膜（タングステン膜）のみが
選択的にエッチングされ、第２の導電膜からなるゲート電極（以下、第２ゲート電極とい
う）５２８〜５３２、第２の導電膜からなるソース配線（以下、第２ソース配線という）
５３３および第２の導電膜からなるドレイン配線（以下、第２ドレイン配線という）５３
４が形成される。（図５（Ｄ））

次に、図５（Ｅ）に示すように、レジストマスク５１１a〜５１１gをそのまま用いて、
ｎ型不純物元素（本実施例ではリン）を添加する。この工程では第２ゲート電極５２８〜
５３２がマスクとして機能し、ｎ型不純物元素が２×１０¹⁶〜５×１０¹⁹atoms/cm³（代
表的には５×１０¹⁷〜５×１０¹⁸atoms/cm³）の濃度で含まれたｎ型不純物領域５３５〜
５４４が形成される。なお、本明細書ではこの濃度でｎ型不純物元素が添加された不純物
領域をｎ型不純物領域（ｂ）と呼ぶことにする。

また、ここでの添加条件は、リンが第１の導電膜およびゲート絶縁膜を貫通して半導体
膜に到達するよう加速電圧を７０〜１２０ｋＶ（本実施例では９０ｋＶ）と高めに設定す
る。

次に、図６（Ａ）に示すように、ゲート絶縁膜５０８をドライエッチング法によりエッ
チングし、互いに孤立したゲート絶縁膜５４５〜５４９を形成する。なお、本実施例では
ｎ型不純物領域（ａ）５１９〜５２７が露呈するようにゲート絶縁膜をエッチングした例
を示しているが、ｎ型不純物領域（ａ）５１９〜５２７の表面にゲート絶縁膜が残ってい
ても良い。

このエッチング条件は、エッチングガスとしてＣＨＦ₃（三フッ化炭素）ガスを３．５
×１０^-5ｍ³/ｍｉｎの流量で流し、エッチング圧力を７．３×１０³Ｐａとする。また、
印加電力は８００Ｗとする。

このとき、第１の導電膜（窒化タンタル膜）が同時にエッチングされ、第１の導電膜か
らなるゲート電極（以下、第１ゲート電極という）５５０〜５５４が形成される。従って
、本実施例に示すＥＬ発光装置は、第１ゲート電極と第２ゲート電極とを積層した構造の
ゲート電極を有する。

また、図６（Ａ）に示すように、第１ゲート電極５５０はｎ型不純物領域（ｂ）５３５
、５３６に一部が重なる（ゲート絶縁膜５４５を介して重なる）ことになる。即ち、ｎ型
不純物領域（ｂ）５３５、５３６は第１ゲート電極５５０にゲート絶縁膜５４５を介して
重なる領域５３５a、５３５bおよび第１ゲート電極５５０にゲート絶縁膜５４５を介して
重ならない領域５３６a、５３６bを含むと言っても良い。

なお、第１ゲート電極５５０はゲート電極の一部として機能するが、第１ゲート電極５
５０にゲート絶縁膜５４５を介して重なった領域５３５a、５３６aはホットキャリア効果
の低減に有効である。これによりホットキャリア効果に起因する劣化を抑制することがで
きる。以上の特徴は全てのＴＦＴに共通である。

次に、図６（Ｂ）に示すように、添加されたｎ型不純物元素を活性化する。活性化手段
としては、レーザーアニールが好ましい。勿論、プラスチック基板５０１aの耐熱性が許
せば、ランプアニール、ファーネスアニールもしくはそれらとレーザーアニールを併用し
た手段を用いても良い。なお、このとき処理雰囲気中の酸素濃度を極力低くしておくこと
が望ましい。これはゲート電極の酸化を防ぐためであり、望ましくは酸素濃度を１ｐｐｍ
以下とする。

次に、図６（Ｃ）に示すように、窒化珪素膜もしくは窒化酸化珪素膜からなる無機絶縁
膜５５５を５０〜２００ｎｍの厚さに形成する。この無機絶縁膜５５５はスパッタ法で形
成すれば良い。

その後、水素（Ｈ₂）ガスもしくはアンモニア（ＮＨ₃）ガスを用いたプラズマ処理によ
り水素化処理を行う。水素化処理が終了したら、有機絶縁膜５５６として可視光を透過す
る樹脂膜を１〜２μmの厚さに形成する。樹脂膜としては、ポリイミド膜、ポリアミド膜
、アクリル樹脂膜もしくはＢＣＢ（ベンゾシクロブテン）膜を用いれば良い。また、感光
性樹脂膜を用いることも可能である。

なお、本実施例では無機絶縁膜５５５および有機絶縁膜５５６の積層膜を層間絶縁膜と
呼ぶ。

次に、図６（Ｄ）に示すように、層間絶縁膜に対してコンタクトホールを形成し、配線
５５７〜５６２および画素電極５６３を形成する。なお、本実施例ではこの配線を、下層
側から５０ｎｍのチタン膜、２００ｎｍのチタンを含むアルミニウム膜、２００ｎｍのリ
チウムを含むアルミニウム膜をスパッタ法で連続形成した三層構造の積層膜とする。また
、リチウムを含むアルミニウム膜のみ蒸着法で形成することもできる。但し、その場合に
おいても大気開放しないで連続形成することが望ましい。

ここで画素電極５６３の最表面が仕事関数の小さい金属面となるようにすることは重要
である。これは画素電極５６３がそのままＥＬ素子の陰極として機能することになるから
である。そのため、少なくとも画素電極５６３の最表面は周期表の１族もしくは２族に属
する元素を含む金属膜またはビスマス（Ｂｉ）膜とすることが好ましい。また、配線５５
７〜５６２は画素電極５６３と同時に形成されるため、同一の導電膜で形成されることに
なる。

このとき、配線５５７、５５９はＮＭＯＳ回路のソース配線、５５８はドレイン配線と
して機能する。また、配線５６０はソース配線５１７とスイッチングＴＦＴのソース領域
とを電気的に接続する配線として機能し、配線５６１はドレイン配線５１８とスイッチン
グＴＦＴのドレイン領域とを電気的に接続する配線として機能する。また、５６２は電流
制御ＴＦＴのソース配線（電流供給線に相当する）であり、５６３は電流制御ＴＦＴの画
素電極である。

次に、図７に示すように画素電極５６３の端部を覆う絶縁膜（以下、バンクという）５
６４を形成する。バンク５６４は１００〜４００ｎｍの珪素を含む絶縁膜もしくは有機樹
脂膜をパターニングして形成すれば良い。このバンク５６４は画素と画素との間（画素電
極と画素電極との間）を埋めるように形成される。また、次に形成する発光層等の有機Ｅ
Ｌ膜が画素電極５６３の端部に直接触れないようにする目的もある。

なお、バンク５６４は絶縁膜であるため、成膜時における素子の静電破壊には注意が必
要である。本実施例ではバンク５６４の材料となる絶縁膜中にカーボン粒子や金属粒子を
添加して抵抗率を下げ、静電気の発生を抑制する。この際、抵抗率は１×１０⁶〜１×１
０¹²Ωｍ（好ましくは１×１０⁸〜１×１０¹⁰Ωｍ）となるようにカーボン粒子や金属粒
子の添加量を調節すれば良い。

次に、ＥＬ層５６５を蒸着法により形成する。なお、本実施例では、正孔注入層および
発光層の積層体をＥＬ層と呼んでいる。即ち、発光層に対して正孔注入層、正孔輸送層、
正孔阻止層、電子輸送層、電子注入層もしくは電子阻止層を組み合わせた積層体をＥＬ層
と定義する。なお、これらは有機材料であっても無機材料であっても良いし、高分子であ
っても低分子であっても良い。

本実施例では、まず電子注入層としてフッ化リチウム（ＬｉＦ）膜を２０ｎｍの厚さに
成膜し、さらに発光層としてアルミキノリラト錯体（Ａｌｑ₃）を８０ｎｍの厚さに形成
する。また、発光層に対して発光中心となるドーパント（代表的には蛍光色素）を共蒸着
により添加しても良い。このドーパントとして、三重項励起を経由して発光する有機材料
を用いても良い。

次に、ＥＬ層５６５を形成したら、仕事関数が大きく、可視光に対して透明な酸化物導
電膜からなる陽極５６６を３００ｎｍの厚さに形成する。本実施例では、酸化亜鉛に酸化
ガリウムを添加した酸化物導電膜を蒸着法を用いて形成する。
また、他の酸化物導電膜として、酸化インジウム、酸化亜鉛、酸化スズ、もしくはそれら
を組み合わせた化合物からなる酸化物導電膜を用いることも可能である。こうして画素電
極（陰極）５６３、ＥＬ層５６５および陽極５６６を含むＥＬ素子５６７が形成される。

なお、陽極５６６を形成した後、ＥＬ素子５６７を完全に覆うようにしてパッシベーシ
ョン膜５６８を設けることは有効である。パッシベーション膜５６８としては、炭素膜、
窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み
合わせた積層で用いる。

この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素
膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜
は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低いＥＬ層５６５の
上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果
が高く、ＥＬ層５６５の酸化を抑制することが可能である。そのため、この後に続く封止
工程を行う間にＥＬ層５６５が酸化するといった問題を防止できる。

さらに、パッシベーション膜５６８上に封止材５６９を設け、カバー材５７０を貼り合
わせる。封止材５６９としては紫外線硬化樹脂を用いれば良く、内部に吸湿効果を有する
物質もしくは酸化防止効果を有する物質を設けることは有効である。また、本実施例にお
いてカバー材５７０はプラスチック基板（プラスチックフィルムも含む）５７０aの両面
に炭素膜（好ましくはダイヤモンドライクカーボン膜）５７０b、５７０cを用いる。

こうして図７に示すような構造のＥＬ発光装置が完成する。なお、バンク５６４を形成
した後、パッシベーション膜５６８を形成するまでの工程をマルチチャンバー方式（また
はインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効で
ある。また、さらに発展させてカバー材５７０を貼り合わせる工程までを大気解放せずに
連続的に処理することも可能である。

こうして、プラスチック基板を母体とする絶縁体５０１上にｎチャネル型ＴＦＴ６０１
、６０２、スイッチングＴＦＴ（ｎチャネル型ＴＦＴ）６０３および電流制御ＴＦＴ（ｎ
チャネル型ＴＦＴ）６０４が形成される。ここまの製造工程で必要としたフォトリソグラ
フィ工程は５回であり、一般的なアクティブマトリクス型ＥＬ発光装置よりも少ない。

即ち、ＴＦＴの製造工程が大幅に簡略化されており、歩留まりの向上および製造コスト
の低減が実現できる。また、ＴＦＴおよびＥＬ素子がプラスチック基板を母体とする絶縁
体（カバー材も含む）で挟まれた構造となったおり、非常にフレキシブルで軽量なＥＬ発
光装置をも実現できる。

さらに、図６（Ａ）を用いて説明したように、第１ゲート電極にゲート絶縁膜を介して
重なる不純物領域を設けることによりホットキャリア効果に起因する劣化に強いｎチャネ
ル型ＴＦＴを形成することができる。そのため、信頼性の高いＥＬ発光装置を実現できる
。

また、本実施例のＥＬ発光装置の回路構成例を図８に示す。なお、本実施例ではデジタ
ル駆動を行うための回路構成を示す。本実施例では、ソース側駆動回路８０１、画素部８
０６及びゲート側駆動回路８０７を有している。なお、本明細書中において、駆動回路と
はソース側駆動回路およびゲート側駆動回路を含めた総称である。

ソース側駆動回路８０１は、シフトレジスタ８０２、ラッチ（Ａ）８０３、ラッチ（Ｂ
）８０４、バッファ８０５を設けている。なお、アナログ駆動の場合はラッチ（Ａ）、（
Ｂ）の代わりにサンプリング回路（トランスファゲートもしくはアナログスイッチともい
う）を設ければ良い。また、ゲート側駆動回路８０７は、シフトレジスタ８０８、バッフ
ァ８０９を設けている。なお、シフトレジスタ８０２、８０８としては図４に示したシフ
トレジスタを用いれば良い。

また、本実施例において、画素部８０６は複数の画素を含み、その複数の画素にＥＬ素
子が設けられている。このとき、ＥＬ素子の陰極は電流制御ＴＦＴのドレインに電気的に
接続されていることが好ましい。

これらソース側駆動回路８０１およびゲート側駆動回路８０７は全てｎチャネル型ＴＦ
Ｔで形成され、全ての回路は図３（Ａ）に示したＥＥＭＯＳ回路を基本単位として形成さ
れている。従来のＣＭＯＳ回路に比べると消費電力は若干上がってしまうが、もともとＣ
ＭＯＳ回路を駆動回路に用いたＥＬ発光装置は９５％近くの電力が画素部で消費されてい
るので、多少ＮＭＯＳ回路を用いることで駆動回路の消費電力が上がったとしてもさほど
問題とはならない。

なお、図示していないが、画素部８０６を挟んでゲート側駆動回路８０７の反対側にさ
らにゲート側駆動回路を設けても良い。この場合、双方は同じ構造でゲート配線を共有し
ており、片方が壊れても残った方からゲート信号を送って画素部を正常に動作させるよう
な構成とする。

なお、上記構成は、図５〜図７に示した製造工程に従ってＴＦＴを作製することによっ
て実現することができる。また、本実施例では画素部と駆動回路の構成のみ示しているが
、本実施例の製造工程に従えば、その他にも信号分割回路、Ｄ／Ａコンバータ、オペアン
プ、γ補正回路などの論理回路を同一の絶縁体上に形成可能であり、さらにはメモリやマ
イクロプロセッサをも形成しうる。

さらに、ＥＬ素子を保護するための封止（または封入）工程まで行った後の本実施例の
ＥＬ発光装置について図９（Ａ）、（Ｂ）を用いて説明する。なお、必要に応じて図５〜
図８で用いた符号を引用する。

図９（Ａ）は、ＥＬ素子の封止までを行った状態を示す上面図、図９（Ｂ）は図９（Ａ
）をＡ−Ａ’で切断した断面図である。点線で示された８０１はソース側駆動回路、８０
６は画素部、８０７はゲート側駆動回路である。また、９０１はカバー材、９０２は第１
シール材、９０３は第２シール材であり、第１シール材９０２で囲まれた内側には封止材
９０７が設けられる。

なお、９０４はソース側駆動回路８０１及びゲート側駆動回路８０７に入力される信号
を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキ
ット）９０５からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示
されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良
いし、ＴＣＰ（Tape Carrier Package）の形態となっていても良い。また、ＣＯＧ（Chip
On Glass）によりＩＣを基板上に実装しても良い。

本明細書におけるＥＬ発光装置には、ＥＬ発光装置本体だけでなく、それにＦＰＣ、Ｔ
ＣＰもしくはＰＷＢが取り付けられた状態をも含むものとする。

次に、断面構造について図９（Ｂ）を用いて説明する。絶縁体５０１の上方には画素部
８０６、ゲート側駆動回路８０７が形成されており、画素部８０６は電流制御用ＴＦＴ６
０４とそのドレインに電気的に接続された画素電極５６３を含む複数の画素により形成さ
れる。また、ゲート側駆動回路８０７はｎチャネル型ＴＦＴ６０１とｎチャネル型ＴＦＴ
６０２とを組み合わせたＮＭＯＳ回路（図３参照）を用いて形成される。

画素電極５６３はＥＬ素子の陰極として機能する。また、画素電極５６３の両端にはバ
ンク５６４が形成され、画素電極５６３上にはＥＬ層５６５およびＥＬ素子の陽極５６６
が形成される。陽極５６６は全画素に共通の配線としても機能し、接続配線９０４を経由
してＦＰＣ９０５に電気的に接続されている。さらに、画素部８０６及びゲート側駆動回
路８０７に含まれる素子は全て陽極５６６およびパッシベーション膜５６７で覆われてい
る。

また、第１シール材９０２によりカバー材９０１が貼り合わされている。なお、カバー
材９０１とＥＬ素子との間隔を確保するために樹脂膜からなるスペーサを設けても良い。
そして、第１シール材９０２の内側には封止材９０７が充填されている。なお、第１シー
ル材９０２、封止材９０７としてはエポキシ系樹脂を用いるのが好ましい。また、第１シ
ール材９０２はできるだけ水分や酸素を透過しない材料であることが望ましい。さらに、
封止材９０７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を含有させても良い
。

ＥＬ素子を覆うようにして設けられた封止材９０７はカバー材９０１を接着するための
接着剤としても機能する。また、本実施例ではカバー材９０１を構成するプラスチック基
板９０１aの材料としてＦＲＰ（Fiberglass-Reinforced Plastics）、ＰＶＦ（ポリビニ
ルフロライド）、マイラー、ポリエステルまたはアクリルを用いることができる。

さらに本実施例ではプラスチック基板９０１aの両面に保護膜として炭素膜（具体的に
はダイヤモンドライクカーボン膜）９０１b、９０１cを２〜３０ｎｍの厚さに設けている
。このような炭素膜は、酸素および水の侵入を防ぐとともにプラスチック基板９０１aの
表面を機械的に保護する役割をもつ。また、外側の炭素膜９０１bに偏光板（代表的には
円偏光板）を貼り付けることも可能である。

また、封止材９０７を用いてカバー材９０１を接着した後、封止材９０７の側面（露呈
面）を覆うように第２シール材９０３を設ける。第２シール材９０３は第１シール材９０
２と同じ材料を用いることができる。

以上のような構造でＥＬ素子を封止材９０７に封入することにより、ＥＬ素子を外部か
ら完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物
質が侵入することを防ぐことができる。従って、信頼性の高いＥＬ発光装置が得られる。

本実施例では、実施例１に示したＥＬ発光装置とは異なる構造でＥＬ素子を封止した例
について図１０（Ａ）、（Ｂ）を用いて説明する。なお、図９と同一の部分については同
一の符号を用いる。また、図１０（Ｂ）は図１０（Ａ）をＡ−Ａ’で切断した断面図であ
る。

まず、本実施例ではＴＦＴおよびＥＬ素子を形成する絶縁体１００１としてプラスチッ
クフィルム１００１aの両面を保護膜として炭素膜（具体的にはダイヤモンドライクカー
ボン膜）１００１b、１００１cでコーティング（被覆）したものを用いる。なお、プラス
チックフィルム１００１aの両面に炭素膜１００１b、１００１cを成膜する歳はロールト
ゥロール方式を用いれば良い。

また、実施例１に従ってＥＬ素子まで作製した基板に、封止材９０７を用いてカバー
材１００２を貼り合わせる。カバー材１００２としてもプラスチックフィルム１００２a
の両面を保護膜として炭素膜（具体的にはダイヤモンドライクカーボン膜）１００２b、
１００２cでコーティングしたものを用いる。さらに、カバー材１００２の端面（端部）
は第２シール材１００３により封止する。

本実施例では、実施例１においてｎチャネル型ＴＦＴ６０１をデプレーション型とし、
ｎチャネル型ＴＦＴ６０２、スイッチングＴＦＴ６０３および電流制御ＴＦＴ６０４をエ
ンハンスメント型とする場合について説明する。

まず、実施例１に従って図５（Ａ）の状態を得る。次に、スパッタ法で１００〜１５０
ｎｍの酸化珪素膜１１０１を成膜し、その上にｎチャネル型ＴＦＴ６０１となる領域にレ
ジストマスク１１０２を形成する。（図１１（Ａ））

次に、レジストマスク１１０２を用いて結晶質半導体膜５０３に周期表の１３族に属す
る元素（本実施例ではボロン）を添加する。こうして１×１０¹⁵〜５×１０¹⁷atoms/cm³
（代表的には１×１０¹⁶〜１×１０¹⁷atoms/cm³）の濃度でボロンが添加された領域１１
０３およびボロンが添加されなかった領域１１０４が形成される。（図１１（Ｂ））

次に、結晶質半導体膜をパターニングして、島状の半導体膜１１０５〜１１０８を形成
する。このとき、半導体膜１１０５はボロンが添加されなかった領域１１０４で形成され
、半導体膜１１０６〜１１０８はボロンが添加された領域で形成される。即ち、半導体膜
１１０５を活性層とするＴＦＴはチャネル形成領域にボロンは含まれない、もしくは含ま
れていても５×１０¹⁴atoms/cm³以下であり、半導体膜１１０６〜１１０８を活性層とす
るＴＦＴはチャネル形成領域にボロンが１×１０¹⁵〜５×１０¹⁷atoms/cm³（代表的には
１×１０¹⁶〜１×１０¹⁷atoms/cm³）の濃度で含まれている。（図１１（Ｃ））

この後の工程は、実施例１に従えば良い。本実施例の場合、半導体膜１１０５を用いて
形成されたｎチャネル型ＴＦＴはデプレーション型ＴＦＴ（即ちノーマリオンのｎチャネ
ル型ＴＦＴ）となり、半導体膜１１０６〜１１０８を用いて形成されたｎチャネル型ＴＦ
Ｔはエンハンスメント型ＴＦＴ（即ちノーマリオフのｎチャネル型ＴＦＴ）となる。

本実施例を実施した場合、上記方法で形成されたデプレーション型ＴＦＴおよびエンハ
ンスメント型ＴＦＴを組み合わせて、図３（Ｂ）に示したＥＤＭＯＳ回路を形成すること
ができる。

なお、本実施例ではボロンを半導体膜に添加することによってしきい値電圧を正の方向
にシフトさせ、ボロンの添加されたチャネル形成領域を含むＴＦＴをエンハンスメント型
とする例を示したが、周期表の１５族に属する元素（代表的にはリンもしくは砒素）を半
導体膜に添加することによってしきい値電圧を負の方向にシフトさせ、周期表の１５族に
属する元素の添加されたチャネル形成領域を含むＴＦＴをデプレーション型とすることも
可能である。

なお、本実施例は実施例１もしくは実施例２と組み合わせて実施することが可能である
。

本実施例では、ソース側駆動回路およびゲート側駆動回路を全てＥ型ＮＴＦＴで形成し
た場合について図１２〜図１４を用いて説明する。本発明ではシフトレジスタの代わりに
ｎチャネル型ＴＦＴのみを用いたデコーダを用いる。

図１２はゲート側駆動回路の例である。図１２において、１００がゲート側駆動回路の
デコーダ、１０１がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数の
バッファ（緩衝増幅器）が集積化された部分を指す。また、バッファとは後段の影響を前
段に与えずに駆動を行う回路を指す。

まずゲート側デコーダ１００を説明する。まず１０２はデコーダ１００の入力信号線（
以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、
Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転し
た信号）を示している。即ち、２ｎ本の選択線が並んでいると考えれば良い。

選択線の本数はゲート側駆動回路から出力されるゲート配線が何列あるかによってその
数が決まる。例えばＶＧＡ表示の画素部をもつ場合はゲート配線が４８０本となるため、
９bit分（ｎ＝９に相当する）で合計１８本の選択線が必要となる。選択線１０２は図１
３のタイミングチャートに示す信号を伝送する。図１３に示すように、Ａ１の周波数を１
とすると、Ａ２の周波数は２^-1倍、Ａ３の周波数は２^-2倍、Ａｎの周波数は２^-(n-1)倍と
なる。

また、１０３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１０３bは第２段の
ＮＡＮＤ回路、１０３cは第ｎ段のＮＡＮＤ回路である。ＮＡＮＤ回路はゲート配線の本
数分が必要であり、ここではｎ個が必要となる。即ち、本発明ではデコーダ１００が複数
のＮＡＮＤ回路からなる。

また、ＮＡＮＤ回路１０３a〜１０３cは、ｎチャネル型ＴＦＴ１０４〜１０９が組み合
わされてＮＡＮＤ回路を形成している。なお、実際には２ｎ個のＴＦＴがＮＡＮＤ回路１
０３に用いられている。また、ｎチャネル型ＴＦＴ１０４〜１０９の各々のゲートは選択
線１０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａｎバー）のいずれかに接続されて
いる。

このとき、ＮＡＮＤ回路１０３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と
呼ぶ）のいずれかに接続されたゲートを有するｎチャネル型ＴＦＴ１０４〜１０６は、互
いに並列に接続されており、共通のソースとして負電源線（Ｖ_DL）１１０に接続され、共
通のドレインとして出力線７１に接続されている。また、Ａ１バー、Ａ２バー…Ａｎバー
（これらを負の選択線と呼ぶ）のいずれかに接続されたゲートを有するｎチャネル型ＴＦ
Ｔ１０７〜１０９は、互いに直列に接続されており、回路端に位置するｎチャネル型ＴＦ
Ｔ１０９のソースが正電源線（Ｖ_DH）１１２に接続され、もう一方の回路端に位置するｎ
チャネル型ＴＦＴ１０７のドレインが出力線１１１に接続されている。

以上のように、本発明においてＮＡＮＤ回路は直列に接続されたｎ個のｎチャネル型Ｔ
ＦＴおよび並列に接続されたｎ個のｎチャネル型ＴＦＴを含む。但し、ｎ個のＮＡＮＤ回
路１０３a〜１０３cにおいて、ｎチャネル型ＴＦＴと選択線との組み合わせはすべて異な
る。即ち、出力線１１１は必ず１本しか選択されないようになっており、選択線１０２に
は出力線１１１が端から順番に選択されていくような信号が入力される。

次に、バッファ部１０１はＮＡＮＤ回路１０３a〜１０３cの各々に対応して複数のバッ
ファ１１３a〜１１３cにより形成されている。但しバッファ１１３a〜１１３cはいずれも
同一構造で良い。

また、バッファ１１３a〜１１３cはｎチャネル型ＴＦＴ１１４〜１１６を用いて形成さ
れる。デコーダからの出力線１１１はｎチャネル型ＴＦＴ１１４（第１のｎチャネル型Ｔ
ＦＴ）のゲートとして入力される。ｎチャネル型ＴＦＴ１１４は正電源線（Ｖ_DH）１１７
をソースとし、画素部に続くゲート配線１１８をドレインとする。また、ｎチャネル型Ｔ
ＦＴ１１５（第２のｎチャネル型ＴＦＴ）は正電源線（Ｖ_DH）１１７をゲートとし、負電
源線（Ｖ_DL）１１９をソースとし、ゲート配線１１８をドレインとして常時オン状態とな
っている。

即ち、本発明において、バッファ１１３a〜１１３cは第１のｎチャネル型ＴＦＴ（ｎチ
ャネル型ＴＦＴ１１４）および第１のｎチャネル型ＴＦＴに直列に接続され、且つ、第１
のｎチャネル型ＴＦＴのドレインをゲートとする第２のｎチャネル型ＴＦＴ（ｎチャネル
型ＴＦＴ１１５）を含む。

また、ｎチャネル型ＴＦＴ１１６（第３のｎチャネル型ＴＦＴ）はリセット信号線（Re
set）をゲートとし、負電源線（Ｖ_DL）１１９をソースとし、ゲート配線１１８をドレイ
ンとする。なお、負電源線（Ｖ_DL）１１９は接地電源線（ＧＮＤ）としても構わない。

このとき、ｎチャネル型ＴＦＴ１１５のチャネル幅（Ｗ１とする）とｎチャネル型ＴＦ
Ｔ１１４のチャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の関係がある。なお、チャネ
ル幅とはチャネル長に垂直な方向におけるチャネル形成領域の長さである。

バッファ１１３aの動作は次の通りである。まず出力線１１１に負電圧が加えられてい
るとき、ｎチャネル型ＴＦＴ１１４はオフ状態（チャネルが形成されていない状態）とな
る。一方でｎチャネル型ＴＦＴ１１５は常にオン状態（チャネルが形成されている状態）
であるため、ゲート配線１１８には負電源線１１９の電圧が加えられる。

ところが、出力線１１１に正電圧が加えられた場合、ｎチャネル型ＴＦＴ１１４がオン
状態となる。このとき、ｎチャネル型ＴＦＴ１１４のチャネル幅がｎチャネル型ＴＦＴ１
１５のチャネル幅よりも大きいため、ゲート配線１１８の電位はｎチャネル型ＴＦＴ１１
４側の出力に引っ張られ、結果的に正電源線１１７の電圧がゲート配線１１８に加えられ
る。

従って、ゲート配線１１８は、出力線１１１に正電圧が加えられるときは正電圧（画素
のスイッチング素子として用いるｎチャネル型ＴＦＴがオン状態になるような電圧）を出
力し、出力線１１１に負電圧が加えられているときは常に負電圧（画素のスイッチング素
子として用いるｎチャネル型ＴＦＴがオフ状態になるような電圧）を出力する。

なお、ｎチャネル型ＴＦＴ１１６は正電圧が加えられたゲート配線１１８を強制的に負
電圧に引き下げるリセットスイッチとして用いられる。即ち、ゲート配線１１８の選択期
間が終了したら。リセット信号を入力してゲート配線１１８に負電圧を加える。但しｎチ
ャネル型ＴＦＴ１１６は省略することもできる。

以上のような動作のゲート側駆動回路によりゲート配線が順番に選択されることになる
。次に、ソース側駆動回路の構成を図１４に示す。図１４に示すソース側駆動回路はデコ
ーダ１２１、ラッチ１２２およびバッファ部１２３を含む。なお、デコーダ１２１および
バッファ部１２３の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する
。

図１４に示すソース側駆動回路の場合、ラッチ１２２は第１段目のラッチ１２４および
第２段目のラッチ１２５からなる。また、第１段目のラッチ１２４および第２段目のラッ
チ１２５は、各々ｍ個のｎチャネル型ＴＦＴ１２６a〜１２６cで形成される複数の単位ユ
ニット１２７ａ及び１２７ｂを有する。デコーダ１２１からの出力線１２８は単位ユニッ
ト１２７ａを形成するｍ個のｎチャネル型ＴＦＴ１２６a〜１２６cのゲートに入力される
。なお、ｍは任意の整数である。

例えば、ＶＧＡ表示の場合、ソース配線の本数は６４０本である。ｍ＝１の場合はＮＡ
ＮＤ回路も６４０個必要となり、選択線は２０本（１０bit分に相当する）必要となる。
しかし、ｍ＝８とすると必要なＮＡＮＤ回路は８０個となり、必要な選択線は１４本（７
bit分に相当する）となる。即ち、ソース配線の本数をＭ本とすると、必要なＮＡＮＤ回
路は（Ｍ／ｍ）個となる。

そして、ｎチャネル型ＴＦＴ１２６a〜１２６cのソースは各々ビデオ信号線（Ｖ１、Ｖ
２…Ｖｋ）１２９に接続される。即ち、出力線１２８に正電圧が加えられると一斉にｎチ
ャネル型ＴＦＴ１２６a〜１２６cがオン状態となり、各々に対応するビデオ信号が取り込
まれる。また、こうして取り込まれたビデオ信号は、ｎチャネル型ＴＦＴ１２６a〜１２
６cの各々に接続されたコンデンサ１３０a〜１３０cに保持される。

また、第２段目のラッチ１２５も複数の単位ユニット１２７bを有し、単位ユニット１
２７bはｍ個のｎチャネル型ＴＦＴ１３１a〜１３１cで形成される。ｎチャネル型ＴＦＴ
１３１a〜１３１cのゲートはすべてラッチ信号線１３２に接続され、ラッチ信号線１３２
に負電圧が加えられると一斉にｎチャネル型ＴＦＴ１３１a〜１３１cがオン状態となる。

その結果、コンデンサ１３０a〜１３０cに保持されていた信号が、ｎチャネル型ＴＦＴ
１３１a〜１３１cの各々に接続されたコンデンサ１３３a〜１３３cに保持されると同時に
バッファ１２３へと出力される。そして、図１３で説明したようにバッファを介してソー
ス配線１３４に出力される。以上のような動作のソース側駆動回路によりソース配線が順
番に選択されることになる。

以上のように、ｎチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を
形成することにより画素部および駆動回路をすべてｎチャネル型ＴＦＴで形成することが
可能となる。なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付け
のＩＣ（典型的にはＴＣＰもしくはＣＯＧ）とする場合にも本発明は実施できる。

本実施例では、ソース側駆動回路およびゲート側駆動回路をＥ型ＮＴＦＴ（Ｅ型ＮＴＦ
Ｔ）およびＤ型ＮＴＦＴ（Ｄ型ＮＴＦＴ）を組み合わせて形成した場合について図１５、
図１６を用いて説明する。

図１５はゲート側駆動回路の例である。図１５において、１４０がシフトレジスタ、１
４１がＮＡＮＤ回路部、１４２がバッファ部である。

ここでシフトレジスタ１４０は図４に示したシフトレジスタを具体的に図示したもので
ある。まず１４３はクロック信号線、１４４は極性が反転したクロック信号線、１４５は
正電源線（Ｖ_DH）、１４６は接地電源線（ＧＮＤ）である。そして、本実施例ではシフト
レジスタ１４０を形成する基本単位として三つのフリップフロップ回路１４７a〜１４７c
が図示されている。なお、実際には複数のフリップフロップ回路が直列に接続されてシフ
トレジスタ１４０を形成している。

また、本実施例においてフリップフロップ回路１４７aは図４に示したフリップフロッ
プ回路４００に対応し、フリップフロップ回路１４７bはフリップフロップ回路４０１に
対応した回路構成となっている。また、フリップフロップ回路１４７a〜１４７cはＥ型Ｎ
ＴＦＴおよびＤ型ＮＴＦＴで形成される。

フリップフロップ回路１４７aにおいて、１４８はＥ型ＮＴＦＴでゲートはクロック信
号線１４３に接続されている。また、図３（Ｂ）の構造のＥＤＭＯＳ回路１４８a〜１４
８cが図４に示すような配置で形成される。なお、１５０は正電源線（ＶDH）であり、１
５１は接地電源線（ＧＮＤ）である。

また、フリップフロップ回路１４７bはＥ型ＮＴＦＴ１５２のゲートが、極性が反転し
たクロック信号線１４４に接続されている点を除けばフリップフロップ回路１４７aと同
じ回路構成である。

そして、フリップフロップ回路１４７aの出力線１５３およびフリップフロップ回路１
４７bの出力線１５４はＮＡＮＤ回路１５５aに接続される。なお、ＮＡＮＤ回路部１４１
には三つのＮＡＮＤ回路１５５a〜１５５cが図示されているが、実際には複数のＮＡＮＤ
回路からなる。ＮＡＮＤ回路は二つのフリップフロップ回路に一つに割合で配置されてい
る。また、ＮＡＮＤ回路１５５a〜１５５cはＥ型ＮＴＦＴおよびＤ型ＮＴＦＴで形成され
る。

ＮＡＮＤ回路１５５aにおいて、Ｅ型ＮＴＦＴ１５６のゲートには出力線１５３が接続
され、ソースには接地電源線１５１が接続され、ドレインにはＥ型ＮＴＦＴ１５７が接続
される。また、Ｅ型ＮＴＦＴ１５７のゲートには出力線１５４が接続され、ソースにはＥ
型ＮＴＦＴ１５６のドレインが接続され、ドレインには出力線１５８が接続される。また
、Ｄ型ＮＴＦＴ１５９のソースは正電源線１６０に接続され、ゲートおよびドレインは出
力線１５８に接続される。

そして、ＮＡＮＤ回路１５５aの出力線１５８はＥＤＭＯＳ回路（インバータ回路と呼
んでも良い）１６１aに接続される。なお、バッファ部１４２には三つのＥＤＭＯＳ回路
１６１a〜１６１cが図示されているが、実際には複数のＥＤＭＯＳ回路からなる。

ＥＤＭＯＳ回路１６１aにおいて、Ｅ型ＮＴＦＴ１６２のゲートは出力線１５８に接続
され、ソースは負電源線（Ｖ_DL）１６３に接続され、ドレインは出力線（画素部のゲート
配線に相当する）１６４に接続される。また、Ｄ型ＮＴＦＴ１６５のゲートおよびドレイ
ンは出力線１６４に接続され、ソースは正電源線１６０に接続される。

次に、ソース側駆動回路の構成を図１６に示す。図１６に示すソース側駆動回路は図１
５に示したゲート側駆動回路にトランスファゲート１６５a〜１６５cを付け加えた構成と
なっており、シフトレジスタ１４０、ＮＡＮＤ回路部１４１およびバッファ部１４２は同
じ回路を用いることができる。なお、この構成はアナログ駆動を行う場合の構成である。

また、本実施例ではトランスファゲート１６５a〜１６５cとしてＥ型ＮＴＦＴを並列に
二つ設けているが、これは冗長設計であると同時に電流の供給能力を稼ぐための工夫であ
る。また、１６６はビデオ信号線である。

ところで、本実施例においてデジタル駆動を行う場合、図１４にて説明したラッチ１２
２およびバッファ部１２３をＮＡＮＤ回路部１４１の下に設ければ良い。また、逆に実施
例４において、図１４に示したソース側駆動回路をアナログ駆動に対応させるにはラッチ
１２２を省略し、バッファ部１２３の後段に図１６に示したトランスファゲートを設けれ
ば良い。

以上のように、ｎチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を
形成することにより画素部および駆動回路をすべてｎチャネル型ＴＦＴで形成することが
可能となる。なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付け
のＩＣチップとする場合にも本発明は実施できる。

本実施例では、本発明のＥＬ発光装置における画素構造の一例を図１７に示す。図１７
（Ａ）において、１７０１はゲート配線、１７０２はソース配線、１７０３は正電源線、
１７０４は負電源線（接地電源線としても良い）である。また、１７０５〜１７０８はＥ
型ＮＴＦＴ、１７０９、１７１０はＤ型ＮＴＦＴである。また、１７１１はＥＬ素子であ
り、Ｅ型ＮＴＦＴ１７０８に接続される。

本実施例の画素構造は、一画素の中に６個のＴＦＴを設け、ＳＲＡＭ（スタティックラ
ンダムアクセスメモリ）を形成している。具体的には複数のＥ型ＮＴＦＴおよび複数のＤ
型ＮＴＦＴでＳＲＡＭを形成している。このように本発明を実施するにあたって一画素に
含まれるＴＦＴの個数に限定はない。

なお、本実施例の画素構造の場合、Ｅ型ＮＴＦＴ１７０５がスイッチングＴＦＴとして
機能し、Ｅ型ＮＴＦＴ１７０８が電流制御ＴＦＴとして機能する。また、Ｅ型ＮＴＦＴ１
７０６およびＤ型ＮＴＦＴ１７０９からなるインバータ回路とＥ型ＮＴＦＴ１７０７およ
びＤ型ＮＴＦＴ１７１０からなるインバータ回路とを組み合わせてメモリ機能を持たせて
いる。

さらに、図１７（Ｂ）は図１７（Ａ）に示した隣接する二つの画素を負電源線１７０４
を共通化して対称に配置した例である。これにより画素部に設ける配線の本数を低減する
ことができ、画素の高密度化が図れる。

なお、本実施例の構成は、実施例１〜実施例５のいずれの構成とも組み合わせて実施す
ることが可能である。

実施例４もしくは実施例５に示したソース側駆動回路およびゲート側駆動回路は、液晶
表示装置に用いることも可能である。即ち、図３（Ａ）に示したＥＥＭＯＳ回路、図３（
Ｂ）に示したＥＤＭＯＳ回路、図４に示したシフトレジスタ、図１３に示したゲート側駆
動回路もしくは図１４に示したソース側駆動回路はいずれも液晶表示装置の駆動回路とし
て用いることが可能である。

なお、液晶表示装置とは液晶パネルにＦＰＣ（フレキシブルプリントサーキット）が取
り付けられた液晶モジュールを指す。なお、液晶モジュールにはＦＰＣの先にＰＷＢ（プ
リント配線基盤）が設けられている場合も含むものとする。また、ＦＰＣにＩＣを取り付
けたＴＣＰ（Tape Carrier Package）の形態となっていても良い。また、ＣＯＧ（Chip O
n Glass）によりＩＣを基板上に実装しても良い。

本発明を実施するにあたって、ＴＦＴとしてはトップゲート型ＴＦＴ（代表的にはプレ
ーナ型ＴＦＴ）だけでなく、ボトムゲート型ＴＦＴ（代表的には逆スタガ型ＴＦＴ）を用
いても良い。また、半導体基板（代表的にはシリコン基板）に形成したＭＯＳＦＥＴを用
いることも可能である。

なお、本実施例の構成は実施例１〜実施例７のいずれに含まれた構成とも組み合わせて
実施することが可能である。

本発明を実施して形成された発光装置もしくは液晶表示装置は様々な電気器具の表示部
として用いることができる。本発明の電気器具としては、ビデオカメラ、デジタルカメラ
、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、カーナビゲーションシステ
ム、カーオーディオ、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報機器（モ
バイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍）、記録媒体を備えた画
像再生装置などが挙げられる。それら電気器具の具体例を図２０、図２１に示す。

図２０（Ａ）はＥＬディスプレイであり、筐体２００１、支持台２００２、表示部２０
０３を含む。本発明の発光装置もしくは液晶表示装置は表示部２００３に用いることがで
きる。表示部２００３にＥＬ発光装置を用いる場合、自発光型であるためバックライトが
必要なく薄い表示部とすることができる。

図２０（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１
０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６を含む。本発明の発
光装置もしくは液晶表示装置は表示部２１０２に用いることができる。

図２０（Ｃ）はデジタルカメラであり、本体２２０１、表示部２２０２、接眼部２２０
３、操作スイッチ２２０４を含む。本発明の発光装置もしくは液晶表示装置は表示部２２
０２に用いることができる。

図２０（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体２３０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２３０２、操作スイッチ
２３０３、表示部（ａ）２３０４、表示部（ｂ）２３０５を含む。表示部（ａ）は主とし
て画像情報を表示し、表示部（ｂ）は主として文字情報を表示するが、本発明の発光装置
もしくは液晶表示装置はこれら表示部（ａ）、（ｂ）
に用いることができる。なお、記録媒体を備えた画像再生装置には、ＣＤ再生装置、ゲー
ム機器なども含まれうる。

図２０（Ｅ）は携帯型（モバイル）コンピュータであり、本体２４０１、表示部２４０
２、受像部２４０３、操作スイッチ２４０４、メモリスロット２４０５を含む。本発明の
発光装置もしくは液晶表示装置は表示部２４０２に用いることができる。この携帯型コン
ピュータはフラッシュメモリや不揮発性メモリを集積化した記録媒体に情報を記録したり
、それを再生したりすることができる。

図２０（Ｆ）はパーソナルコンピュータであり、本体２５０１、筐体２５０２、表示部
２５０３、キーボード２５０４を含む。本発明の発光装置もしくは液晶表示装置は表示部
２５０３に用いることができる。

また、上記電気器具はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回
線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増
してきている。表示部にＥＬ発光装置を用いた場合、ＥＬ発光装置の応答速度が非常に高
いため遅れのない動画表示が可能となる。

また、ＥＬ発光装置は発光している部分が電力を消費するため、発光部分が極力少なく
なるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話やカー
オーディオのような文字情報を主とする表示部にＥＬ発光装置を用いる場合には、非発光
部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。

ここで図２１（Ａ）は携帯電話であり、キー操作を行う部位（操作部）２６０１、情報
表示を行う部位（情報表示部）２６０２であり、操作部２６０１および情報表示部２６０
２は連結部２６０３で連結している。また、操作部２６０１には音声入力部２６０４、操
作キー２６０５が設けられ、情報表示部２６０２には音声出力部２６０６、表示部２６０
７が設けられている。

本発明の発光装置もしくは液晶表示装置は表示部２６０７に用いることができる。なお
、表示部２６０７にＥＬ発光装置を用いる場合、黒色の背景に白色の文字を表示すること
で携帯電話の消費電力を抑えることができる。

図２１（Ａ）に示した携帯電話の場合、表示部２６０４に用いたＥＬ発光装置にＮＭＯ
Ｓ回路でセンサ（ＮＭＯＳセンサ）を内蔵させ、指紋もしくは手相を読みとることで使用
者を認証する認証システム用端末として用いることもできる。
また、外部の明るさ（照度）を読みとり、設定されたコントラストで情報表示が可能とな
るように発光させることもできる。

さらに、操作スイッチ２６０５を使用している時に輝度を下げ、操作スイッチの使用が
終わったら輝度を上げることで低消費電力化することができる。また、着信した時に表示
部２６０４の輝度を上げ、通話中は輝度を下げることによっても低消費電力化することが
できる。また、継続的に使用している場合に、リセットしない限り時間制御で表示がオフ
になるような機能を持たせることで低消費電力化を図ることもできる。なお、これらはマ
ニュアル制御であっても良い。

また、図２１（Ｂ）はオーディオであり、筐体２７０１、表示部２７０２、操作スイッ
チ２７０３、２７０４を含む。本発明の発光装置もしくは液晶表示装置は表示部２７０２
に用いることができる。また、本実施例では車載用オーディオ（カーオーディオ）を示す
が、据え置き型のオーディオ（オーディオコンポーネント）に用いても良い。なお、表示
部２７０４にＥＬ発光装置を用いる場合、黒色の背景に白色の文字を表示することで消費
電力を抑えられる。

さらに、以上に示した電気器具は、表示部に用いた発光装置もしくは液晶表示装置に光
センサを内蔵させ、使用環境の明るさを検知する手段を設けることもできる。表示部にＥ
Ｌ発光装置を用いる場合、使用環境の明るさに応じて発光輝度を変調させるような機能を
持たせることもできる。

具体的には表示部に用いたＥＬ発光装置にＮＭＯＳ回路で形成したイメージセンサ（面
状、線状もしくは点状のセンサ）を設けたり、本体もしくは筐体にＣＣＤ（Charge Coupl
ed Device）を設けることで実施できる。使用者は使用環境の明るさに比べてコントラス
ト比で１００〜１５０の明るさを確保できれば問題なく画像もしくは文字情報を認識でき
る。即ち、使用環境が明るい場合は画像の輝度を上げて見やすくし、使用環境が暗い場合
は画像の輝度を抑えて消費電力を抑えるといったことが可能である。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に用いることが
可能である。また、本実施例の電気器具は実施例１〜５のいずれの構成を含む発光装置も
しくは液晶表示装置を用いても良い。

Claims (3)

1. 第１の基板と、
   第２の基板と、
   第１のシール材と、
   第２のシール材と、
   前記第１の基板上の、画素部と、を有し、
   前記第１のシール材は、前記第１の基板と前記第２の基板との間に設けられた部分を有し、
   前記第２のシール材は、前記第１の基板の側面に設けられた部分と、前記第２の基板の側面に設けられた部分と、前記第１のシール材と接する部分と、を有し、
   前記画素部が有するトランジスタは、第１のトランジスタと、第２のトランジスタと、を有し、
   前記第１のトランジスタと、前記第２のトランジスタとは、全てエンハンスメント型であり、
   前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、発光素子と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
   前記第１の配線は、ソース信号を供給する機能を有し、
   前記第２の配線は、前記発光素子に流れる電流を供給する機能を有することを特徴とする発光装置。
2. 第１の基板と、
   第２の基板と、
   第１のシール材と、
   第２のシール材と、
   前記第１の基板上の、画素部と、を有し、
   前記第１のシール材は、前記第１の基板と前記第２の基板との間に設けられた部分を有し、
   前記第２のシール材は、前記第１の基板の側面に設けられた部分と、前記第２の基板の側面に設けられた部分と、前記第１のシール材と接する部分と、を有し、
   前記画素部が有するトランジスタは、第１のトランジスタと、第２のトランジスタと、を有し、
   前記第１のトランジスタと、前記第２のトランジスタとは、全てデプレーション型であり、
   前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、発光素子と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
   前記第１の配線は、ソース信号を供給する機能を有し、
   前記第２の配線は、前記発光素子に流れる電流を供給する機能を有することを特徴とする発光装置。
3. 請求項１又は請求項２において、
   前記第１の基板及び前記第２の基板はそれぞれ、ガラス基板であることを特徴とする発光装置。

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