JP2017040935A - 半導体装置 - Google Patents
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Abstract
Description
む発光装置に関する。具体的には、一対の電極間に発光性材料からなる薄膜を挟んだ素子
(以下、発光素子という)を有する装置(以下、発光装置という)に有効な技術である。
なお、有機ELディスプレイや有機発光ダイオード(OLED:Organic Light Emitting
Diode)は本発明の発光装置に含まれる。
材料からなる薄膜(以下、EL膜という)を挟んだ素子(以下、EL素子という)を有す
る装置(以下、EL発光装置という)に有効な技術である。
は両者の励起を経由して発光(燐光および/または蛍光)するすべての発光性材料を含む
。
(以下、液晶表示装置という)に実施することも可能である。
ス型EL発光装置は、画素部に設けられた各画素の各々に薄膜トランジスタ(以下、TF
Tという)を設け、TFTによりEL素子に流れる電流量を制御して各画素の発光輝度を
制御する。そのため、画素数が増えても各画素に均一に電圧を供給できるので高精細な画
像を得る場合に適している。
路として、シフトレジスタ、ラッチもしくはバッファといった回路を同一の絶縁体上にT
FTで形成することが可能な点である。これにより非常に小さく軽量なEL発光装置を作
製することが可能となった。
と、製造コストが高くなるという問題を抱えていた。また、複数のTFTを同時に形成す
るため、製造工程が複雑になると歩留まりを確保することが難しい。特に駆動回路に動作
不良があると画素一列が動作しないといった線状欠陥を引き起こすこともある。
示す。図18(A)において、基板1801上にはEL素子に流れる電流を制御するため
のTFT(以下、電流制御TFTという)1802が形成され、電流制御TFT1802
には陽極1803が接続されている。また、陽極1803の上には有機EL膜(ELが得
られる発光性有機材料からなる薄膜)1804、陰極1805が形成され、陽極1803
、有機EL膜1804および陰極1805からなるEL素子1806が形成されている。
の方向に向かって放射される。従って、電流制御TFT1802は観測者から見て発光を
遮る遮蔽物となってしまい、有効発光領域(観測者が発光を観測しうる領域)を狭める要
因となっていた。また、有効発光領域が狭い場合、明るい画像を得るには発光輝度を上げ
る必要があったが、発光輝度を上げることは有機EL膜の駆動電圧を上げることになり劣
化を早めることが懸念されていた。
されている。図18(B)において、基板1801上には電流制御TFT1807が形成
され、電流制御TFT1807には陰極1808が接続されている。また、陰極1808
の上には有機EL膜1809、陽極1810が形成され、陰極1808、有機EL膜18
09および陽極1810からなるEL素子1811が形成されている。即ち、図18(A
)に示したEL素子1806とはちょうど逆向きの構造のEL素子1811となる。
殆ど陰極1808で反射され陽極1810を透過して図中の矢印の方向に向かって放射さ
れる。従って、陰極1808が設けられた領域すべてを有効発光領域とすることが可能と
なり、光取り出し効率の高いアクティブマトリクス型EL発光装置が得られる。さらに、
駆動電圧が低くても高い発光輝度が得られ、明るい画像が得られるといった利点がある。
が明るく安価な発光装置を提供することを課題とする。また、本発明の発光装置を表示部
に用いた画質が明るい表示部を有する安価な電気器具を提供することを課題とする。
場合、電流制御TFTとしてはnチャネル型TFTを用いることが望ましいと考えた。そ
の理由について図19を用いて説明する。
いた例である。このとき、電流制御TFT1901のソースは電流供給線1902に接続
され、ドレインはEL素子1903の陰極に接続される。なお、この構造では電流供給線
1902の電位をVL(ローレベルの電位。ここでは接地電位に等しい。)とし、EL素
子1903の陽極の電位をVH(ハイレベルの電位。ここでは5〜10V。)とする必要
がある。
レインの電位をVDとする。このとき、電流制御TFT1901にかかるゲート電圧はVG
−VS、ソースとドレインとの間にかかる電圧はVD−VS、ソース電圧はVS−VL、ドレ
イン電圧はVD−VLで表される。また、VSはEL素子1903の陰極の電位でもあり、
電流制御TFT1901のゲートが開くと電流供給線1902の電位VLに近づく。また
、ドレインの電位VDは電流供給線1902の電位VLに等しい。
化する(VLに近づく)ため、ゲート電圧(VG−VS)およびソースとドレインとの間に
かかる電圧(VD−VS)そのものが変化してしまう。その結果、電流制御TFT1901
を流れる電流量がVSの変化とともに変化し、EL素子1903に安定した電流を供給す
ることができないという問題を生じる。
19(B)に示す。この場合、電流制御TFT1904のソースの電位VSは常に電流供
給線1902の電位VLに等しいため、ゲート電圧(VG−VS)
およびソースとドレインとの間にかかる電圧(VD−VS)が変化することはない。従って
、EL素子1903に安定した電流を供給することができる。
する場合、電流制御TFTとしてnチャネル型TFTを用いることが望ましいという認識
を得た。
全ての半導体素子(代表的には薄膜トランジスタ)をnチャネル型の半導体素子とするこ
とを特徴とする。これによりpチャネル型の半導体素子の製造工程が削減されるため発光
装置の製造工程が簡略化され製造コストを低減することができる。
ち、一般的な駆動回路はnチャネル型の半導体素子とpチャネル型の半導体素子とを相補
的に組み合わせたCMOS回路を基本に設計されるが、本発明ではnチャネル型の半導体
素子のみを組み合わせて駆動回路を形成する点にも特徴がある。
発光装置を製造することができ、画質が明るく安価な発光装置を提供することができる。
また、画質が明るく安価な発光装置を表示部に用いることで画質が明るい表示部を有する
安価な電気器具を提供することが可能となる。
同一の絶縁体上に形成したアクティブマトリクス型EL発光装置を図1に示す。
ング素子となるTFT(以下、スイッチングTFTという)201、電流制御素子となる
TFT(以下、電流制御TFTという)202、nチャネル型TFT203およびnチャ
ネル型TFT204が設けられている。ここでは画素部に設けられるTFTの例としてス
イッチングTFT201および電流制御TFT202を示し、駆動回路に設けられるイン
バータ回路の例としてnチャネル型TFT203およびnチャネル型TFT204を示す
。
いる場合に特に有効な技術である。プラスチック基板上にTFTを形成するにあたって、
現状においてpチャネル型TFTは良好な電気特性が得られていない。従って、全てのT
FTをnチャネル型TFTで形成するという本発明はプラスチック基板を用いてアクティ
ブマトリクス型EL発光装置を作製する上で特に有効な技術である。
り、ソース領域13、分離領域(チャネル形成領域間に存在する不純物領域)14、分離
領域15、ドレイン領域16およびチャネル形成領域17〜19を含む活性層、ゲート絶
縁膜20、ゲート電極21a〜21c、無機絶縁膜22、有機絶縁膜23、ソース配線24
並びにドレイン配線25を含む。このスイッチングTFT201は電流制御TFTのゲー
ト電圧を制御するためのスイッチング素子である。
)であり、有機絶縁膜23は樹脂膜(ポリイミド膜、アクリル樹脂膜、ポリアミド膜もし
くはベンゾシクロブテン膜)である。有機絶縁膜23には金属粒子もしくはカーボン粒子
を分散させても良い。その場合、比抵抗が1×108〜1×1010Ωmとなるように金属
粒子もしくはカーボン粒子の含有量を調節することで静電気の発生を抑制することができ
る。
元素(好ましくはセシウム、マグネシウム、リチウム、カルシウム、カリウム、バリウム
もしくはベリリウム)を含む金属膜を用いることが好ましい。
また金属膜としてはアルミニウム膜、銅薄膜もしくは銀薄膜が好ましい。その他にもビス
マス膜を用いることもできる。
域27およびチャネル形成領域28を含む活性層、ゲート絶縁膜20、ゲート電極29、
無機絶縁膜22、有機絶縁膜23、ソース配線30並びに画素電極31を含む。このとき
、スイッチングTFT201のドレイン配線25は電流制御TFT202のゲート電極2
9に接続されている。また、電流制御TFT202のドレイン領域27に接続された画素
電極31はEL素子40の陰極として機能する。
、マグネシウム、リチウム、カルシウム、カリウム、バリウムもしくはベリリウム)を含
む金属膜を用いることが好ましい。また金属膜としてはアルミニウム膜、銅薄膜もしくは
銀薄膜が好ましい。その他にもビスマス膜を用いることもできる。
TFT202のソース配線30は、画素電極31と同時に形成されるため画素電極31と
同一の材料で形成される。
リル樹脂膜、ポリアミド膜もしくはベンゾシクロブテン膜)からなるバンクであり、比抵
抗が1×108〜1×1010Ωmとなるように金属粒子もしくはカーボン粒子を含有して
いる。このような比抵抗であれば成膜時にTFTの静電破壊を抑制することができる。ま
た、33は有機EL膜を含む薄膜、34はEL素子40の陽極(代表的には酸化物導電膜
からなる電極)である。
L素子40を覆うようにパッシベーション膜36が設けられている。パッシベーション膜
36としては、窒化珪素膜、窒化酸化珪素膜、炭素膜(好ましくはダイヤモンドライクカ
ーボン膜)、酸化アルミニウム膜もしくは酸化タンタル膜を用いることができる。これら
は積層しても良い。
スイッチングTFT201のゲート電極21a〜21cにゲート電圧を加えるためのゲート
配線であり、206はEL素子40に流れる電流を供給する電流供給線である。また、2
07はコンデンサであり、電流制御TFT202のゲート電極29に加わるゲート電圧を
保持するために設けられる。この場合、電流制御TFT202のソース配線30をローレ
ベルの電位(VL)とし、EL素子の陽極34をハイレベルの電位(VH)とする。
、電流供給線206と電流制御TFT202との間にEL素子208が形成される。この
場合、電流制御TFT202のソース配線30をハイレベルの電位(VH)とし、EL素
子の陽極34をローレベルの電位(VL)とする。また、このとき電流供給線206がE
L素子の陽極34として機能する。
設けた例を示しているが、TFTの個数は3個、4個、5個、6個もしくはそれ以上であ
っても良い。即ち、ソース配線24から入力されるビデオ信号を切り替えるスイッチング
TFTおよびEL素子40に流れる電流量を制御する電流制御TFTに加え、その他の信
号を制御するTFTを設けることは可能である。
領域41、ドレイン領域42およびチャネル形成領域43を含む活性層、ゲート絶縁膜2
0、ゲート電極44、無機絶縁膜22、有機絶縁膜23、ソース配線45並びにドレイン
配線46を含む。
ル形成領域49を含む活性層、ゲート絶縁膜20、ゲート電極50、無機絶縁膜22、有
機絶縁膜23、ソース配線51並びにnチャネル型TFT203と共通のドレイン配線4
6を含む。
T204と共通の配線)46およびnチャネル型TFT204のソース配線51は画素電
極31と同一材料で形成されている。
、E型NTFTという)で形成されているが、nチャネル型TFT203もしくはnチャ
ネル型TFT204のいずれか一方をデプレーション型とすることもできる。その場合、
チャネル形成領域となる半導体に周期表の15族に属する元素(好ましくはリン)もしく
は周期表の13族に属する元素(好ましくはボロン)を添加することによりエンハンスメ
ント型とデプレーション型とを作り分けることができる。
OS回路を形成する場合、エンハンスメント型TFT同士で形成する場合(以下、EEM
OS回路という)と、エンハンスメント型とデプレーション型とを組み合わせて形成する
場合(以下、EDMOS回路という)がある。
に示す。図3(A)において、301、302はどちらもE型NTFTである。
また、図3(B)において、303はE型NTFT、304はデプレーション型のnチャ
ネル型TFT(以下、D型NTFTという)である。
であり、VDLは負の電圧が印加される電源線(負電源線)である。負電源線は接地電位の
電源線(接地電源線)としても良い。
路を用いてシフトレジスタを作製した例を図4に示す。図4において、400、401は
フリップフロップ回路である。また、402、403はE型NTFTであり、E型NTF
T402のゲートにはクロック信号(CL)が入力され、E型NTFT403のゲートに
は極性の反転したクロック信号(CLバー)
が入力される。また、404で示される記号はインバータ回路であり、図4(B)に示す
ように、図3(A)に示したEEMOS回路もしくは図3(B)に示したEDMOS回路
が用いられる。
ル型TFTを形成する工程が削減されるため、EL発光装置の製造工程を簡略化すること
ができる。また、それに伴って製造工程の歩留まりが向上し、EL発光装置の製造コスト
を下げることができる。
法について説明する。但し、説明を簡単にするために、駆動回路に関してはnチャネル型
TFTを組み合わせたNMOS回路を図示することとする。
施例ではプラスチックからなる絶縁体501として、プラスチック基板501aの両面(
表面および裏面)に保護膜(炭素膜、具体的にはダイヤモンドライクカーボン膜)501
b、501cをコーティングした絶縁体を用意する。勿論、片面(表面もしくは裏面)に保
護膜を設けた構成としても良い。
膜502として窒化酸化珪素膜をスパッタ法で積層して用いる。この時、絶縁体501に
接する層の窒素濃度を10〜25wt%としておき、他の層よりも高めに窒素を含有させ
ると良い。
形成する。絶縁体501がプラスチックであるため、成膜温度が200℃(好ましくは1
50℃)を超えないことが好ましい。
体膜を含む)であれば良い。非晶質半導体膜としては非晶質珪素もしくは非晶質シリコン
ゲルマニウム膜を用いることができる。また、膜厚は20〜100nmの厚さであれば良
い。
膜503を形成する。なお、本実施例では固体レーザー(具体的にはNd:YAGレーザ
ーの第2高調波)を用いるが、エキシマレーザーを用いても良い。また、結晶化方法はプ
ラスチックからなる絶縁体501の耐熱性が許す範囲であれば如何なる手段を用いても良
い。
工程によりエッチングして島状の半導体膜504〜507を形成する。
これらは後にTFTの活性層となる半導体膜である。
体膜を活性層として用いることも可能である。
ず)を130nmの厚さにスパッタ法で形成し、半導体をp型半導体とする不純物元素(
以下、p型不純物元素という)を半導体膜504〜507に添加する。p型不純物元素と
しては周期表の13族に属する元素(典型的にはボロンもしくはガリウム)を用いること
ができる。なお、この保護膜は不純物を添加する際に結晶質珪素膜が直接プラズマに曝さ
れないようにするためと、微妙な濃度制御を可能にするために設ける。
3(代表的には1×1016〜1×1017atoms/cm3)とすれば良い。この濃度で添加された
p型不純物元素はnチャネル型TFTのしきい値電圧の調節に用いられる。
面を洗浄する。その際、表面に薄い酸化膜が形成されるため、さらに1%に希釈したフッ
酸水溶液を用いて薄い酸化膜を除去する。この処理により半導体膜504〜507の表面
に付着した汚染物を除去できる。このときオゾンの濃度は6mg/L以上とすることが好
ましい。これら一連の処理は大気開放することなく行われる。
。ゲート絶縁膜508としては、10〜200nm、好ましくは50〜150nmの厚さ
の珪素を含む絶縁膜を用いれば良い。これは単層構造でも積層構造でも良い。本実施例で
は115nm厚の窒化酸化珪素膜を用いる。
を大気開放することなく行い、半導体膜504〜507とゲート絶縁膜508の界面にお
ける汚染物および界面準位の低減を図っている。この場合、洗浄室とスパッタ室とを少な
くとも有したマルチチャンバー方式(もしくはインライン方式)の装置を用いれば良い。
導電膜510として370nmのタングステン膜を形成する。他にも第1の導電膜として
タングステン膜、第2の導電膜としてアルミニウム合金膜を用いる組み合わせ、または第
1の導電膜としてチタン膜、第2の導電膜としてタングステン膜を用いる組み合わせを用
いても良い。
等の不活性ガスを添加すると応力による膜はがれを防止することができる。また、タング
ステンターゲットの純度を99.9999%とすることで、抵抗率が20μΩcm以下の
低抵抗なタングステン膜を形成することができる。
大気開放することなく行うことも可能である。この場合、洗浄室、絶縁膜を形成するスパ
ッタ室および導電膜を形成するスパッタ室を少なくとも有したマルチチャンバー方式(も
しくはインライン方式)の装置を用いれば良い。
膜510をエッチングする。なお、本明細書中ではここで行うエッチング処理を第1のエ
ッチング処理と呼ぶ。(図5(C))
を用いたエッチング方法を採用する。
素(O2)ガスの混合ガスを用い、1Paの圧力とする。このとき各ガスの流量は、四フ
ッ化炭素ガスが2.5×10-5m3/min、塩素ガスが2.5×10-5m3/min、酸素
ガスが1.0×10-5m3/minである。
してプラズマを生成する。また、基板を乗せたステージには自己バイアス電圧として15
0WのRF電力(13.56MHz)を印加して、負の自己バイアスが基板に加わるよう
にする。このエッチング条件を第1のエッチング条件と呼ぶ。
はエッチングガスに酸素が加わることで第1の導電膜(窒化タンタル膜)のエッチングの
進行が極端に遅くなるためである。また、レジストマスク511a〜511eの後退を利用
して15〜45°のテーパー角を有するテーパーを有する形状とすることができる。第1
のエッチング条件では約25°のテーパー角を得ることができる。
度はテーパー角と呼ばれる。また、テーパーを有する形状とは電極端部があるテーパー角
を持って斜めになった形状であり、台形はテーパーを有する形状に含まれる。
を行う。このとき圧力を1Pa、各ガスの流量は、四フッ化炭素ガスおよび塩素ガスとも
に3.0×10-5m3/minである。また、コイル型の電極には500WのRF電力を印
加し、基板を乗せたステージには自己バイアス電圧として20WのRF電力を印加する。
この条件を第2のエッチング条件と呼ぶ。
並びにスイッチングTFTのソース配線517およびドレイン配線518が形成される。
クとして自己整合的にn型不純物元素(本実施例ではリン)を添加する。こうして形成さ
れる不純物領域519〜527にはn型不純物元素が1×1020〜1×1021atoms/cm3
(代表的には2×1020〜5×1021atoms/cm3)の濃度で含まれる。これらの不純物領
域519〜527はnチャネル型TFTのソース領域およびドレイン領域を形成する。
う。このエッチング条件は第1のエッチング条件において、自己バイアス電圧を20Wと
したエッチング条件とすれば良い。この条件では第2の導電膜(タングステン膜)のみが
選択的にエッチングされ、第2の導電膜からなるゲート電極(以下、第2ゲート電極とい
う)528〜532、第2の導電膜からなるソース配線(以下、第2ソース配線という)
533および第2の導電膜からなるドレイン配線(以下、第2ドレイン配線という)53
4が形成される。(図5(D))
n型不純物元素(本実施例ではリン)を添加する。この工程では第2ゲート電極528〜
532がマスクとして機能し、n型不純物元素が2×1016〜5×1019atoms/cm3(代
表的には5×1017〜5×1018atoms/cm3)の濃度で含まれたn型不純物領域535〜
544が形成される。なお、本明細書ではこの濃度でn型不純物元素が添加された不純物
領域をn型不純物領域(b)と呼ぶことにする。
膜に到達するよう加速電圧を70〜120kV(本実施例では90kV)と高めに設定す
る。
チングし、互いに孤立したゲート絶縁膜545〜549を形成する。なお、本実施例では
n型不純物領域(a)519〜527が露呈するようにゲート絶縁膜をエッチングした例
を示しているが、n型不純物領域(a)519〜527の表面にゲート絶縁膜が残ってい
ても良い。
×10-5m3/minの流量で流し、エッチング圧力を7.3×103Paとする。また、
印加電力は800Wとする。
らなるゲート電極(以下、第1ゲート電極という)550〜554が形成される。従って
、本実施例に示すEL発光装置は、第1ゲート電極と第2ゲート電極とを積層した構造の
ゲート電極を有する。
、536に一部が重なる(ゲート絶縁膜545を介して重なる)ことになる。即ち、n型
不純物領域(b)535、536は第1ゲート電極550にゲート絶縁膜545を介して
重なる領域535a、535bおよび第1ゲート電極550にゲート絶縁膜545を介して
重ならない領域536a、536bを含むと言っても良い。
50にゲート絶縁膜545を介して重なった領域535a、536aはホットキャリア効果
の低減に有効である。これによりホットキャリア効果に起因する劣化を抑制することがで
きる。以上の特徴は全てのTFTに共通である。
としては、レーザーアニールが好ましい。勿論、プラスチック基板501aの耐熱性が許
せば、ランプアニール、ファーネスアニールもしくはそれらとレーザーアニールを併用し
た手段を用いても良い。なお、このとき処理雰囲気中の酸素濃度を極力低くしておくこと
が望ましい。これはゲート電極の酸化を防ぐためであり、望ましくは酸素濃度を1ppm
以下とする。
膜555を50〜200nmの厚さに形成する。この無機絶縁膜555はスパッタ法で形
成すれば良い。
り水素化処理を行う。水素化処理が終了したら、有機絶縁膜556として可視光を透過す
る樹脂膜を1〜2μmの厚さに形成する。樹脂膜としては、ポリイミド膜、ポリアミド膜
、アクリル樹脂膜もしくはBCB(ベンゾシクロブテン)膜を用いれば良い。また、感光
性樹脂膜を用いることも可能である。
呼ぶ。
557〜562および画素電極563を形成する。なお、本実施例ではこの配線を、下層
側から50nmのチタン膜、200nmのチタンを含むアルミニウム膜、200nmのリ
チウムを含むアルミニウム膜をスパッタ法で連続形成した三層構造の積層膜とする。また
、リチウムを含むアルミニウム膜のみ蒸着法で形成することもできる。但し、その場合に
おいても大気開放しないで連続形成することが望ましい。
である。これは画素電極563がそのままEL素子の陰極として機能することになるから
である。そのため、少なくとも画素電極563の最表面は周期表の1族もしくは2族に属
する元素を含む金属膜またはビスマス(Bi)膜とすることが好ましい。また、配線55
7〜562は画素電極563と同時に形成されるため、同一の導電膜で形成されることに
なる。
して機能する。また、配線560はソース配線517とスイッチングTFTのソース領域
とを電気的に接続する配線として機能し、配線561はドレイン配線518とスイッチン
グTFTのドレイン領域とを電気的に接続する配線として機能する。また、562は電流
制御TFTのソース配線(電流供給線に相当する)であり、563は電流制御TFTの画
素電極である。
64を形成する。バンク564は100〜400nmの珪素を含む絶縁膜もしくは有機樹
脂膜をパターニングして形成すれば良い。このバンク564は画素と画素との間(画素電
極と画素電極との間)を埋めるように形成される。また、次に形成する発光層等の有機E
L膜が画素電極563の端部に直接触れないようにする目的もある。
要である。本実施例ではバンク564の材料となる絶縁膜中にカーボン粒子や金属粒子を
添加して抵抗率を下げ、静電気の発生を抑制する。この際、抵抗率は1×106〜1×1
012Ωm(好ましくは1×108〜1×1010Ωm)となるようにカーボン粒子や金属粒
子の添加量を調節すれば良い。
発光層の積層体をEL層と呼んでいる。即ち、発光層に対して正孔注入層、正孔輸送層、
正孔阻止層、電子輸送層、電子注入層もしくは電子阻止層を組み合わせた積層体をEL層
と定義する。なお、これらは有機材料であっても無機材料であっても良いし、高分子であ
っても低分子であっても良い。
成膜し、さらに発光層としてアルミキノリラト錯体(Alq3)を80nmの厚さに形成
する。また、発光層に対して発光中心となるドーパント(代表的には蛍光色素)を共蒸着
により添加しても良い。このドーパントとして、三重項励起を経由して発光する有機材料
を用いても良い。
電膜からなる陽極566を300nmの厚さに形成する。本実施例では、酸化亜鉛に酸化
ガリウムを添加した酸化物導電膜を蒸着法を用いて形成する。
また、他の酸化物導電膜として、酸化インジウム、酸化亜鉛、酸化スズ、もしくはそれら
を組み合わせた化合物からなる酸化物導電膜を用いることも可能である。こうして画素電
極(陰極)563、EL層565および陽極566を含むEL素子567が形成される。
ョン膜568を設けることは有効である。パッシベーション膜568としては、炭素膜、
窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み
合わせた積層で用いる。
膜、特にDLC(ダイヤモンドライクカーボン)膜を用いることは有効である。DLC膜
は室温から100℃以下の温度範囲で成膜可能であるため、耐熱性の低いEL層565の
上方にも容易に成膜することができる。また、DLC膜は酸素に対するブロッキング効果
が高く、EL層565の酸化を抑制することが可能である。そのため、この後に続く封止
工程を行う間にEL層565が酸化するといった問題を防止できる。
わせる。封止材569としては紫外線硬化樹脂を用いれば良く、内部に吸湿効果を有する
物質もしくは酸化防止効果を有する物質を設けることは有効である。また、本実施例にお
いてカバー材570はプラスチック基板(プラスチックフィルムも含む)570aの両面
に炭素膜(好ましくはダイヤモンドライクカーボン膜)570b、570cを用いる。
した後、パッシベーション膜568を形成するまでの工程をマルチチャンバー方式(また
はインライン方式)の成膜装置を用いて、大気解放せずに連続的に処理することは有効で
ある。また、さらに発展させてカバー材570を貼り合わせる工程までを大気解放せずに
連続的に処理することも可能である。
、602、スイッチングTFT(nチャネル型TFT)603および電流制御TFT(n
チャネル型TFT)604が形成される。ここまの製造工程で必要としたフォトリソグラ
フィ工程は5回であり、一般的なアクティブマトリクス型EL発光装置よりも少ない。
の低減が実現できる。また、TFTおよびEL素子がプラスチック基板を母体とする絶縁
体(カバー材も含む)で挟まれた構造となったおり、非常にフレキシブルで軽量なEL発
光装置をも実現できる。
重なる不純物領域を設けることによりホットキャリア効果に起因する劣化に強いnチャネ
ル型TFTを形成することができる。そのため、信頼性の高いEL発光装置を実現できる
。
ル駆動を行うための回路構成を示す。本実施例では、ソース側駆動回路801、画素部8
06及びゲート側駆動回路807を有している。なお、本明細書中において、駆動回路と
はソース側駆動回路およびゲート側駆動回路を含めた総称である。
)804、バッファ805を設けている。なお、アナログ駆動の場合はラッチ(A)、(
B)の代わりにサンプリング回路(トランスファゲートもしくはアナログスイッチともい
う)を設ければ良い。また、ゲート側駆動回路807は、シフトレジスタ808、バッフ
ァ809を設けている。なお、シフトレジスタ802、808としては図4に示したシフ
トレジスタを用いれば良い。
子が設けられている。このとき、EL素子の陰極は電流制御TFTのドレインに電気的に
接続されていることが好ましい。
Tで形成され、全ての回路は図3(A)に示したEEMOS回路を基本単位として形成さ
れている。従来のCMOS回路に比べると消費電力は若干上がってしまうが、もともとC
MOS回路を駆動回路に用いたEL発光装置は95%近くの電力が画素部で消費されてい
るので、多少NMOS回路を用いることで駆動回路の消費電力が上がったとしてもさほど
問題とはならない。
らにゲート側駆動回路を設けても良い。この場合、双方は同じ構造でゲート配線を共有し
ており、片方が壊れても残った方からゲート信号を送って画素部を正常に動作させるよう
な構成とする。
て実現することができる。また、本実施例では画素部と駆動回路の構成のみ示しているが
、本実施例の製造工程に従えば、その他にも信号分割回路、D/Aコンバータ、オペアン
プ、γ補正回路などの論理回路を同一の絶縁体上に形成可能であり、さらにはメモリやマ
イクロプロセッサをも形成しうる。
EL発光装置について図9(A)、(B)を用いて説明する。なお、必要に応じて図5〜
図8で用いた符号を引用する。
)をA−A’で切断した断面図である。点線で示された801はソース側駆動回路、80
6は画素部、807はゲート側駆動回路である。また、901はカバー材、902は第1
シール材、903は第2シール材であり、第1シール材902で囲まれた内側には封止材
907が設けられる。
を伝送するための配線であり、外部入力端子となるFPC(フレキシブルプリントサーキ
ット)905からビデオ信号やクロック信号を受け取る。なお、ここではFPCしか図示
されていないが、このFPCにはプリント配線基盤(PWB)が取り付けられていても良
いし、TCP(Tape Carrier Package)の形態となっていても良い。また、COG(Chip
On Glass)によりICを基板上に実装しても良い。
CPもしくはPWBが取り付けられた状態をも含むものとする。
806、ゲート側駆動回路807が形成されており、画素部806は電流制御用TFT6
04とそのドレインに電気的に接続された画素電極563を含む複数の画素により形成さ
れる。また、ゲート側駆動回路807はnチャネル型TFT601とnチャネル型TFT
602とを組み合わせたNMOS回路(図3参照)を用いて形成される。
ンク564が形成され、画素電極563上にはEL層565およびEL素子の陽極566
が形成される。陽極566は全画素に共通の配線としても機能し、接続配線904を経由
してFPC905に電気的に接続されている。さらに、画素部806及びゲート側駆動回
路807に含まれる素子は全て陽極566およびパッシベーション膜567で覆われてい
る。
材901とEL素子との間隔を確保するために樹脂膜からなるスペーサを設けても良い。
そして、第1シール材902の内側には封止材907が充填されている。なお、第1シー
ル材902、封止材907としてはエポキシ系樹脂を用いるのが好ましい。また、第1シ
ール材902はできるだけ水分や酸素を透過しない材料であることが望ましい。さらに、
封止材907の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を含有させても良い
。
接着剤としても機能する。また、本実施例ではカバー材901を構成するプラスチック基
板901aの材料としてFRP(Fiberglass-Reinforced Plastics)、PVF(ポリビニ
ルフロライド)、マイラー、ポリエステルまたはアクリルを用いることができる。
はダイヤモンドライクカーボン膜)901b、901cを2〜30nmの厚さに設けている
。このような炭素膜は、酸素および水の侵入を防ぐとともにプラスチック基板901aの
表面を機械的に保護する役割をもつ。また、外側の炭素膜901bに偏光板(代表的には
円偏光板)を貼り付けることも可能である。
面)を覆うように第2シール材903を設ける。第2シール材903は第1シール材90
2と同じ材料を用いることができる。
ら完全に遮断することができ、外部から水分や酸素等のEL層の酸化による劣化を促す物
質が侵入することを防ぐことができる。従って、信頼性の高いEL発光装置が得られる。
について図10(A)、(B)を用いて説明する。なお、図9と同一の部分については同
一の符号を用いる。また、図10(B)は図10(A)をA−A’で切断した断面図であ
る。
クフィルム1001aの両面を保護膜として炭素膜(具体的にはダイヤモンドライクカー
ボン膜)1001b、1001cでコーティング(被覆)したものを用いる。なお、プラス
チックフィルム1001aの両面に炭素膜1001b、1001cを成膜する歳はロールト
ゥロール方式を用いれば良い。
材1002を貼り合わせる。カバー材1002としてもプラスチックフィルム1002a
の両面を保護膜として炭素膜(具体的にはダイヤモンドライクカーボン膜)1002b、
1002cでコーティングしたものを用いる。さらに、カバー材1002の端面(端部)
は第2シール材1003により封止する。
nチャネル型TFT602、スイッチングTFT603および電流制御TFT604をエ
ンハンスメント型とする場合について説明する。
nmの酸化珪素膜1101を成膜し、その上にnチャネル型TFT601となる領域にレ
ジストマスク1102を形成する。(図11(A))
る元素(本実施例ではボロン)を添加する。こうして1×1015〜5×1017atoms/cm3
(代表的には1×1016〜1×1017atoms/cm3)の濃度でボロンが添加された領域11
03およびボロンが添加されなかった領域1104が形成される。(図11(B))
する。このとき、半導体膜1105はボロンが添加されなかった領域1104で形成され
、半導体膜1106〜1108はボロンが添加された領域で形成される。即ち、半導体膜
1105を活性層とするTFTはチャネル形成領域にボロンは含まれない、もしくは含ま
れていても5×1014atoms/cm3以下であり、半導体膜1106〜1108を活性層とす
るTFTはチャネル形成領域にボロンが1×1015〜5×1017atoms/cm3(代表的には
1×1016〜1×1017atoms/cm3)の濃度で含まれている。(図11(C))
形成されたnチャネル型TFTはデプレーション型TFT(即ちノーマリオンのnチャネ
ル型TFT)となり、半導体膜1106〜1108を用いて形成されたnチャネル型TF
Tはエンハンスメント型TFT(即ちノーマリオフのnチャネル型TFT)となる。
ンスメント型TFTを組み合わせて、図3(B)に示したEDMOS回路を形成すること
ができる。
にシフトさせ、ボロンの添加されたチャネル形成領域を含むTFTをエンハンスメント型
とする例を示したが、周期表の15族に属する元素(代表的にはリンもしくは砒素)を半
導体膜に添加することによってしきい値電圧を負の方向にシフトさせ、周期表の15族に
属する元素の添加されたチャネル形成領域を含むTFTをデプレーション型とすることも
可能である。
。
た場合について図12〜図14を用いて説明する。本発明ではシフトレジスタの代わりに
nチャネル型TFTのみを用いたデコーダを用いる。
デコーダ、101がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数の
バッファ(緩衝増幅器)が集積化された部分を指す。また、バッファとは後段の影響を前
段に与えずに駆動を行う回路を指す。
以下、選択線という)であり、ここではA1、A1バー(A1の極性が反転した信号)、
A2、A2バー(A2の極性が反転した信号)、…An、Anバー(Anの極性が反転し
た信号)を示している。即ち、2n本の選択線が並んでいると考えれば良い。
数が決まる。例えばVGA表示の画素部をもつ場合はゲート配線が480本となるため、
9bit分(n=9に相当する)で合計18本の選択線が必要となる。選択線102は図1
3のタイミングチャートに示す信号を伝送する。図13に示すように、A1の周波数を1
とすると、A2の周波数は2-1倍、A3の周波数は2-2倍、Anの周波数は2-(n-1)倍と
なる。
NAND回路、103cは第n段のNAND回路である。NAND回路はゲート配線の本
数分が必要であり、ここではn個が必要となる。即ち、本発明ではデコーダ100が複数
のNAND回路からなる。
わされてNAND回路を形成している。なお、実際には2n個のTFTがNAND回路1
03に用いられている。また、nチャネル型TFT104〜109の各々のゲートは選択
線102(A1、A1バー、A2、A2バー…An、Anバー)のいずれかに接続されて
いる。
呼ぶ)のいずれかに接続されたゲートを有するnチャネル型TFT104〜106は、互
いに並列に接続されており、共通のソースとして負電源線(VDL)110に接続され、共
通のドレインとして出力線71に接続されている。また、A1バー、A2バー…Anバー
(これらを負の選択線と呼ぶ)のいずれかに接続されたゲートを有するnチャネル型TF
T107〜109は、互いに直列に接続されており、回路端に位置するnチャネル型TF
T109のソースが正電源線(VDH)112に接続され、もう一方の回路端に位置するn
チャネル型TFT107のドレインが出力線111に接続されている。
FTおよび並列に接続されたn個のnチャネル型TFTを含む。但し、n個のNAND回
路103a〜103cにおいて、nチャネル型TFTと選択線との組み合わせはすべて異な
る。即ち、出力線111は必ず1本しか選択されないようになっており、選択線102に
は出力線111が端から順番に選択されていくような信号が入力される。
ファ113a〜113cにより形成されている。但しバッファ113a〜113cはいずれも
同一構造で良い。
れる。デコーダからの出力線111はnチャネル型TFT114(第1のnチャネル型T
FT)のゲートとして入力される。nチャネル型TFT114は正電源線(VDH)117
をソースとし、画素部に続くゲート配線118をドレインとする。また、nチャネル型T
FT115(第2のnチャネル型TFT)は正電源線(VDH)117をゲートとし、負電
源線(VDL)119をソースとし、ゲート配線118をドレインとして常時オン状態とな
っている。
ャネル型TFT114)および第1のnチャネル型TFTに直列に接続され、且つ、第1
のnチャネル型TFTのドレインをゲートとする第2のnチャネル型TFT(nチャネル
型TFT115)を含む。
set)をゲートとし、負電源線(VDL)119をソースとし、ゲート配線118をドレイ
ンとする。なお、負電源線(VDL)119は接地電源線(GND)としても構わない。
T114のチャネル幅(W2とする)との間にはW1<W2の関係がある。なお、チャネ
ル幅とはチャネル長に垂直な方向におけるチャネル形成領域の長さである。
るとき、nチャネル型TFT114はオフ状態(チャネルが形成されていない状態)とな
る。一方でnチャネル型TFT115は常にオン状態(チャネルが形成されている状態)
であるため、ゲート配線118には負電源線119の電圧が加えられる。
状態となる。このとき、nチャネル型TFT114のチャネル幅がnチャネル型TFT1
15のチャネル幅よりも大きいため、ゲート配線118の電位はnチャネル型TFT11
4側の出力に引っ張られ、結果的に正電源線117の電圧がゲート配線118に加えられ
る。
のスイッチング素子として用いるnチャネル型TFTがオン状態になるような電圧)を出
力し、出力線111に負電圧が加えられているときは常に負電圧(画素のスイッチング素
子として用いるnチャネル型TFTがオフ状態になるような電圧)を出力する。
電圧に引き下げるリセットスイッチとして用いられる。即ち、ゲート配線118の選択期
間が終了したら。リセット信号を入力してゲート配線118に負電圧を加える。但しnチ
ャネル型TFT116は省略することもできる。
。次に、ソース側駆動回路の構成を図14に示す。図14に示すソース側駆動回路はデコ
ーダ121、ラッチ122およびバッファ部123を含む。なお、デコーダ121および
バッファ部123の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する
。
第2段目のラッチ125からなる。また、第1段目のラッチ124および第2段目のラッ
チ125は、各々m個のnチャネル型TFT126a〜126cで形成される複数の単位ユ
ニット127a及び127bを有する。デコーダ121からの出力線128は単位ユニッ
ト127aを形成するm個のnチャネル型TFT126a〜126cのゲートに入力される
。なお、mは任意の整数である。
ND回路も640個必要となり、選択線は20本(10bit分に相当する)必要となる。
しかし、m=8とすると必要なNAND回路は80個となり、必要な選択線は14本(7
bit分に相当する)となる。即ち、ソース配線の本数をM本とすると、必要なNAND回
路は(M/m)個となる。
2…Vk)129に接続される。即ち、出力線128に正電圧が加えられると一斉にnチ
ャネル型TFT126a〜126cがオン状態となり、各々に対応するビデオ信号が取り込
まれる。また、こうして取り込まれたビデオ信号は、nチャネル型TFT126a〜12
6cの各々に接続されたコンデンサ130a〜130cに保持される。
27bはm個のnチャネル型TFT131a〜131cで形成される。nチャネル型TFT
131a〜131cのゲートはすべてラッチ信号線132に接続され、ラッチ信号線132
に負電圧が加えられると一斉にnチャネル型TFT131a〜131cがオン状態となる。
131a〜131cの各々に接続されたコンデンサ133a〜133cに保持されると同時に
バッファ123へと出力される。そして、図13で説明したようにバッファを介してソー
ス配線134に出力される。以上のような動作のソース側駆動回路によりソース配線が順
番に選択されることになる。
形成することにより画素部および駆動回路をすべてnチャネル型TFTで形成することが
可能となる。なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付け
のIC(典型的にはTCPもしくはCOG)とする場合にも本発明は実施できる。
T)およびD型NTFT(D型NTFT)を組み合わせて形成した場合について図15、
図16を用いて説明する。
41がNAND回路部、142がバッファ部である。
ある。まず143はクロック信号線、144は極性が反転したクロック信号線、145は
正電源線(VDH)、146は接地電源線(GND)である。そして、本実施例ではシフト
レジスタ140を形成する基本単位として三つのフリップフロップ回路147a〜147c
が図示されている。なお、実際には複数のフリップフロップ回路が直列に接続されてシフ
トレジスタ140を形成している。
プ回路400に対応し、フリップフロップ回路147bはフリップフロップ回路401に
対応した回路構成となっている。また、フリップフロップ回路147a〜147cはE型N
TFTおよびD型NTFTで形成される。
号線143に接続されている。また、図3(B)の構造のEDMOS回路148a〜14
8cが図4に示すような配置で形成される。なお、150は正電源線(VDH)であり、1
51は接地電源線(GND)である。
たクロック信号線144に接続されている点を除けばフリップフロップ回路147aと同
じ回路構成である。
47bの出力線154はNAND回路155aに接続される。なお、NAND回路部141
には三つのNAND回路155a〜155cが図示されているが、実際には複数のNAND
回路からなる。NAND回路は二つのフリップフロップ回路に一つに割合で配置されてい
る。また、NAND回路155a〜155cはE型NTFTおよびD型NTFTで形成され
る。
され、ソースには接地電源線151が接続され、ドレインにはE型NTFT157が接続
される。また、E型NTFT157のゲートには出力線154が接続され、ソースにはE
型NTFT156のドレインが接続され、ドレインには出力線158が接続される。また
、D型NTFT159のソースは正電源線160に接続され、ゲートおよびドレインは出
力線158に接続される。
んでも良い)161aに接続される。なお、バッファ部142には三つのEDMOS回路
161a〜161cが図示されているが、実際には複数のEDMOS回路からなる。
され、ソースは負電源線(VDL)163に接続され、ドレインは出力線(画素部のゲート
配線に相当する)164に接続される。また、D型NTFT165のゲートおよびドレイ
ンは出力線164に接続され、ソースは正電源線160に接続される。
5に示したゲート側駆動回路にトランスファゲート165a〜165cを付け加えた構成と
なっており、シフトレジスタ140、NAND回路部141およびバッファ部142は同
じ回路を用いることができる。なお、この構成はアナログ駆動を行う場合の構成である。
二つ設けているが、これは冗長設計であると同時に電流の供給能力を稼ぐための工夫であ
る。また、166はビデオ信号線である。
2およびバッファ部123をNAND回路部141の下に設ければ良い。また、逆に実施
例4において、図14に示したソース側駆動回路をアナログ駆動に対応させるにはラッチ
122を省略し、バッファ部123の後段に図16に示したトランスファゲートを設けれ
ば良い。
形成することにより画素部および駆動回路をすべてnチャネル型TFTで形成することが
可能となる。なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付け
のICチップとする場合にも本発明は実施できる。
(A)において、1701はゲート配線、1702はソース配線、1703は正電源線、
1704は負電源線(接地電源線としても良い)である。また、1705〜1708はE
型NTFT、1709、1710はD型NTFTである。また、1711はEL素子であ
り、E型NTFT1708に接続される。
ンダムアクセスメモリ)を形成している。具体的には複数のE型NTFTおよび複数のD
型NTFTでSRAMを形成している。このように本発明を実施するにあたって一画素に
含まれるTFTの個数に限定はない。
機能し、E型NTFT1708が電流制御TFTとして機能する。また、E型NTFT1
706およびD型NTFT1709からなるインバータ回路とE型NTFT1707およ
びD型NTFT1710からなるインバータ回路とを組み合わせてメモリ機能を持たせて
いる。
を共通化して対称に配置した例である。これにより画素部に設ける配線の本数を低減する
ことができ、画素の高密度化が図れる。
ることが可能である。
表示装置に用いることも可能である。即ち、図3(A)に示したEEMOS回路、図3(
B)に示したEDMOS回路、図4に示したシフトレジスタ、図13に示したゲート側駆
動回路もしくは図14に示したソース側駆動回路はいずれも液晶表示装置の駆動回路とし
て用いることが可能である。
り付けられた液晶モジュールを指す。なお、液晶モジュールにはFPCの先にPWB(プ
リント配線基盤)が設けられている場合も含むものとする。また、FPCにICを取り付
けたTCP(Tape Carrier Package)の形態となっていても良い。また、COG(Chip O
n Glass)によりICを基板上に実装しても良い。
ーナ型TFT)だけでなく、ボトムゲート型TFT(代表的には逆スタガ型TFT)を用
いても良い。また、半導体基板(代表的にはシリコン基板)に形成したMOSFETを用
いることも可能である。
実施することが可能である。
として用いることができる。本発明の電気器具としては、ビデオカメラ、デジタルカメラ
、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、カーナビゲーションシステ
ム、カーオーディオ、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報機器(モ
バイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍)、記録媒体を備えた画
像再生装置などが挙げられる。それら電気器具の具体例を図20、図21に示す。
03を含む。本発明の発光装置もしくは液晶表示装置は表示部2003に用いることがで
きる。表示部2003にEL発光装置を用いる場合、自発光型であるためバックライトが
必要なく薄い表示部とすることができる。
03、操作スイッチ2104、バッテリー2105、受像部2106を含む。本発明の発
光装置もしくは液晶表示装置は表示部2102に用いることができる。
3、操作スイッチ2204を含む。本発明の発光装置もしくは液晶表示装置は表示部22
02に用いることができる。
であり、本体2301、記録媒体(CD、LDまたはDVD等)2302、操作スイッチ
2303、表示部(a)2304、表示部(b)2305を含む。表示部(a)は主とし
て画像情報を表示し、表示部(b)は主として文字情報を表示するが、本発明の発光装置
もしくは液晶表示装置はこれら表示部(a)、(b)
に用いることができる。なお、記録媒体を備えた画像再生装置には、CD再生装置、ゲー
ム機器なども含まれうる。
2、受像部2403、操作スイッチ2404、メモリスロット2405を含む。本発明の
発光装置もしくは液晶表示装置は表示部2402に用いることができる。この携帯型コン
ピュータはフラッシュメモリや不揮発性メモリを集積化した記録媒体に情報を記録したり
、それを再生したりすることができる。
2503、キーボード2504を含む。本発明の発光装置もしくは液晶表示装置は表示部
2503に用いることができる。
線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増
してきている。表示部にEL発光装置を用いた場合、EL発光装置の応答速度が非常に高
いため遅れのない動画表示が可能となる。
なるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話やカー
オーディオのような文字情報を主とする表示部にEL発光装置を用いる場合には、非発光
部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
表示を行う部位(情報表示部)2602であり、操作部2601および情報表示部260
2は連結部2603で連結している。また、操作部2601には音声入力部2604、操
作キー2605が設けられ、情報表示部2602には音声出力部2606、表示部260
7が設けられている。
、表示部2607にEL発光装置を用いる場合、黒色の背景に白色の文字を表示すること
で携帯電話の消費電力を抑えることができる。
S回路でセンサ(NMOSセンサ)を内蔵させ、指紋もしくは手相を読みとることで使用
者を認証する認証システム用端末として用いることもできる。
また、外部の明るさ(照度)を読みとり、設定されたコントラストで情報表示が可能とな
るように発光させることもできる。
終わったら輝度を上げることで低消費電力化することができる。また、着信した時に表示
部2604の輝度を上げ、通話中は輝度を下げることによっても低消費電力化することが
できる。また、継続的に使用している場合に、リセットしない限り時間制御で表示がオフ
になるような機能を持たせることで低消費電力化を図ることもできる。なお、これらはマ
ニュアル制御であっても良い。
チ2703、2704を含む。本発明の発光装置もしくは液晶表示装置は表示部2702
に用いることができる。また、本実施例では車載用オーディオ(カーオーディオ)を示す
が、据え置き型のオーディオ(オーディオコンポーネント)に用いても良い。なお、表示
部2704にEL発光装置を用いる場合、黒色の背景に白色の文字を表示することで消費
電力を抑えられる。
センサを内蔵させ、使用環境の明るさを検知する手段を設けることもできる。表示部にE
L発光装置を用いる場合、使用環境の明るさに応じて発光輝度を変調させるような機能を
持たせることもできる。
状、線状もしくは点状のセンサ)を設けたり、本体もしくは筐体にCCD(Charge Coupl
ed Device)を設けることで実施できる。使用者は使用環境の明るさに比べてコントラス
ト比で100〜150の明るさを確保できれば問題なく画像もしくは文字情報を認識でき
る。即ち、使用環境が明るい場合は画像の輝度を上げて見やすくし、使用環境が暗い場合
は画像の輝度を抑えて消費電力を抑えるといったことが可能である。
可能である。また、本実施例の電気器具は実施例1〜5のいずれの構成を含む発光装置も
しくは液晶表示装置を用いても良い。
Claims (2)
- 画素部と、
前記画素部に電気的に接続された周辺回路部と、を有し、
前記画素部が有する半導体素子と、前記周辺回路部が有する半導体素子とは、全てnチャネル型の半導体を有し、
前記画素部が有する半導体素子は、全てエンハンスメント型であり、
前記半導体素子が有するゲート絶縁膜は、第1の領域と、第2の領域とを有し、
前記第2の領域の膜厚は、前記第1の領域の膜厚より小さいことを特徴とする半導体装置。 - 画素部と、
前記画素部に電気的に接続された周辺回路部と、を有し、
前記画素部が有するトランジスタと、前記周辺回路部が有するトランジスタとは、全てnチャネル型の半導体を有し、
前記画素部が有するトランジスタは、全てエンハンスメント型であり、
前記トランジスタが有するゲート絶縁膜は、第1の領域と、第2の領域とを有し、
前記第2の領域の膜厚は、前記第1の領域の膜厚より小さいことを特徴とする半導体装置。
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