KR102187047B1 - 반도체 장치, 구동 회로, 및 표시 장치 - Google Patents

반도체 장치, 구동 회로, 및 표시 장치 Download PDF

Info

Publication number
KR102187047B1
KR102187047B1 KR1020140081172A KR20140081172A KR102187047B1 KR 102187047 B1 KR102187047 B1 KR 102187047B1 KR 1020140081172 A KR1020140081172 A KR 1020140081172A KR 20140081172 A KR20140081172 A KR 20140081172A KR 102187047 B1 KR102187047 B1 KR 102187047B1
Authority
KR
South Korea
Prior art keywords
transistor
drain
electrically connected
shift register
source
Prior art date
Application number
KR1020140081172A
Other languages
English (en)
Other versions
KR20150007217A (ko
Inventor
히로유키 미야케
코헤이 토요타카
순페이 야마자키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20150007217A publication Critical patent/KR20150007217A/ko
Application granted granted Critical
Publication of KR102187047B1 publication Critical patent/KR102187047B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G02F1/13685—Top gates
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit

Abstract

본 발명은 게이트 드라이버 회로의 설계에 의하여 슬림 베젤화가 달성된 반도체 장치를 제공한다.
표시 장치의 게이트 드라이버에서, 시프트 레지스터 유닛과, 디멀티플렉서 회로와, n개의 신호선을 갖는다. 한 단의 시프트 레지스터 유닛에, 클럭 신호를 전달하는 n개의 신호선이 접속됨으로써 (n-3)개의 출력 신호를 출력할 수 있고, n이 커질수록 출력에 기여하지 않는, 클럭 신호를 전달하는 신호선의 비율이 작아지기 때문에, 한 단의 시프트 레지스터 유닛에서 하나의 출력 신호가 출력되는 종래 구성에 비하여 시프트 레지스터 유닛 부분의 점유 면적은 작아지므로, 게이트 드라이버 회로의 슬림 베젤화가 달성될 수 있다.

Description

반도체 장치, 구동 회로, 및 표시 장치{SEMICONDUCTOR DEVICE, DRIVER CIRCUIT, AND DISPLAY DEVICE}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture)에 관한 것이다. 특히, 본 발명은 예를 들어 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다. 특히, 본 발명은 예를 들어, 트랜지스터를 갖는 반도체 장치 및 그 제작 방법에 관한 것이다.
액정 표시 장치나 발광 표시 장치로 대표되는 평판 디스플레이에서, 표시 장치의 소형화, 경량화, 슬림 베젤화를 달성하기 위한 수단 중 하나로서, 화소부와 함께 게이트 드라이버를 동일 기판 위에 제작하는 것이 알려져 있다. 더 슬림 베젤화하기 위해서는 게이트 드라이버를 축소하는 것이 요구되고 있다. 게이트 드라이버의 주요 회로 중 하나로서 시프트 레지스터를 들 수 있다.
(특허 문헌 1) 일본국 특개 2002-49333호 공보
게이트 드라이버의 주요 회로인 시프트 레지스터의 폭을 축소함으로써 게이트 드라이버 회로 전체의 폭을 축소할 수 있기 때문에, 이 수단은 슬림 베젤화하기 위하여 유효하다.
그래서, 본 발명의 일 형태는, 게이트 드라이버 회로의 시프트 레지스터 유닛 부분을 폭 방향에 있어서 축소한 게이트 드라이버 회로를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는, 게이트 드라이버 회로의 신호선의 지연 시간을 증가시키지 않으면서 게이트 드라이버 회로를 폭 방향에 있어서 축소한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는, 게이트 드라이버 회로의 설계에 의하여 슬림 베젤화가 달성된 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 상술한 것들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이고 명세서, 도면, 청구항 등의 기재로부터 상술한 것들 이외의 과제가 추출될 수 있다.
본 발명의 일 형태는, 시프트 레지스터 유닛과, 시프트 레지스터 유닛에 전기적으로 접속되는 디멀티플렉서 회로와, n개(n은 4 이상의 자연수임)의 신호선을 갖고, 시프트 레지스터 유닛은 n개의 신호선 중 하나 이상에 전기적으로 접속되고, 디멀티플렉서 회로는 n개의 신호선 중 하나 이상 (n-3)개 이하에 전기적으로 접속되는 것을 특징으로 하는 구동 회로이다.
또한, 본 발명의 다른 일 형태는, m개(m은 3 이상의 자연수임)의 시프트 레지스터 유닛과, m개의 시프트 레지스터 유닛 각각에 전기적으로 접속되는 m개의 디멀티플렉서 회로와, n개(n은 4 이상의 자연수임)의 신호선을 갖고, m개의 시프트 레지스터 유닛 각각은 n개의 신호선 중 하나 이상에 전기적으로 접속되고, m개의 디멀티플렉서 회로 각각은 n개의 신호선 중 하나 이상 (n-3)개 이하에 전기적으로 접속되고, m개의 시프트 레지스터 유닛 중 하나에, m개의 시프트 레지스터 유닛 중 상기 하나의 전단(previous stage)의 시프트 레지스터 유닛에 전기적으로 접속되는 디멀티플렉서 회로의 출력 중 하나가 입력되고, m개의 시프트 레지스터 유닛 중 하나에, m개의 시프트 레지스터 유닛 중 상기 하나의 다음 단(next stage)의 시프트 레지스터 유닛에 전기적으로 접속되는 디멀티플렉서 회로의 출력 중 하나가 입력되는 것을 특징으로 하는 구동 회로이다.
또한, 본 발명의 다른 일 형태는, 시프트 레지스터 유닛과, 디멀티플렉서 회로와, n개(n은 4 이상의 자연수임)의 신호선을 갖고, 시프트 레지스터 유닛은 세트 신호선과 제 1 트랜지스터 내지 제 6 트랜지스터를 갖고, 제 1 트랜지스터는 소스 및 드레인 중 한쪽이 고전원 전위선에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 디멀티플렉서 회로에 전기적으로 접속되고, 게이트가 세트 신호선에 전기적으로 접속되고, 제 2 트랜지스터는 소스 및 드레인 중 다른 쪽이 저전원 전위선에 전기적으로 접속되고, 게이트가 디멀티플렉서 회로, 제 4 트랜지스터의 소스 및 드레인 중 한쪽, 제 5 트랜지스터의 소스 및 드레인 중 한쪽, 및 제 6 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 3 트랜지스터는 소스 및 드레인 중 한쪽이 고전원 전위선에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 게이트가 n개의 신호선 중 하나에 전기적으로 접속되고, 제 4 트랜지스터는 게이트가 n개의 신호선 중 다른 하나에 전기적으로 접속되고, 제 5 트랜지스터는 소스 및 드레인 중 다른 쪽이 저전원 전위선에 전기적으로 접속되고, 게이트가 세트 신호선에 전기적으로 접속되고, 제 6 트랜지스터는 소스 및 드레인 중 다른 쪽이 고전원 전위선에 전기적으로 접속되고, 게이트가 리셋 신호선에 전기적으로 접속되고, 디멀티플렉서 회로는 a개(a는 1 이상 (n-3) 이하의 자연수임)의 버퍼를 갖고, a개의 버퍼 각각은 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과 제 2 트랜지스터의 게이트에 전기적으로 접속되고, a개의 버퍼 각각은 각각 상이한 n개의 신호선 중 하나에 전기적으로 접속되고, a개의 버퍼 각각은 출력 단자를 갖는 것을 특징으로 하는 구동 회로이다.
본 발명의 일 형태에 의하여, 슬림 베젤화가 달성된 반도체 장치를 제작할 수 있다.
도 1은 반도체 장치의 일 형태를 설명하기 위한 블록도 및 회로도.
도 2는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 3은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 4는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 5는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 6은 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 7은 본 발명의 일 형태에 따른 반도체 장치가 사용된 전자 기기를 설명하기 위한 도면.
도 8은 본 발명의 일 형태에 따른 반도체 장치가 사용된 전자 기기를 설명하기 위한 도면.
도 9는 게이트 드라이버 회로 전체를 설명하기 위한 도면.
도 10은 시프트 레지스터 유닛을 설명하기 위한 도면.
도 11은 더미 단(dummy stage)의 시프트 레지스터 유닛을 설명하기 위한 도면.
도 12는 디멀티플렉서를 설명하기 위한 도면.
도 13은 디멀티플렉서를 설명하기 위한 도면.
도 14는 버퍼를 설명하기 위한 도면.
도 15는 다른 시프트 레지스터 유닛을 설명하기 위한 도면.
도 16은 다른 더미 단의 시프트 레지스터 유닛을 설명하기 위한 도면.
도 17은 다른 버퍼를 설명하기 위한 도면.
도 18은 슬림 베젤화를 설명하기 위한 도면.
도 19는 시프트 레지스터 유닛의 타이밍 차트.
본 발명의 실시형태에 대하여 도면을 사용하여 이하에서 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태에 기재되는 내용에 한정되어 해석되는 것은 아니다. 또한, 이하에서 설명하는 실시형태에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는, 동일한 부호 또는 동일한 해치 패턴을 다른 도면간에서 공통으로 사용하고, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막 두께, 또는 영역은 명료화를 위하여 과장되어 도시되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서에서 '제 1', '제 2', '제 3' 등의 용어는 구성 요소의 혼동을 피하기 위하여 사용하는 것이며, 수적으로 한정하는 것은 아니다. 따라서, 예를 들어, '제 1'을 '제 2' 또는 '제 3' 등으로 적절히 바꿔서 설명할 수 있다.
또한, '소스'나 '드레인'의 기능은 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀔 수 있다. 따라서, 본 명세서에서, '소스'나 '드레인'이라는 용어는 서로 바꾸어 사용할 수 있는 것으로 한다.
또한, 전압이란 두 점 사이에서의 전위차를 말하며, 전위란 어느 한 점에서의 정전기장 안에 있는 단위 전하가 갖는 정전 에너지(전기적인 위치 에너지)를 말한다. 다만, 일반적으로, 어느 한 점에서의 전위와, 기준이 되는 전위(예를 들어 접지 전위)의 전위차를 단순히 전위 또는 전압이라고 부르고, 전위와 전압이 동의어로서 사용되는 경우가 많다. 따라서, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압으로 바꾸어 말하여도 좋고, 전압을 전위로 바꾸어 말하여도 좋은 것으로 한다.
본 명세서에서는, 포토리소그래피 공정 후에 에칭 공정을 수행하는 경우에, 포토리소그래피 공정에서 형성한 마스크를 에칭 공정 후에 제거하는 기재를 생략하는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치의 구성 및 그 제작 방법에 대하여 도면을 참조하여 설명한다.
도 1의 (A)에 반도체 장치의 일례로서 액정 표시 장치를 도시하였다. 도 1의 (A)에 도시된 액정 표시 장치는 화소부(101)와, 게이트 드라이버(104)와, 소스 드라이버(106)와, 각각 평행 또는 대략 평행하게 배치되며 게이트 드라이버(104)에 의하여 전위가 제어되는 m개의 주사선(107)과, 각각 평행 또는 대략 평행하게 배치되며 소스 드라이버(106)에 의하여 전위가 제어되는 n개의 신호선(109)을 구비한다. 또한, 화소부(101)는 매트릭스상으로 배치된 복수의 화소(301)를 갖는다. 또한, 주사선(107)을 따라, 각각 평행 또는 대략 평행하게 배치된 용량선(115)을 갖는다. 또한, 용량선(115)은 신호선(109)을 따라, 각각 평행 또는 대략 평행하게 배치되어도 좋다. 또한, 게이트 드라이버(104) 및 소스 드라이버(106)를 총괄하여 구동 회로부라고 하는 경우가 있다.
각 주사선(107)은 화소부(101)에서 m행 n열로 배치된 화소(301) 중, 어느 행에 배치된 n개의 화소(301)에 전기적으로 접속된다. 또한, 각 신호선(109)은 m행 n열로 배치된 화소(301) 중, 어느 열에 배치된 m개의 화소(301)에 전기적으로 접속된다. m, n은 양쪽 1 이상의 정수이다. 또한, 각 용량선(115)은 m행 n열로 배치된 화소(301) 중, 어느 행에 배치된 n개의 화소(301)에 전기적으로 접속된다. 또한, 용량선(115)이 신호선(109)을 따라, 각각이 평행 또는 대략 평행하게 배치된 경우는, m행 n열로 배치된 화소(301) 중, 어느 열에 배치된 m개의 화소(301)에 전기적으로 접속된다.
도 1의 (B)는 도 1의 (A)에 도시된 액정 표시 장치의 화소(301)에 사용할 수 있는 회로 구성을 도시한 것이다.
도 1의 (B)에 도시된 화소(301)는 액정 소자(132)와, 트랜지스터(131)와, 용량 소자(133)를 갖는다.
액정 소자(132)의 한 쌍의 전극 중 한쪽의 전위는 화소(301)의 사양에 따라 적절히 설정된다. 액정 소자(132)는 기록되는 데이터에 따라 배향 상태가 설정된다. 또한, 복수의 화소(301) 각각이 갖는 액정 소자(132)의 한 쌍의 전극 중 한쪽에 공통의 전위(common potential)를 공급하여도 좋다. 또한, 각 행의 화소(301)마다 액정 소자(132)의 한 쌍의 전극 중 한쪽에 서로 상이한 전위를 공급하여도 좋다. 또는, IPS 모드나 FFS 모드의 경우에는 액정 소자(132)의 한 쌍의 전극 중 한쪽을 용량선 CL에 접속시킬 수도 있다.
예를 들어, 액정 소자(132)를 구비하는 액정 표시 장치의 구동 방법으로서는 TN 모드, STN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용하여도 좋다. 또한, 액정 표시 장치의 구동 방법으로서는 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 다만, 이들에 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
또한, 블루상(Blue Phase)을 나타내는 액정과 키랄제를 포함하는 액정 조성물에 의하여 액정 소자를 구성하여도 좋다. 블루상을 나타내는 액정은 응답 속도가 1msec 이하로 짧고, 광학적 등방성을 갖기 때문에 배향 처리가 불필요하며 시야각 의존성이 작다.
m행 n열째의 화소(301)에서, 트랜지스터(131)의 소스 전극 및 드레인 전극 중 한쪽은 신호선 DL_n에 전기적으로 접속되고, 다른 쪽은 용량 소자(133)의 한 쌍의 전극 중 한쪽과 액정 소자(132)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(131)의 게이트 전극은 주사선 GL_m에 전기적으로 접속된다. 트랜지스터(131)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터 기록을 제어하는 기능을 갖는다.
용량 소자(133)의 한 쌍의 전극 중 다른 쪽은 전위가 공급되는 배선(이하, 용량선 CL)에 전기적으로 접속된다. 또한, 용량선 CL의 전위의 값은 화소(301)의 사양에 따라 적절히 설정된다. 용량 소자(133)는 기록된 데이터를 유지하는 유지 용량으로서 기능한다. 또한, IPS 모드나 FFS 모드의 경우에는 용량 소자(133)의 한 쌍의 전극 중 다른 쪽은 액정 소자(132)의 한 쌍의 전극 중 한쪽에 전기적으로 접속될 수도 있다.
예를 들어, 도 1의 (B)에 도시된 화소(301)를 구비하는 액정 표시 장치에서는, 게이트 드라이버(104)에 의하여 각 행의 화소(301)를 순차적으로 선택하고, 트랜지스터(131)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소(301)는 트랜지스터(131)를 오프 상태로 함으로써 유지 상태가 된다. 이것을 행마다 순차적으로 수행함으로써 화상을 표시할 수 있다.
또한, 본 명세서 등에서, 액정 소자가 사용된 액정 표시 장치의 일례로서는, 투과형 액정 표시 장치, 반투과형 액정 표시 장치, 반사형 액정 표시 장치, 직시형 액정 표시 장치, 투사형 액정 표시 장치 등이 있다. 액정 소자의 일례로서는, 액정의 광학적 변조 작용에 의하여 광의 투과 또는 비투과를 제어하는 소자가 있다. 이 소자는 한 쌍의 전극과 액정층으로 구조될 수 있다. 또한, 액정의 광학적 변조 작용은, 액정에 가해지는 전계(가로 방향의 전계, 세로 방향의 전계, 또는 사선 방향의 전계를 포함함)에 의하여 제어된다. 또한 구체적으로는, 액정 소자의 일례로서는, 네마틱 액정, 콜레스테릭 액정, 스멕틱 액정, 디스코틱 액정, 서모트로픽 액정, 리오트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC), 강유전 액정, 반강유전 액정, 주쇄형 액정, 측쇄형 고분자 액정, 바나나형 액정 등을 들 수 있다.
또한, 반도체 장치의 일례로서, 액정 표시 장치 대신에 표시 소자, 표시 장치, 발광 장치 등을 사용할 수 있다. 또한, 표시 소자, 표시 소자를 구비하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 구비하는 장치인 발광 장치는 다양한 형태를 적용할 수 있거나, 또는 다양한 소자를 구비할 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치의 일례로서는, LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 회절 광 밸브(GLV：Grating Light Valve), 플라즈마 디스플레이(PDP), MEMS(Micro Electro Mechanical System), 디지털 마이크로미러 디바이스(DMD：Digital Micromirror Device), DMS(Digital Micro Shutter), MIRASOL(상표 등록), IMOD(Interferometric Modulator Display) 소자, 압전 세라믹 디스플레이, 카본 나노 튜브 등, 전기 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 갖는 것이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 이미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED：Surface-conduction Electron-emitter Display) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 페이퍼 등이 있다.
다음에, 화소(301)에 액정 소자를 사용한 액정 표시 장치의 구체적인 예에 대하여 설명한다. 도 2는 액정 표시 장치의 단면 구조를 설명하기 위한 도면이다. 도 2는 게이트 드라이버 및 화소 회로의 단면 구조를 도시한 것이다. 본 실시형태에서는 반도체 장치로서 수직 전계 방식의 액정 표시 장치에 대하여 설명한다.
본 실시형태에서 설명하는 액정 표시 장치는 한 쌍의 기판(기판(200)과 기판(242)) 사이에 액정 소자(209)가 끼워진다.
액정 소자(209)는 기판(200) 위의 도전층(206)과, 배향성을 제어하는 막(이하, 배향막(251), 배향막(252)이라고 함)과, 액정층(207)과, 도전층(208)을 갖는다. 또한, 도전층(206)은 액정 소자(209)의 한쪽 전극으로서 기능하고 도전층(208)은 액정 소자(209)의 다른 쪽 전극으로서 기능한다.
이와 같이, 액정 표시 장치란 액정 소자를 갖는 장치를 말한다. 또한, 액정 표시 장치는, 복수의 화소를 구동시키는 구동 회로 등을 포함한다. 또한, 액정 표시 장치는 다른 기판 위에 배치된 제어 회로, 전원 회로, 신호 생성 회로, 및 백 라이트 모듈 등을 포함하고, 액정 모듈이라고 부르는 경우도 있다.
도 2에 도시된 액정 표시 장치에서는 화소부(220)를 구성하는 트랜지스터(211) 및 구동 회로부(230)를 구성하는 트랜지스터(221)가 기판(200) 위에 제공된다. 또한, 화소부(220)에는, 도전층(206), 액정층(207), 및 도전층(208)으로 구성되는 액정 소자(209)가 제공된다.
또한, 도 2에 도시된 액정 표시 장치에서, 화소부(220)에 제공된 트랜지스터(211)는 채널 영역이 형성되는 반도체층(212)을 갖고, 구동 회로부(230)에 제공된 트랜지스터(221)는 채널 영역이 형성되는 반도체층(222)을 갖는다.
여기서, 도 2에 도시된 표시 장치의 구성 요소에 대하여 이하에서 설명한다.
기판(200) 위에 절연막(201), 절연막(202)이 형성된다. 또한, 트랜지스터의 채널 영역이 형성되는 반도체층(212), 반도체층(222)이 절연막(202) 위에 각각 섬 형상으로 형성된다.
기판(200)의 재질 등에 큰 제한은 없지만, 적어도, 나중에 수행되는 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(200)으로서 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어지는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어지는 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(200)으로서 사용하여도 좋다. 또한, 기판(200)으로서 유리 기판을 사용하는 경우에는 6세대(1500mm×1850mm), 7세대(1870mm×2200mm), 8세대(2200mm×2400mm), 9세대(2400mm×2800mm), 10세대(2950mm×3400mm) 등 대면적 기판을 사용함으로써, 대형 액정 표시 장치를 제작할 수 있다.
또한, 기판(200)으로서 가요성 기판을 사용하고, 가요성 기판 위에 트랜지스터를 직접 형성하여도 좋다. 또는, 기판(200)과 트랜지스터 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 소자부를 일부 또는 모두 완성시킨 후, 기판(200)으로부터 분리하고 다른 기판에 전재(轉載)하는 데에 사용할 수 있다. 이 때, 트랜지스터를 내열성이 떨어지는 기판이나 가요성 기판에도 전재할 수 있다.
절연막(201), 절연막(202)은 CVD(Chemical Vapor Deposition)법, 스퍼터링법 또는 열 산화법 등에 의하여 형성되는, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘 등의 절연막을 사용하여 단층 또는 적층 구조로 제공할 수 있다. 절연막(201)과 절연막(202)의 조합의 예로서는 산화 질화 실리콘과 산화 실리콘의 조합을 들 수 있다.
반도체층(212), 반도체층(222)은 결정성 실리콘으로 형성하는 것이 바람직하지만, 비정질 실리콘을 사용하여도 좋다. 결정성 실리콘막은 비정질 실리콘막을 형성하고, 그 후 레이저를 조사하여 결정화시킴으로써 형성한다. 또는, 비정질 실리콘막 위에 Ni 등의 금속막을 형성한 후, 비정질 실리콘막을 열 결정화시킴으로써 형성하여도 좋다. 또는, CVD법에 의하여 결정성 실리콘막을 형성하여도 좋다.
절연막(231)은 게이트 절연막이다. 절연막(231)은 CVD법, 스퍼터링법 등에 의하여 형성되는, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘 등의 절연막을 사용하여 단층 또는 적층 구조로 제공할 수 있다.
또한, 절연막(231)으로서 유기 실레인 가스를 사용한 CVD법에 의하여 산화 실리콘막을 형성함으로써, 나중에 형성하는 반도체막의 결정성을 높일 수 있기 때문에, 트랜지스터의 온 전류 및 전계 효과 이동도를 높일 수 있다. 유기 실레인 가스로서는, 테트라에톡시실레인(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실레인(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸다이실라잔(HMDS), 트라이에톡시실레인(SiH(OC2H5)3), 트리스다이메틸아미노실레인(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
또한, 반도체층(212) 및 반도체층(222)에 플라즈마 처리를 수행하여 표면을 산화 또는 질화시킴으로써 절연막(231)을 형성하여도 좋다. 예를 들어 He, Ar, Kr, Xe 등의 희가스와, 산소, 산화 질소(NO2), 암모니아, 질소, 수소 등의 혼합 가스를 도입한 플라즈마 처리로 형성한다. 이 경우의 플라즈마의 여기는 마이크로파의 도입에 의하여 수행하면, 저전자 온도에서 고밀도 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의하여 반도체막의 표면을 산화 또는 질화시킬 수 있다.
이와 같은 고밀도 플라즈마를 사용한 처리에 의하여, 1nm 이상 20nm 이하, 대표적으로는 5nm 이상 10nm 이하의 절연막이 반도체막에 형성된다. 이 경우의 반응은 고상 반응이기 때문에, 상기 절연막과 반도체막의 계면 준위 밀도를 매우 낮게 할 수 있다. 이와 같은 고밀도 플라즈마 처리는, 반도체막을 직접 산화(또는 질화)시키기 때문에, 형성되는 절연막의 두께 편차를 매우 작게 할 수 있다. 이와 같은 고밀도 플라즈마 처리에 의하여 반도체막의 표면을 고상 산화시킴으로써, 균일성이 좋고 계면 준위 밀도가 낮은 절연막을 형성할 수 있다.
또한 절연막(231)은, 고밀도 플라즈마 처리에 의하여 형성되는 절연막만을 사용하여도 좋고, 그 위에 CVD법이나 스퍼터링법 등으로 산화 실리콘, 산화 질화 실리콘, 또는 질화 실리콘의 절연막 중 하나 또는 복수를 퇴적시켜 적층으로 하여도 좋다. 어느 경우든, 고밀도 플라즈마로 형성한 절연막이 게이트 절연막의 일부 또는 전체에 포함되어 형성되는 트랜지스터에서는 특성 편차가 작게 될 수 있다.
또한, 절연막(231) 위에 제 1 도전층(272)과 제 2 도전층(273)이 형성된다. 제 1 도전층(272) 및 제 2 도전층(273)은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등으로부터 선택된 원소, 또는 상술한 원소를 주성분으로 하는 합금 재료 또는 화합물 재료(질화 탄탈 등)를 사용하여 형성한다. 또는, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체 재료를 사용하여 형성한다. 또한, 제 1 도전층(272) 및 제 2 도전층(273)에는 동일한 도전 재료를 사용하여도 좋고, 서로 상이한 도전 재료를 사용하여도 좋다.
제 1 도전층(272)과 제 2 도전층(273)의 조합의 예로서, 질화 탄탈과 텅스텐, 질화 텅스텐과 텅스텐, 질화 몰리브덴과 몰리브덴 등을 들 수 있다. 여기서는 제 1 도전층은 CVD법이나 스퍼터링법 등에 의하여 20nm 이상 100nm 이하의 두께로 형성한다. 제 2 도전층은 100nm 이상 400nm 이하의 두께로 형성한다. 또한, 본 실시형태에서는 2층의 도전막을 적층한 구조로 하였지만, 단층으로 하여도 좋고, 또는 3층 이상을 적층한 구조로 하여도 좋다. 3층 구조의 경우에는 몰리브덴층과 알루미늄층과 몰리브덴층을 적층한 구조로 하면 좋다.
반도체층(212)에는 불순물 영역(216) 및 불순물 영역(217)이 형성되고, 반도체층(222)에는 불순물 영역(226) 및 불순물 영역(227)이 형성된다. 불순물 원소의 도입은 n형 또는 p형의 불순물 원소를 사용하여 이온 도핑법, 이온 주입법 등에 의하여 수행할 수 있다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다.
절연막(236)은 층간 절연막이다. 도전층(218), 도전층(228)은 소스 전극 또는 드레인 전극이다.
절연막(236)으로서는 CVD법이나 스퍼터링법 등에 의하여 형성되는, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘 등의 절연막을 사용할 수 있다. 또한, 아크릴 수지, 폴리이미드 수지, 벤조사이클로부텐계 수지, 실록산계 수지, 폴리아마이드 수지, 에폭시 수지 등의 유기 수지를 사용하여 형성할 수 있다.
도전층(218), 도전층(228)은 알루미늄, 텅스텐, 티타늄, 탄탈, 몰리브덴, 니켈, 네오디뮴으로부터 선택된 하나의 원소 또는 상술한 원소를 복수 포함한 합금으로 이루어지는 단층 구조 또는 적층 구조를 사용할 수 있다. 예를 들어, 상술한 원소를 복수 포함한 합금으로 이루어지는 도전층은, 티타늄을 포함한 알루미늄 합금, 네오디뮴을 포함한 알루미늄 합금 등으로 형성할 수 있다. 또한, 적층 구조로 하는 경우, 예를 들어, 알루미늄층 또는 상술한 바와 같은 알루미늄 합금층을 티타늄층들 사이에 끼워 적층시킨 구조로 하여도 좋다. 또한, 도전층(218), 도전층(228)은 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능한다.
절연막(238)은 층간 절연막이다. 절연막(238) 위에 형성된 도전층(206)은 화소 전극이다. 도전층(206)은 발광 장치의 양극 또는 음극으로서 기능한다.
절연막(238)으로서는, CVD법이나 스퍼터링법 등에 의하여 형성되는, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘 등의 절연막을 사용할 수 있다. 또한, 아크릴 수지, 폴리이미드 수지, 벤조사이클로부텐계 수지, 실록산계 수지, 폴리아마이드 수지, 에폭시 수지 등의 유기 수지를 사용하여 형성할 수 있다.
도전층(206)으로서는 투광성을 갖는 도전성 재료로 이루어지는 투명 도전막을 사용하면 좋고, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물 등을 사용할 수 있다. 또한, 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등도 사용할 수 있는 것은 물론이다. 또한, 일 함수가 큰 재료, 예를 들어, 니켈(Ni), 텅스텐(W), 크롬(Cr), 백금(Pt), 아연(Zn), 주석(Sn), 인듐(In), 또는 몰리브덴(Mo)으로부터 선택된 원소, 또는 상술한 원소를 주성분으로 하는 합금 재료, 예를 들어, 질화 티타늄, 질화 실리콘 티타늄, 규화 텅스텐, 질화 텅스텐, 질화 규화 텅스텐, 질화 니오븀을 사용하여 단층막 또는 적층막으로 제공하여도 좋다.
부호(251)는 배향막이다. 배향막(251)으로서는 폴리이미드 등의 유기 수지를 사용할 수 있다. 배향막(251)의 두께는 40nm 이상 100nm 이하, 바람직하게는 50nm 이상 90nm 이하로 한다. 이와 같은 두께로 함으로써 액정 재료의 프리틸트각을 크게 할 수 있다. 액정 재료의 프리틸트각을 크게 함으로써, 디스클리네이션(disclination)을 저감할 수 있다.
또한, 기판(242) 위에는 유색성을 갖는 막(이하, 유색막(246)이라고 함)이 형성된다. 유색막(246)은 컬러 필터로서 기능한다. 또한, 유색막(246)에 인접하는 차광막(244)이 기판(242) 위에 형성된다. 차광막(244)은 블랙 매트릭스로서 기능한다. 또한, 유색막(246)은 반드시 제공할 필요는 없고, 예를 들어 액정 표시 장치가 흑백 표시 장치인 경우 등에는 유색막(246)을 제공하지 않는 구성으로 하여도 좋다.
유색막(246)으로서는, 특정한 파장 대역의 광을 투과시키는 것이면 좋고, 예를 들어 적색의 파장 대역의 광을 투과시키는 적색(R) 컬러 필터, 녹색의 파장 대역의 광을 투과시키는 녹색(G) 컬러 필터, 청색의 파장 대역의 광을 투과시키는 청색(B) 컬러 필터 등을 사용할 수 있다.
차광막(244)으로서는, 특정한 파장 대역의 광을 차광하는 기능을 가지면 좋고, 금속막 또는 흑색 안료 등을 포함한 유기 절연막 등을 사용할 수 있다.
또한, 유색막(246) 위에는 절연막(248)이 형성된다. 절연막(248)은 평탄화막으로서의 기능, 또는 유색막(246)에 포함될 수 있는 불순물이 액정 소자 측으로 확산되는 것을 억제하는 기능을 갖는다.
또한, 절연막(248) 위에는 도전층(208)이 형성된다. 도전층(208)은 화소부의 액정 소자가 갖는 한 쌍의 전극 중 다른 쪽으로서 기능한다. 또한, 도전층(206) 위에는 배향막(251)이 형성되고, 도전층(208) 위에는 배향막(252)이 형성된다.
또한, 도전층(206)과 도전층(208) 사이에는 액정층(207)이 형성된다. 또한, 액정층(207)은 실재(미도시)를 사용하여 기판(200)과 기판(242) 사이에 밀봉된다. 또한, 외부로부터 수분 등이 침입하는 것을 억제하기 위하여 실재는 무기 재료와 접촉하는 것이 바람직하다.
또한, 도전층(206)과 도전층(208) 사이에 액정층(207)의 두께(셀 갭이라고도 함)를 유지하는 스페이서를 제공하여도 좋다.
도 1의 (A)에 도시된 액정 표시 장치에 포함되는 트랜지스터(211), 트랜지스터(221)의 제작 방법에 대하여 도 3의 (A) 내지 도 4의 (D)를 사용하여 설명한다.
우선, 기판(200)을 준비한다. 여기서는 기판(200)으로서 유리 기판을 사용한다.
다음에, 기판(200) 위에 절연막(201), 절연막(202)을 순차적으로 적층시켜 형성한다. 절연막(202)은 CVD법, 스퍼터링법, 또는 열 산화법 등에 의하여 형성되는, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘 등의 절연막을 사용하여 단층 또는 적층 구조로 제공할 수 있다. 절연막(201)과 절연막(202)의 조합의 예로서는 산화 질화 실리콘과 산화 실리콘의 조합을 들 수 있다.
다음에, 절연막(202) 위에 반도체막을 형성하고, 이를 선택적으로 에칭하여 반도체층(212), 반도체층(222)을 형성한다. 반도체층(212), 반도체층(222)은 결정성 실리콘으로 형성하는 것이 바람직하다. 본 실시형태에서는 CVD법에 의하여 비정질 실리콘막을 형성한 후, 레이저를 조사함으로써 결정화시켜 형성한다. 또한, 레이저 조사 전에 수소를 제거하기 위한 가열 처리를 수행하여도 좋다(도 3의 (A) 참조).
다음에, 반도체층(212), 반도체층(222)을 덮도록 절연막(231)을 형성한다. 절연막(231)은 CVD법, 스퍼터링법, 열 산화법 등에 의하여 형성되는, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘 등의 절연막을 사용하여 단층 또는 적층 구조로 제공할 수 있다. 여기서는 게이트 절연막으로서 산화 실리콘막을 사용한다(도 3의 (B) 참조).
이어서, 절연막(231) 위에 제 1 도전막(292), 제 2 도전막(293)을 순차적으로 적층시켜 형성한다. 제 1 도전막(292) 및 제 2 도전막(293)은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등으로부터 선택된 원소, 또는 상술한 원소를 주성분으로 하는 합금 재료 또는 화합물 재료(질화 탄탈 등)를 사용하여 형성한다. 또는, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체 재료를 사용하여 형성한다. 또한, 제 1 도전막(292) 및 제 2 도전막(293)에는 동일한 도전 재료를 사용하여도 좋고, 서로 상이한 도전 재료를 사용하여도 좋다. 여기서는 제 1 도전막에 질화 탄탈막을 사용하고 제 2 도전막에 텅스텐막을 사용한다(도 3의 (C) 참조).
다음에, 제 2 도전막(293) 위에 레지스트 마스크(234)를 선택적으로 형성하고, 상기 레지스트 마스크(234)를 사용하여 제 1 에칭 처리 및 제 2 에칭 처리를 수행한다. 제 1 에칭 처리를 수행함으로써, 절연막(231) 위에 형성된 제 1 도전막(292) 및 제 2 도전막(293)을 선택적으로 제거하여, 반도체층(212) 위에 게이트 전극으로서 기능할 수 있는 제 1 도전층(232a), 제 2 도전층(233a)의 적층 구조를 잔존시키고, 반도체층(222) 위에 게이트 전극으로서 기능할 수 있는 제 1 도전층(232b), 제 2 도전층(233b)의 적층 구조를 잔존시킨다(도 3의 (D) 참조).
그 후에 제 2 에칭 처리를 수행함으로써, 제 2 도전층(233a) 및 제 2 도전층(233b)의 단부를 선택적으로 에칭한다. 그 결과, 제 2 도전층(233a) 및 제 2 도전층(233b)의 폭이, 제 1 도전층(232a) 및 제 1 도전층(232b)의 폭보다 작은 구조로 할 수 있다(도 3의 (E) 참조).
제 1 에칭 처리 및 제 2 에칭 처리에 사용하는 에칭법은 적절히 선택하면 좋지만, 에칭 속도를 향상시키기 위해서는 ECR(Electron Cyclotron Resonance)이나 ICP(Inductively Coupled Plasma: 유도 결합 플라즈마) 등의 고밀도 플라즈마원을 사용한 드라이 에칭 장치를 사용하면 좋다. 제 1 에칭 처리 및 제 2 에칭 처리의 에칭 조건을 적절히 조절함으로써, 제 1 도전층(232a, 232b) 및 제 2 도전층(233a, 233b)의 단부를 원하는 테이퍼 형상이 되도록 형성할 수 있다.
다음에, 제 1 도전층(232a) 및 제 2 도전층(233a), 제 1 도전층(232b) 및 제 2 도전층(233b)을 마스크로서 사용하여 반도체층(212), 반도체층(222) 각각에 불순물 원소를 도입하여 반도체층(212)에 저농도의 불순물 영역(215)을 형성하고, 반도체층(222)에 저농도의 불순물 영역(225)을 형성한다(도 4의 (A) 참조).
불순물 원소는, n형 또는 p형의 불순물 원소를 사용한 이온 도핑법, 이온 주입법 등에 의하여 도입할 수 있다. n형을 나타내는 불순물 원소로서는 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다.
여기서는, 반도체층(212)에서 불순물 영역(215)은 제 1 도전층(232a)과 중첩되지 않는 영역에 형성된 예를 도시하였지만, 불순물 원소를 도입하는 조건에 따라서는 제 1 도전층(232a)과 중첩되는 영역에도 불순물 영역(215)이 형성될 수 있다. 또한, 반도체층(222)에서 불순물 영역(225)은 제 1 도전층(232b)과 중첩되지 않는 영역에 형성된 예를 도시하였지만, 불순물 원소를 도입하는 조건에 따라서는 제 1 도전층(232b)과 중첩되는 영역에도 불순물 영역(225)이 형성될 수 있다.
이어서, 제 1 도전층(232a), 제 2 도전층(233a), 및 반도체층(212) 위에 레지스트 마스크(235)를 선택적으로 형성하고, 상기 레지스트 마스크(235), 제 1 도전층(232b), 및 제 2 도전층(233b)을 마스크로 하여 반도체층(212), 반도체층(222)에 불순물 원소를 도입한다. 그 결과, 반도체층(212)에 불순물 영역(216), 불순물 영역(217)이 형성되고, 반도체층(222)에 불순물 영역(226), 불순물 영역(227)이 형성된다. 또한, 불순물 원소는 제 1 도전층(232b)을 통과하여 반도체층(222)에 도입된다(도 4의 (B) 참조).
불순물 원소는 이온 도핑법, 이온 주입법에 의하여 도입할 수 있다. n형을 나타내는 불순물 원소로서는 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는 불순물 영역(216, 217, 226, 227)에는 인(P)을 이온 도핑한다.
반도체층(212)에서, 레지스트 마스크(235)로 덮이지 않은 영역에 형성된 고농도의 불순물 영역(217)은 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능하고, 레지스트 마스크(235)로 덮이며 제 1 도전층(232a)과 중첩되지 않은 영역에 형성된 저농도의 불순물 영역(216)은 트랜지스터의 LDD 영역으로서 기능한다. 또한, 반도체층(222)에서, 제 1 도전층(232b)과 중첩되지 않은 영역에 형성된 고농도의 불순물 영역(227)은 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능하고, 제 1 도전층(232b)과 중첩되며 제 2 도전층(233b)과 중첩되지 않은 영역에 형성된 저농도의 불순물 영역(226)은 트랜지스터의 LDD 영역으로서 기능한다.
LDD 영역이란, 채널 형성 영역과, 고농도로 불순물 원소를 첨가하여 형성하는 소스 영역 또는 드레인 영역 사이에 저농도로 불순물 원소를 첨가한 영역을 말하고, LDD 영역을 형성하면, 드레인 영역 근방의 전계를 완화시켜 핫 캐리어 주입으로 인한 열화를 막는 효과가 있다. 또한, 핫 캐리어로 인한 온 전류치의 열화를 막기 위하여, 게이트 절연막을 개재(介在)하여 LDD 영역을 게이트 전극과 중첩시켜 배치한 구조('GOLD(Gate-drain Overlapped LDD) 구조'라고도 부름)로 하여도 좋다. 본 실시형태에서는, 화소부를 구성하는 트랜지스터(211)로서 LDD 영역을 제공한 n형 트랜지스터를 사용하고, 구동 회로부를 구성하는 트랜지스터(221)로서는 GOLD 구조를 갖는 n형 트랜지스터를 사용한 예를 기재하였지만, 이에 한정되지 않는다. 화소부(220)를 구성하는 트랜지스터로서 GOLD 구조를 갖는 트랜지스터를 사용하여도 좋다.
다음에, 층간 절연막을 형성한다. 여기서는, 층간 절연막으로서 절연막(236)을 형성한다. 이어서, 절연막(231), 절연막(236)에 선택적으로 개구부를 형성하고, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(218), 도전층(228)을 형성한다(도 4의 (C) 참조).
절연막(236)으로서는, CVD법이나 스퍼터링법 등에 의하여 형성되는, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘 등의 절연막을 사용할 수 있다. 또한, 아크릴 수지, 폴리이미드 수지, 벤조사이클로부텐계 수지, 실록산계 수지, 폴리아마이드 수지, 에폭시 수지 등의 유기 수지를 사용하여 형성할 수 있다. 여기서는, 산화 실리콘, 산화 질화 실리콘, 또는 질화 실리콘을 사용하여 CVD법에 의하여 절연막(236)을 형성한다.
도전층(218), 도전층(228)은 알루미늄, 텅스텐, 티타늄, 탄탈, 몰리브덴, 니켈, 네오디뮴으로부터 선택된 하나의 원소 또는 이들 원소를 복수 포함한 합금으로 이루어지는 단층 구조 또는 적층 구조를 사용할 수 있다. 예를 들어, 이들 원소를 복수 포함한 합금으로 이루어지는 도전층은, 티타늄을 포함한 알루미늄 합금, 네오디뮴을 포함한 알루미늄 합금 등을 사용하여 형성할 수 있다. 또한, 적층 구조로 형성하는 경우, 예를 들어, 알루미늄층 또는 상술한 바와 같은 알루미늄 합금층을 티타늄층들 사이에 끼워 적층시킨 구조로 하여도 좋다. 또한, 도전층(218), 도전층(228)은 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능한다.
다음에, 절연막(238)을 형성한다. 그 후, 절연막(238)에 개구부를 형성하고, 화소 전극으로서 기능하는 도전층(206)을 도전층(218)에 전기적으로 접속되도록 형성한다. 도전층(206)은 발광 장치에서 양극 또는 음극으로서 기능한다(도 4의 (D) 참조).
절연막(238)으로서는, CVD법이나 스퍼터링법 등에 의하여 형성되는, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘 등의 절연막을 사용할 수 있다. 또한, 아크릴 수지, 폴리이미드 수지, 벤조사이클로부텐계 수지, 실록산계 수지, 폴리아마이드 수지, 에폭시 수지 등의 유기 수지를 사용하여 형성할 수 있다.
화소 전극이 되는 도전층(206)으로서는 투광성을 갖는 도전성 재료로 이루어지는 투명 도전막을 사용하면 좋고, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물 등을 사용할 수 있다. 또한, 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등도 사용할 수 있는 것은 물론이다. 또한, 일 함수가 큰 재료, 예를 들어, 니켈(Ni), 텅스텐(W), 크롬(Cr), 백금(Pt), 아연(Zn), 주석(Sn), 인듐(In), 또는 몰리브덴(Mo)으로부터 선택된 원소, 또는 상술한 원소를 주성분으로 하는 합금 재료, 예를 들어, 질화 티타늄, 질화 실리콘 티타늄, 규화 텅스텐, 질화 텅스텐, 질화 규화 텅스텐, 질화 니오븀을 사용하여 단층막 또는 적층막으로 제공하여도 좋다.
상술한 바와 같이 함으로써, 도 1의 (A)에 도시된 액정 표시 장치에 포함되는 트랜지스터(211) 및 트랜지스터(221)를 제작할 수 있다.
또한, 본 실시형태에 기재된 구성 등은 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
<변형예>
실시형태 1에서의 게이트 전극의 변형예에 대하여 도 5를 사용하여 설명한다.
도 2에서는 게이트 전극으로서 2층 구조의 도전층을 사용한 예를 도시하였지만, 도 5에서는 게이트 전극으로서 단층 구조의 도전층(261)을 사용한 예를 도시하였다.
또한, 도 5에 도시된 불순물 영역(266), 불순물 영역(276)은 저농도의 불순물 영역이며 트랜지스터의 LDD 영역으로서 기능한다. 도 5에 도시된 불순물 영역(267), 불순물 영역(277)은 고농도의 불순물 영역이며 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능한다. 저농도의 불순물 영역(266) 및 불순물 영역(276), 고농도의 불순물 영역(267) 및 불순물 영역(277)은, 도 4의 (A) 및 (B)에 도시된 저농도의 불순물 영역(216)과 고농도의 불순물 영역(217)과 마찬가지로 레지스트 마스크를 사용하여 제작한다.
게이트 전극을 단층으로 함으로써 트랜지스터의 제작 공정을 간략화할 수 있어 비용을 삭감할 수 있다.
(실시형태 2)
본 실시형태에서는 상기 실시형태와 다른 반도체 장치의 구성에 대하여 도면을 참조하여 설명한다.
도 6에서, 트랜지스터(811)는 화소부를 구성하는 트랜지스터이고, 트랜지스터(821)는 구동 회로부를 구성하는 트랜지스터이다.
도 6에 도시된 바와 같이, 기판(800) 위에 게이트 전극으로서 기능하는 도전층(832)이 형성된다. 게이트 절연막으로서 기능하는 절연막(831)이 도전층(832)을 덮도록 형성된다. 절연막(831) 위에는 반도체층(812), 반도체층(822)이 형성된다. 반도체층(812)에는 채널 영역(816), 불순물 영역(817)이 형성되고, 반도체층(822)에는 채널 영역(826), 불순물 영역(827)이 형성된다. 불순물 영역(817) 및 불순물 영역(827)은 소스 영역 및 드레인 영역으로서 기능한다.
기판(800)으로서는 실시형태 1에 기재된 기판(200)을 적절히 사용할 수 있다.
도전층(832)은, 몰리브덴(Mo), 알루미늄(Al), 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 구리(Cu), 크롬(Cr), 니오븀(Nb), 네오디뮴, 스칸듐, 니켈 등으로부터 선택된 원소, 또는 상술한 원소를 주성분으로 하는 합금 재료 또는 화합물 재료(질화 탄탈 등)를 사용하여 단층 구조 또는 적층 구조로 형성한다. 또는, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체 재료를 사용하여 형성한다.
예를 들어, 도전층(832)의 2층 구조로서는, 알루미늄막 위에 몰리브덴막을 적층시킨 2층 구조, 또는 구리막 위에 몰리브덴막을 적층시킨 2층 구조, 또는 구리막 위에 질화 티타늄막 또는 질화 탄탈막을 적층시킨 2층 구조, 질화 티타늄막과 몰리브덴막을 적층시킨 2층 구조, 산소를 포함한 구리-마그네슘 합금막과 구리막을 적층시킨 2층 구조, 산소를 포함한 구리-망간 합금막과 구리막을 적층시킨 2층 구조, 구리-망간 합금막과 구리막을 적층시킨 2층 구조 등으로 하는 것이 바람직하다. 3층 구조로서는, 텅스텐막 또는 질화 텅스텐막과, 알루미늄과 실리콘의 합금막 또는 알루미늄과 티타늄의 합금막과, 질화 티타늄막 또는 티타늄막을 적층시킨 3층 구조로 하는 것이 바람직하다. 전기적 저항이 낮은 막 위에 배리어막으로서 기능하는 금속막이 적층됨으로써, 전기적 저항을 낮게 할 수 있고, 또한 금속막으로부터 반도체막으로의 금속 원소의 확산을 방지할 수 있다.
또한, 도전층(832)을 형성하는 공정에 의하여 게이트 배선(주사선) 및 용량 배선도 동시에 형성할 수 있다. 또한, 주사선이란 화소를 선택하는 배선을 말하고, 용량 배선이란 화소의 유지 용량의 한쪽 전극에 접속된 배선을 말한다. 다만, 이에 한정되지 않고, 게이트 배선 및 용량 소자 중 하나 또는 양쪽 모두와 별도로 도전층(832)을 제공하여도 좋다.
절연막(831)은 CVD법 또는 스퍼터링법 등에 의하여 형성할 수 있다.
또한, 절연막(831)으로서 유기 실레인 가스를 사용한 CVD법에 의하여 산화 실리콘막을 형성함으로써, 나중에 형성하는 반도체막의 결정성을 높일 수 있기 때문에, 트랜지스터의 온 전류 및 전계 효과 이동도를 높일 수 있다. 유기 실레인 가스로서는, 테트라에톡시실레인(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실레인(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸다이실라잔(HMDS), 트라이에톡시실레인(SiH(OC2H5)3), 트리스다이메틸아미노실레인(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
반도체층(812), 반도체층(822)으로서는 결정성 실리콘층을 형성하는 것이 바람직하지만, 비정질 실리콘층을 사용하여도 좋다. 결정성 실리콘층은 비정질 실리콘막을 형성하고, 그 후 레이저를 조사함으로써 결정화시켜 형성한다. 또는, 비정질 실리콘막 위에 Ni 등의 금속막을 형성한 후, 비정질 실리콘막을 열 결정화시켜 형성하여도 좋다. 또는, CVD법에 의하여 결정성 실리콘막을 형성하여도 좋다. 불순물 영역(817), 불순물 영역(827)을 형성하기 위한 불순물 원소 도입은 n형 또는 p형의 불순물 원소를 사용한 이온 도핑법, 이온 주입법 등에 의하여 수행할 수 있다. n형을 나타내는 불순물 원소로서는 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는 인(P)을 이온 도핑하여 n형의 트랜지스터(811), n형의 트랜지스터(821)를 제작한다.
도전층(818) 및 도전층(828)은 소스 전극 및 드레인 전극이다. 도전층(818), 도전층(828)에는 알루미늄, 텅스텐, 티타늄, 탄탈, 몰리브덴, 니켈, 네오디뮴으로부터 선택된 하나의 원소 또는 이들 원소를 복수 포함한 합금으로 이루어지는 단층 구조 또는 적층 구조를 사용할 수 있다. 예를 들어, 이들 원소를 복수 포함한 합금으로 이루어지는 도전층은, 티타늄을 포함한 알루미늄 합금, 네오디뮴을 포함한 알루미늄 합금 등을 사용하여 형성할 수 있다. 또한, 적층 구조로 형성하는 경우, 예를 들어, 알루미늄층 또는 상술한 바와 같은 알루미늄 합금층을 티타늄층들 사이에 끼워 적층시킨 구조로 하여도 좋다. 또한, 도너가 되는 불순물 원소를 첨가한 결정성 실리콘을 사용하여도 좋다. 도너가 되는 불순물 원소가 첨가된 결정성 실리콘과 접하는 측의 막을, 티타늄, 탄탈, 몰리브덴, 텅스텐 또는 이들 원소의 질화물을 사용하여 형성하고, 그 위에 알루미늄 또는 알루미늄 합금을 형성한 적층 구조로 하여도 좋다. 또한, 알루미늄 또는 알루미늄 합금의 상면 및 하면을, 티타늄, 탄탈, 몰리브덴, 텅스텐 또는 이들 원소의 질화물 사이에 끼워 적층한 구조로 하여도 좋다. 도전층(818) 및 도전층(828)은 CVD법, 스퍼터링법 또는 진공 증착법에 의하여 형성한다. 또한, 도전층(818) 및 도전층(828) 중 한쪽은 소스 전극 또는 드레인 전극뿐만 아니라 신호선으로서도 기능한다. 다만, 이에 한정되지 않고, 신호선과 소스 전극 및 드레인 전극을 별도로 제공하여도 좋다.
절연막(837), 절연막(838)은 층간 절연막이다. 도전층(806)은 화소 전극이다. 도전층(806)은 발광 장치의 양극 또는 음극으로서 기능한다. 여기서는, 도전층(818) 위에 제공된 절연막(838) 위에 도전층(806)이 형성된 예에 대하여 설명하였지만, 이에 한정되지 않는다. 예를 들어, 절연막(837) 위에 도전층(806)을 제공한 구성으로 하여도 좋다.
절연막(837), 절연막(838)으로서는, CVD법이나 스퍼터링법 등으로 형성되는, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘 등의 절연막을 사용할 수 있다. 또한, 아크릴 수지, 폴리이미드 수지, 벤조사이클로부텐계 수지, 실록산계 수지, 폴리아마이드 수지, 에폭시 수지 등의 유기 수지를 사용하여 형성할 수 있다
도전층(806)으로서는 투광성을 갖는 도전성 재료로 이루어지는 투명 도전막을 사용하면 좋고, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물 등을 사용할 수 있다. 또한, 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등도 사용할 수 있는 것은 물론이다. 또한, 일 함수가 큰 재료, 예를 들어, 니켈(Ni), 텅스텐(W), 크롬(Cr), 백금(Pt), 아연(Zn), 주석(Sn), 인듐(In), 또는 몰리브덴(Mo)으로부터 선택된 원소, 또는 상술한 원소를 주성분으로 하는 합금 재료, 예를 들어, 질화 티타늄, 질화 실리콘 티타늄, 규화 텅스텐, 질화 텅스텐, 질화 규화 텅스텐, 질화 니오븀을 사용하여 단층막 또는 적층막으로 제공하여도 좋다.
부호(851)는 배향막이다. 배향막(851)으로서는 폴리이미드 등의 유기 수지를 사용할 수 있다. 배향막(851)의 두께는 40nm 이상 100nm 이하, 바람직하게는 50nm 이상 90nm 이하로 한다. 이와 같은 두께로 함으로써 액정 재료의 프리틸트각을 크게 할 수 있다. 액정 재료의 프리틸트각을 크게 함으로써, 디스클리네이션을 저감할 수 있다.
또한, 기판(842) 위에는 유색성을 갖는 막(이하, 유색막(846)이라고 함)이 형성된다. 유색막(846)은 컬러 필터로서 기능한다. 또한, 유색막(846)에 인접하는 차광막(844)이 기판(842) 위에 형성된다. 차광막(844)은 블랙 매트릭스로서 기능한다. 또한, 유색막(846)은 반드시 제공할 필요는 없고, 예를 들어 액정 표시 장치가 흑백 표시인 경우 등에는 유색막(846)을 제공하지 않는 구성으로 하여도 좋다.
유색막(846)으로서는, 특정한 파장 대역의 광을 투과시키는 것이면 좋고, 예를 들어 적색의 파장 대역의 광을 투과시키는 적색(R) 컬러 필터, 녹색의 파장 대역의 광을 투과시키는 녹색(G) 컬러 필터, 청색의 파장 대역의 광을 투과시키는 청색(B) 컬러 필터 등을 사용할 수 있다.
차광막(844)으로서는, 특정한 파장 대역의 광을 차광하는 기능을 가지면 좋고, 금속막 또는 흑색 안료 등을 포함한 유기 절연막 등을 사용할 수 있다.
또한, 유색막(846) 위에는 절연막(848)이 형성된다. 절연막(848)은 평탄화막으로서의 기능, 또는 유색막(846)에 포함될 수 있는 불순물이 액정 소자 측으로 확산되는 것을 억제하는 기능을 갖는다.
또한, 절연막(848) 위에는 도전층(808)이 형성된다. 도전층(808)은 화소부의 액정 소자가 갖는 한 쌍의 전극 중 다른 쪽으로서 기능한다. 또한, 도전층(806) 위에는 배향막(851)이 형성되고, 도전층(808) 위에는 배향막(852)이 형성된다.
또한, 도전층(806)과 도전층(808) 사이에는 액정층(807)이 형성된다. 또한, 액정층(807)은 실재(미도시)를 사용하여 기판(800)과 기판(842) 사이에 밀봉된다. 또한, 외부로부터 수분 등이 침입하는 것을 억제하기 위하여 실재는 무기 재료와 접촉하는 것이 바람직하다.
또한, 도전층(806)과 도전층(808) 사이에 액정층(807)의 두께(셀 갭이라고도 함)를 유지하는 스페이서를 제공하여도 좋다.
또한, 본 실시형태에 기재된 구성 등은 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 상술한 실시형태에 기재된 표시 장치의 구동 회로부에 대하여 설명한다.
표시 장치의 구동 회로의 일례로서 게이트 드라이버 회로 전체를 도 9에 도시하였다. 게이트 드라이버 회로(600)는 복수의 시프트 레지스터 유닛(601), 더미 단의 시프트 레지스터 유닛(602), 각 시프트 레지스터 유닛(601)에 전기적으로 접속되는 디멀티플렉서 회로(603), 시프트 레지스터 유닛(602)에 전기적으로 접속되는 디멀티플렉서 회로(604), 스타트 펄스 SP 및 클럭 신호(CLK1 내지 CLK8)를 전달하는 신호선들을 갖는다.
도 10의 (A)에 도시된 바와 같이 시프트 레지스터 유닛(601)(여기서는 첫 번째 단의 시프트 레지스터 유닛을 사용하여 설명함)에는 세트 신호 LIN(여기서는 스타트 펄스 SP), 리셋 신호 RIN, 클럭 신호(여기서는 CLK6 및 CLK7)가 입력된다. 구체적인 회로 구성의 일례를 도 10의 (B)에 도시하였다. 시프트 레지스터 유닛(601)은 제 1 트랜지스터(611) 내지 제 6 트랜지스터(616)를 갖는다.
제 1 트랜지스터(611)의 소스 및 드레인 중 한쪽은 고전원 전위선 VDD에 접속되고, 제 1 트랜지스터(611)의 소스 및 드레인 중 다른 쪽은 제 2 트랜지스터(612)의 소스 및 드레인 중 한쪽 및 디멀티플렉서 회로(603)의 입력 단자 FN1에 접속되고, 제 1 트랜지스터(611)의 게이트에는 세트 신호 LIN이 입력된다. 제 2 트랜지스터(612)의 소스 및 드레인 중 다른 쪽은 저전원 전위선 VSS에 접속되고, 제 2 트랜지스터(612)의 게이트는 디멀티플렉서 회로(603)의 입력 단자 FN2, 제 4 트랜지스터(614)의 소스 및 드레인 중 한쪽, 제 5 트랜지스터(615)의 소스 및 드레인 중 한쪽, 및 제 6 트랜지스터(616)의 소스 및 드레인 중 한쪽에 접속된다. 제 3 트랜지스터(613)의 소스 및 드레인 중 한쪽은 고전원 전위선 VDD에 접속되고, 제 3 트랜지스터(613)의 소스 및 드레인 중 다른 쪽은 제 4 트랜지스터(614)의 소스 및 드레인 중 다른 쪽에 접속되고, 제 3 트랜지스터(613)의 게이트에는 클럭 신호 CLK7이 입력된다. 제 4 트랜지스터(614)의 게이트에는 클럭 신호 CLK6이 입력된다. 제 5 트랜지스터(615)의 소스 및 드레인 중 다른 쪽은 저전원 전위선 VSS에 접속되고, 제 5 트랜지스터(615)의 게이트에는 세트 신호 LIN이 입력된다. 제 6 트랜지스터(616)의 소스 및 드레인 중 다른 쪽은 고전원 전위선 VDD에 접속되고, 제 6 트랜지스터(616)의 게이트에는 리셋 신호 RIN이 입력된다. 또한, 제 1 트랜지스터(611)의 소스 및 드레인 중 다른 쪽과 제 2 트랜지스터(612)의 소스 및 드레인 중 한쪽이 전기적으로 접속되는 부위를 노드 FN1이라고 부른다. 또한 제 2 트랜지스터(612)의 게이트와, 제 4 트랜지스터(614)의 소스 및 드레인 중 한쪽과, 제 5 트랜지스터(615)의 소스 및 드레인 중 한쪽과, 제 6 트랜지스터(616)의 소스 및 드레인 중 한쪽이 전기적으로 접속되는 부위를 노드 FN2라고 부른다.
또한, 8a+1번째 단(a는 0 또는 자연수임)의 시프트 레지스터 유닛(601)에는 클럭 신호 CLK6 및 CLK7이 입력되고, 8a+2번째 단(a는 0 또는 자연수임)의 시프트 레지스터 유닛(601)에는 클럭 신호 CLK3 및 CLK4가 입력되고, 8a+3번째 단(a는 0 또는 자연수임)의 시프트 레지스터 유닛(601)에는 클럭 신호 CLK1 및 CLK8이 입력되고, 8a+4번째 단(a는 0 또는 자연수임)의 시프트 레지스터 유닛(601)에는 클럭 신호 CLK5 및 CLK6이 입력되고, 8a+5번째 단(a는 0 또는 자연수임)의 시프트 레지스터 유닛(601)에는 클럭 신호 CLK2 및 CLK3이 입력되고, 8a+6번째 단(a는 0 또는 자연수임)의 시프트 레지스터 유닛(601)에는 클럭 신호 CLK7 및 CLK8이 입력되고, 8a+7번째 단(a는 0 또는 자연수임)의 시프트 레지스터 유닛(601)에는 클럭 신호 CLK4 및 CLK5가 입력되고, 8(a+1)번째 단(a는 0 또는 자연수임)의 시프트 레지스터 유닛(601)에는 클럭 신호 CLK1 및 CLK2가 입력된다.
도 11의 (A)에 도시된 바와 같이 더미 단의 시프트 레지스터 유닛(602)에는 세트 신호 LIN, 클럭 신호(여기서는 CLK3 및 CLK4)가 입력된다. 구체적인 회로 구성의 일례를 도 11의 (B)에 도시하였다. 시프트 레지스터 유닛(602)은 제 1 트랜지스터(611) 내지 제 5 트랜지스터(615)를 갖는다.
제 1 트랜지스터(611)의 소스 및 드레인 중 한쪽은 고전원 전위선 VDD에 접속되고, 제 1 트랜지스터(611)의 소스 및 드레인 중 다른 쪽은 제 2 트랜지스터(612)의 소스 및 드레인 중 한쪽 및 디멀티플렉서 회로(604)의 입력 단자 FN1에 접속되고, 제 1 트랜지스터(611)의 게이트에는 세트 신호 LIN이 입력된다. 제 2 트랜지스터(612)의 소스 및 드레인 중 다른 쪽은 저전원 전위선 VSS에 접속되고, 제 2 트랜지스터(612)의 게이트는 디멀티플렉서 회로(604)의 입력 단자 FN2, 제 4 트랜지스터(614)의 소스 및 드레인 중 한쪽 및 제 5 트랜지스터(615)의 소스 및 드레인 중 한쪽에 접속된다. 제 3 트랜지스터(613)의 소스 및 드레인 중 한쪽은 고전원 전위선 VDD에 접속되고, 제 3 트랜지스터(613)의 소스 및 드레인 중 다른 쪽은 제 4 트랜지스터(614)의 소스 및 드레인 중 다른 쪽에 접속되고, 제 3 트랜지스터(613)의 게이트에는 클럭 신호 CLK4가 입력된다. 제 4 트랜지스터(614)의 게이트에는 클럭 신호 CLK3이 입력된다. 제 5 트랜지스터(615)의 소스 및 드레인 중 다른 쪽은 저전원 전위선 VSS에 접속되고, 제 5 트랜지스터(615)의 게이트에는 세트 신호 LIN이 입력된다. 또한, 제 1 트랜지스터(611)의 소스 및 드레인 중 다른 쪽과 제 2 트랜지스터(612)의 소스 및 드레인 중 한쪽이 전기적으로 접속되는 부위를 노드 FN1이라고 부른다. 또한 제 2 트랜지스터(612)의 게이트와, 제 4 트랜지스터(614)의 소스 및 드레인 중 한쪽과, 제 5 트랜지스터(615)의 소스 및 드레인 중 한쪽이 전기적으로 접속되는 부위를 노드 FN2라고 부른다.
도 12의 (A) 및 도 13의 (A)에 도시된 바와 같이 디멀티플렉서 회로(603) 및 디멀티플렉서 회로(604)에는 클럭 신호, 시프트 레지스터 유닛(601) 및 시프트 레지스터 유닛(602)으로부터의 출력 신호(입력 단자 FN1 및 입력 단자 FN2에 입력되는 신호)가 입력되고 출력 신호를 출력한다. 구체적인 회로 구성의 일례를 도 12의 (B) 및 도 13의 (B)에 도시하였다. 디멀티플렉서 회로(603) 및 디멀티플렉서 회로(604)는 버퍼(605)를 갖는다.
버퍼(605)의 구체적인 회로 구성의 일례를 도 14에 도시하였다. 제 7 트랜지스터(617)의 소스 및 드레인 중 한쪽에는 클럭 신호 CLK(CLK1 내지 CLK8 중 어느 하나)가 입력되고, 제 7 트랜지스터(617)의 소스 및 드레인 중 다른 쪽은 제 8 트랜지스터(618)의 소스 및 드레인 중 한쪽 및 출력 단자에 접속되고, 제 7 트랜지스터(617)의 게이트는 노드 FN1에 접속된다. 제 8 트랜지스터(618)의 소스 및 드레인 중 다른 쪽은 저전원 전위선 VSS에 접속되고, 제 8 트랜지스터(618)의 게이트는 노드 FN2에 접속된다.
또한, 시프트 레지스터 유닛은, 도 15의 (A) 및 (B)에 도시된 바와 같이 시프트 레지스터 유닛(601)에 트랜지스터(621), 트랜지스터(622), 트랜지스터(623), 및 용량 소자(624)가 추가로 제공된 시프트 레지스터 유닛(601a)으로 하여도 좋다. 또한, 트랜지스터(623)의 게이트에는 리셋 신호 RES가 입력된다.
마찬가지로, 더미 단의 시프트 레지스터 유닛은, 도 16의 (A) 및 (B)에 도시된 바와 같이 시프트 레지스터 유닛(602)에 트랜지스터(621), 트랜지스터(622), 트랜지스터(623), 및 용량 소자(624)가 추가로 제공된 시프트 레지스터 유닛(602a)으로 하여도 좋다. 또한, 트랜지스터(623)의 게이트에는 리셋 신호 RES가 입력된다.
시프트 레지스터 유닛을 초기화할 때, 리셋 신호 RES의 펄스를 입력하여 트랜지스터(623)를 도통 상태로 함으로써, 노드 FN2의 전위는 고전원 전위선 VDD의 전위가 된다. 또한, 노드 FN2의 전위에 의하여 제 2 트랜지스터(612) 및 트랜지스터(621)를 도통 상태로 함으로써, 노드 FN1의 전위는 저전원 전위선 VSS의 전위가 되어 시프트 레지스터 유닛을 초기화할 수 있다. 또한, 리셋 신호 RES는 공통의 신호선을 사용하여 모든 시프트 레지스터 유닛에 입력된다.
또한, 버퍼는, 도 17의 (A) 및 (B)에 도시된 바와 같이 버퍼(605)에 트랜지스터(625) 및 용량 소자(619)가 추가로 제공된 버퍼(605a)로 하여도 좋다.
용량 소자는 전하를 유지하는 유지 용량으로서 기능한다.
첫 번째 단의 시프트 레지스터 유닛(601)에서는, 클럭 신호 CLK1 내지 CLK5가 디멀티플렉서 회로(603)에 입력되고, 디멀티플렉서 회로(603)는 출력 신호 OUT1 내지 OUT5를 출력한다.
또한, 게이트 선택 출력을 하지 않는 기간에 노드 FN2를 고전위로 고정함으로써 제 2 트랜지스터(612) 및 제 8 트랜지스터(618)를 항상 도통 상태로 하여 출력을 저전위로 안정시킨다. 그러나, 제 5 트랜지스터(615)의 컷 오프 전류(게이트 전압이 0V일 때 흐르는 드레인 전류)가 큰 경우, 노드 FN2의 전하가 제 5 트랜지스터(615)를 통하여 누설되기 때문에, 전하를 정기적으로 보충할 필요가 있다. 그러므로, 클럭 신호 CLK6 및 CLK7을 사용하여 제 3 트랜지스터(613) 및 제 4 트랜지스터(614)를 도통 상태로 하여 고전원 전위선 VDD로부터 노드 FN2의 전하를 공급한다. 또한, 첫 번째 단의 시프트 레지스터 유닛(601)의 게이트 선택 출력 기간(노드 FN1이 고전위인 기간)은, 나중에 설명하는 스타트 펄스 SP의 상승(세트)으로부터 클럭 신호 CLK7의 상승(리셋)까지이고, 2개의 클럭 신호를 사용하여 게이트 선택 출력 기간과 정기적인 전하 보전의 타이밍이 겹치지 않도록 한다.
또한, 첫 번째 단의 시프트 레지스터 유닛(601)에서 클럭 신호 CLK8은 어디에도 입력되지 않는다. 이 클럭 신호에 관해서도 정기적인 전하 보전과 타이밍이 겹치지 않도록 제공한다.
마찬가지로, 두 번째 단의 시프트 레지스터 유닛(601)에서는, 클럭 신호 CLK1, CLK2, CLK6 내지 CLK8이 디멀티플렉서 회로(603)에 입력되고, 디멀티플렉서 회로(603)는 출력 신호 OUT1 내지 OUT5를 출력한다. 클럭 신호 CLK3 및 CLK4는 전하를 정기적으로 보전하는 기능을 갖는다. 또한, 두 번째 단의 시프트 레지스터 유닛(601)에서는 클럭 신호 CLK5는 어디에도 입력되지 않는다.
세 번째 단 이후의 시프트 레지스터 유닛(601)도 마찬가지이다. 즉, 한 단의 시프트 레지스터 유닛에서는, 5개의 클럭 신호가 디멀티플렉서 회로(603)에 입력되고, 디멀티플렉서 회로(603)는 5개의 출력 신호를 출력한다. 또한, 다른 2개의 클럭 신호는 전하를 정기적으로 보전하는 기능을 가지며, 시프트 레지스터 유닛(601)에 입력된다. 또한, 다른 하나의 클럭 신호는 어디에도 입력되지 않는다.
또한, 더미 단의 시프트 레지스터 유닛(602)도 마찬가지로, 클럭 신호 CLK1 및 CLK2가 디멀티플렉서 회로(604)에 입력되고, 디멀티플렉서 회로(604)는 출력 신호 DUMOUT1 및 DUMOUT2를 출력한다. 클럭 신호 CLK3 및 CLK4는 전하를 정기적으로 보전하는 기능을 갖는다.
또한, 본 실시형태에서는 클럭 신호의 수를 8개로 하였지만, 이에 한정되지 않고, 클럭 신호의 수는 적어도 4개 이상이면 좋다. 예를 들어, 클럭 신호의 수를 n으로 하였을 때 출력 신호에 기여하지 않는 클럭 신호의 수는 3개이므로 출력 신호 수는 n-3이다.
즉, 한 단의 시프트 레지스터 유닛에, 클럭 신호를 전달하는 n개의 신호선이 접속됨으로써 n-3개의 출력 신호를 출력할 수 있고, n이 커질수록 출력에 기여하지 않는, 클럭 신호를 전달하는 신호선의 비율이 작아지기 때문에, 한 단의 시프트 레지스터 유닛에서 하나의 출력 신호가 출력되는 종래 구성에 비하여 시프트 레지스터 유닛 부분의 점유 면적은 작아지므로, 게이트 드라이버 회로(600)의 폭을 좁게 할 수 있다.
여기서, 게이트 드라이버 회로(600)의 폭을 좁게 함에 대하여 간단하게 설명한다. 도 18의 (A)는 종래 게이트 드라이버 회로의 블록도이고, 도 18의 (B)는 본 실시형태에 따른 게이트 드라이버 회로의 블록도이다.
도 18의 (A)에 도시된 종래 게이트 드라이버 회로는 한 단의 시프트 레지스터 유닛 SR에서, 클럭 신호를 전달하는 4개의 신호선 CLK_LINE가 접속되고, 하나의 버퍼 BUF에 의하여 하나의 신호가 출력된다. 한편, 도 18의 (B)에 도시된 본 실시형태에 따른 게이트 드라이버 회로에서는, 한 단의 시프트 레지스터 유닛 SR에서, 클럭 신호를 전달하는 8개의 신호선 CLK_LINE가 접속되고, 5개의 버퍼 BUF에 의하여 5개의 신호가 출력된다.
본 실시형태에 따른 게이트 드라이버 회로는 종래 게이트 드라이버 회로에 비하여, 한 단의 시프트 레지스터 유닛당 가로 방향의 레이아웃 폭을 축소할 수 있다. 세로 방향의 레이아웃 폭은 버퍼 BUF가 많아진 만큼(여기서는 종래의 5배) 증대되지만 게이트 드라이버 회로의 베젤에는 기여하지 않는다. 따라서, 한 단의 시프트 레지스터 유닛당 가로 방향의 레이아웃 폭을 축소할 수 있어 슬림 베젤화가 가능해진다. 또한, 클럭 신호를 전달하는 신호선 CLK_LINE의 수는 종래보다 증가되지만, 이에 따라 신호선 CLK_LINE 하나당 부하 용량이 감소된다. 따라서, 신호선 CLK_LINE를 가늘게 하여 부하 저항을 크게 하더라도(시정수=부하 용량×부하 저항이기 때문에) 지연 시간은 변화되지 않는다. 따라서, 시정수를 같게 하도록 신호선 폭을 가늘게 함으로써 레이아웃 폭의 증가를 억제할 수 있으므로, 신호선 CLK_LINE의 개수가 증가되더라도 게이트 드라이버 회로의 폭을 좁게 할 수 있다.
다음에, 게이트 드라이버 회로(600)의 동작에 대하여 도 19에 도시된 타이밍 차트를 참조하여 설명한다. 여기서는, 세트 신호 LIN, 리셋 신호 RIN, 및 클럭 신호 CLK1 내지 CLK8의 고전위는 고전원 전위선 VDD와 마찬가지이고, 저전위는 저전원 전위선 VSS와 마찬가지로 한다.
도 19에 도시된 게이트 드라이버 회로(600)의 구동 방법에서는, 우선 스타트 펄스 SP가 고전위가 되어 제 1 트랜지스터(611) 및 제 5 트랜지스터(615)는 도통 상태가 된다. 또한, 리셋 신호 RIN(출력 신호 OUT7)은 저전위이므로 제 6 트랜지스터(616)는 비도통 상태가 된다. 또한, 클럭 신호 CLK1 내지 CLK6이 저전위, 클럭 신호 CLK7 및 CLK8이 고전위이므로, 제 4 트랜지스터(614) 및 제 7 트랜지스터(617)는 비도통 상태, 제 3 트랜지스터(613)는 도통 상태가 된다.
이 때, 노드 FN1의 전위는 고전원 전위선 VDD의 전위로부터 제 1 트랜지스터(611)의 문턱 전압만큼을 뺀 값(VDD-Vth(611))의 전위가 되고, 노드 FN2의 전위는 저전원 전위선 VSS의 전위가 되어, 제 7 트랜지스터(617)가 도통 상태, 제 8 트랜지스터(618)가 비도통 상태가 되기 때문에, 출력 신호 OUT1 내지 OUT5는 클럭 신호 CLK1 내지 CLK5와 같은 저전위가 된다.
다음에, 클럭 신호 CLK7이 저전위가 되어 제 3 트랜지스터(613)는 비도통 상태가 된다. 또한, 제 3 트랜지스터(613)의 소스 및 드레인 중 다른 쪽과 제 4 트랜지스터(614)의 소스 및 드레인 중 한쪽이 전기적으로 접속되는 노드에 고전위가 유지된다.
다음에, 클럭 신호 CLK1이 저전위로부터 고전위가 되고, 부트스트랩에 의하여, 클럭 신호 CLK1의 진폭에 상당하는 전압만큼 노드 FN1의 전위는 상승된다. 그 결과, 제 7 트랜지스터(617)는 도통 상태가 되어 출력 신호 OUT1로서 고전위(클럭 신호 CLK1의 전위)가 출력된다. 또한, 이 부트스트랩은, 클럭 신호 CLK2 이후의 클럭 신호가 저전위로부터 고전위가 될 때도 마찬가지로 일어난다. 다음에, 클럭 신호 CLK8이 저전위가 되지만, 첫 번째 단의 시프트 레지스터 유닛(601)에는 클럭 신호 CLK8의 신호는 사용되지 않기 때문에 변화는 없다. 다음에, 클럭 신호 CLK2가 고전위가 되어 출력 신호 OUT2로서 고전위가 출력된다. 그 후, 클럭 신호 CLK1이 저전위가 되어 출력 신호 OUT1로서 저전위가 출력된다. 이 후, 출력 신호 OUT3 및 OUT4에 관해서도 마찬가지이다. 또한, 클럭 신호 CLK5가 고전위가 되어 출력 신호 OUT5가 고전위가 되었을 때, 두 번째 단의 시프트 레지스터 유닛(601)의 세트 신호 LIN은 고전위가 된다.
첫 번째 단의 시프트 레지스터 유닛(601)에서 클럭 신호 CLK6이 고전위가 되면 제 4 트랜지스터(614)는 도통 상태가 된다. 다음에, 클럭 신호 CLK5가 저전위가 되어 출력 신호 OUT5로서 저전위가 출력된다.
또한, 두 번째 단의 시프트 레지스터 유닛(601)에서는, 세트 신호 LIN(출력 신호 OUT5)이 고전위가 되어, 제 1 트랜지스터(611) 및 제 5 트랜지스터(615)가 도통 상태가 된다. 또한, 리셋 신호 RIN(출력 신호 OUT12)은 저전위이므로 제 6 트랜지스터(616)는 비도통 상태가 된다. 또한, 클럭 신호 CLK1, CLK2, CLK6 내지 CLK8이 저전위, 클럭 신호 CLK4 및 CLK5가 고전위이므로, 제 4 트랜지스터(614) 및 제 7 트랜지스터(617)는 비도통 상태, 제 3 트랜지스터(613)는 도통 상태가 된다.
이 때, 노드 FN1의 전위는 고전원 전위선 VDD의 전위로부터 제 1 트랜지스터(611)의 문턱 전압만큼을 뺀 값(VDD-Vth(611))의 전위가 되고, 노드 FN2의 전위는 저전원 전위선 VSS의 전위가 되어, 제 7 트랜지스터(617)가 도통 상태, 제 8 트랜지스터(618)가 비도통 상태가 되기 때문에, 출력 신호 OUT6 내지 OUT10은 클럭 신호 CLK1, CLK2, CLK6 내지 CLK8과 같은 저전위가 된다.
다음에, 클럭 신호 CLK4가 저전위가 되어 제 3 트랜지스터(613)는 비도통 상태가 된다. 또한, 제 3 트랜지스터(613)의 소스 및 드레인 중 다른 쪽과 제 4 트랜지스터(614)의 소스 및 드레인 중 한쪽이 전기적으로 접속되는 노드에 고전위가 유지된다.
다음에, 클럭 신호 CLK6이 저전위로부터 고전위가 되고, 부트스트랩에 의하여, 클럭 신호 CLK6의 진폭에 상당하는 전압만큼 노드 FN1의 전위는 상승된다. 그 결과, 제 7 트랜지스터(617)는 도통 상태가 되어 출력 신호 OUT6으로서 고전위(클럭 신호 CLK6의 전위)가 출력된다. 다음에, 클럭 신호 CLK5가 저전위가 되지만, 두 번째 단의 시프트 레지스터 유닛(601)에는 클럭 신호 CLK5의 신호는 사용되지 않기 때문에 변화는 없다. 다음에, 클럭 신호 CLK7이 고전위가 되어 출력 신호 OUT7로서 고전위가 출력된다.
이 때, 첫 번째 단의 시프트 레지스터 유닛(601)에서는 리셋 신호 RIN(출력 신호 OUT7)이 고전위가 되어, 제 6 트랜지스터(616)는 도통 상태가 되므로, 노드 FN2의 전위는 고전원 전위선 VDD의 전위가 된다. 또한, 노드 FN2의 전위에 의하여 제 2 트랜지스터(612)가 도통 상태가 됨으로써, 노드 FN1의 전위가 저전원 전위선 VSS의 전위가 되어 리셋된다.
또한, 두 번째 단의 시프트 레지스터 유닛(601)도 첫 번째 단의 시프트 레지스터 유닛(601)과 마찬가지로 구동한다.
즉, m번째 단(m은 자연수임)의 시프트 레지스터 유닛(601)의 세트 신호 LIN으로서는 m-1번째 단의 시프트 레지스터 유닛(601)의 출력 신호 OUT5(m-1)가 입력되고, m번째 단의 시프트 레지스터 유닛(601)의 리셋 신호 RIN으로서는 m+1번째 단의 시프트 레지스터 유닛(601)의 출력 신호 OUT5(m+2)가 입력된다. 또한, m이 1일 때의 세트 신호 LIN은 스타트 펄스 SP가 된다.
또한, 더미 단의 시프트 레지스터 유닛(602)도 시프트 레지스터 유닛(601)과 마찬가지이고, 이 시프트 레지스터 유닛(602)이 있으므로, 시프트 레지스터 유닛(601)의 마지막 단에 리셋 신호 RIN을 입력할 수 있다.
또한, 본 실시형태에서는 클럭 신호와 다음의 클럭 신호의 펄스의 중첩을 펄스 폭의 1/3으로 하였지만 이에 한정되지 않고, 펄스 폭의 1/2 이하이면 어떻게 중첩되어도 좋다. 또한, 클럭 신호의 펄스의 하강과 다음의 클럭 신호의 펄스의 상승이 동시에 일어나도 좋다. 또한, 클럭 신호의 펄스의 하강과 다음의 클럭 신호의 펄스의 상승이 동시에 일어날 때, 첫 번째 단의 시프트 레지스터 유닛(601)의 게이트 선택 출력 기간은 스타트 펄스 SP의 상승(세트)으로부터 클럭 신호 CLK6의 상승(리셋)까지이므로, 정기적인 전하 보충에 사용하는 클럭 신호는 하나만 있으면 충분하다.
또한, 본 실시형태에 기재된 구성 등은 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 발명의 일 형태에 따른 반도체 장치는 피검지체의 접근 또는 접촉을 검지할 수 있는 센서(예를 들어 정전 용량 방식, 저항막 방식, 표면 탄성 방식, 적외선 방식, 광학 방식 등의 터치 센서)나 의료용 방사선 화상을 취득할 수 있는 방사선 화상 검출 장치에 적용될 수 있다. 또한, 본 발명의 일 형태에 따른 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용될 수 있다. 전자 기기로서는, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 게임기(파칭코기, 슬롯 머신 등), 게임 하우징을 들 수 있다. 이들 전자 기기의 일례를 도 7에 도시하였다.
도 7의 (A)는 표시부를 갖는 테이블(9000)을 도시한 것이다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 제공되어 있고, 표시부(9003)에 영상을 표시할 수 있다. 또한, 4개의 다리부(9002)에 의하여 하우징(9001)이 지지된 구성을 도시하였다. 또한, 전력을 공급하기 위한 전원 코드(9005)가 하우징(9001)에 제공되어 있다.
상술한 실시형태 중 어느 하나에 기재된 반도체 장치는 표시부(9003)에 사용될 수 있다. 그러므로, 표시부(9003)의 표시 품질을 향상시킬 수 있다.
표시부(9003)는 터치 입력 기능을 갖고, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써, 화면 조작이나 정보 입력을 수행할 수 있고, 또한 다른 가전 제품과의 통신을 가능하게 하거나, 또는 제어를 가능하게 함으로써, 화면 조작에 의하여 다른 가전 제품을 제어하는 제어 장치로 하여도 좋다. 예를 들어, 이미지 센서 기능을 갖는 반도체 장치를 사용하면 표시부(9003)에 터치 입력 기능을 갖게 할 수 있다.
또한, 하우징(9001)에 제공된 힌지에 의하여 표시부(9003)의 화면을 바닥에 대하여 수직으로 세울 수도 있어 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서 큰 화면의 텔레비전 장치를 설치하면 자유 공간이 좁아지지만, 테이블에 표시부가 제공되어 있으면 방의 공간을 유효하게 이용할 수 있다.
도 7의 (B)는 텔레비전 장치(9100)를 도시한 것이다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 제공되어 있고, 표시부(9103)에 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9105)에 의하여 하우징(9101)이 지지된 구성을 도시하였다.
텔레비전 장치(9100)는 하우징(9101)이 구비한 조작 스위치나 별체의 리모트 컨트롤러(9110)에 의하여 조작할 수 있다. 리모트 컨트롤러(9110)가 구비한 조작 키(9109)에 의하여 채널이나 음량을 조작할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9110)로부터 출력되는 정보를 표시하는 표시부(9107)를 리모트 컨트롤러(9110)에 제공하는 구성으로 하여도 좋다.
도 7의 (B)에 도시된 텔레비전 장치(9100)는 수신기나 모뎀 등을 구비한다. 텔레비전 장치(9100)는 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의하여 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 수행할 수도 있다.
상술한 실시형태 중 어느 하나에 기재된 반도체 장치는 표시부(9103), 표시부(9107)에 사용될 수 있다. 그러므로, 텔레비전 장치의 표시 품질을 향상시킬 수 있다.
도 7의 (C)에 도시된 컴퓨터(9200)는 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
상술한 실시형태 중 어느 하나에 기재된 반도체 장치는 표시부(9203)에 사용될 수 있다. 그러므로, 컴퓨터(9200)의 표시 품질을 향상시킬 수 있다.
도 8의 (A) 및 (B)는 폴더형 태블릿 단말이다. 도 8의 (A)에 도시된 태블릿 단말은 연 상태이며, 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 후크(9033), 조작 스위치(9038)를 갖는다.
상술한 실시형태 중 어느 하나에 기재된 반도체 장치는 표시부(9631a), 표시부(9631b)에 사용될 수 있다. 그러므로, 태블릿 단말의 표시 품질을 향상시킬 수 있다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한, 표시부(9631a)에서는 일례로서 절반의 영역을 표시 기능만을 갖는 구성으로 하고, 나머지 절반의 영역을 터치 패널의 기능을 갖는 구성으로 하였지만, 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역을 터치 패널의 기능을 갖는 구성으로 하여도 좋다. 예를 들어 표시부(9631a)의 전체 면에 키보드 버튼을 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한, 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치를 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 터치 입력을 동시에 수행할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시 방향을 전환하며, 또한 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿 단말에 제공된 광 센서로 검출되는 사용 시의 외광의 광량에 따라 최적의 표시 휘도로 할 수 있다. 태블릿 단말은 광 센서뿐만 아니라 자이로스코프나 가속도 센서 등 기울기를 검출하는 센서 등의 다른 검출 장치가 제공되어도 좋다.
또한, 도 8의 (A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 도시하였지만 이에 특별히 한정되지 않고, 한쪽 크기와 다른 쪽 크기가 상이하여도 좋고 표시 품질이 상이하여도 좋다. 예를 들어 한쪽 표시부를 다른 쪽 표시부보다 고정세(高精細)한 표시를 할 수 있는 표시 패널로 하여도 좋다.
도 8의 (B)에 도시된 태블릿 단말은 닫은 상태이며, 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634)를 갖는다. 또한, 도 8의 (B)에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성을 도시하였다.
또한, 태블릿 단말은 접을 수 있기 때문에 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a) 및 표시부(9631b)를 보호할 수 있기 때문에 내구성이 우수하며 장기 사용의 관점에서도 신뢰성이 우수한 태블릿 단말을 제공할 수 있다.
또한, 이 외에도 도 8의 (A) 및 (B)에 도시된 태블릿 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력으로 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
태블릿 단말의 표면에 제공된 태양 전지(9633)에 의하여 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등으로 공급할 수 있다. 또한, 태양 전지(9633)는 하우징(9630)의 한쪽 면 또는 양쪽 면에 제공할 수 있고, 배터리(9635)를 효율적으로 충전할 수 있는 구성으로 할 수 있다. 또한, 배터리(9635)로서 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등의 장점이 있다.
또한 도 8의 (B)에 도시된 충방전 제어 회로(9634)의 구성 및 동작에 대하여 도 8의 (C)의 블록도를 참조하여 설명한다. 도 8의 (C)는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)를 도시한 것이고, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)가, 도 8의 (B)에 도시된 충방전 제어 회로(9634)에 대응한다.
우선, 외광을 사용하여 태양 전지(9633)에 의하여 발전되는 경우의 동작예에 대하여 설명한다. 태양 전지에 의하여 발생된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)를 사용하여 승압 또는 강압된다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때는, 스위치(SW1)를 온 상태로 하고, 컨버터(9637)로 표시부(9631)에 필요한 전압이 되도록 승압 또는 강압된다. 또한, 표시부(9631)에 표시하지 않을 때는 스위치(SW1)를 오프 상태로 하고 스위치(SW2)를 온 상태로 함으로써 배터리(9635)가 충전되는 구성으로 하면 좋다.
또한, 태양 전지(9633)에 대해서는 발전 수단의 일례로서 기재하였지만, 특별히 이에 한정되지 않고, 압전 소자(피에조 소자)나 열전 변환 소자(펠티어 소자) 등의 다른 발전 수단에 의하여 배터리(9635)가 충전되는 구성이라도 좋다. 예를 들어 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 다른 충전 수단을 조합하여 충전하는 구성으로 하여도 좋다.
또한, 본 실시형태에 기재된 구성 등은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
101: 화소부
104: 게이트 드라이버
106: 소스 드라이버
107: 주사선
109: 신호선
115: 용량선
131: 트랜지스터
132: 액정 소자
133: 용량 소자
200: 기판
201: 절연막
202: 절연막
206: 도전층
207: 액정층
208: 도전층
209: 액정 소자
211: 트랜지스터
212: 반도체층
214: 불순물 영역
215: 불순물 영역
216: 불순물 영역
217: 불순물 영역
218: 도전층
220: 화소부
221: 트랜지스터
222: 반도체층
224: 불순물 영역
225: 불순물 영역
226: 불순물 영역
227: 불순물 영역
228: 도전층
230: 구동 회로부
231: 절연막
232a: 도전층
232b: 도전층
233a: 도전층
233b: 도전층
234: 레지스트 마스크
235: 레지스트 마스크
236: 절연막
238: 절연막
242: 기판
244: 차광막
246: 유색막
248: 절연막
251: 배향막
252: 배향막
261: 도전층
266: 불순물 영역
267: 불순물 영역
272: 도전층
273: 도전층
276: 불순물 영역
277: 불순물 영역
292: 도전막
293: 도전막
301: 화소
600: 게이트 드라이버 회로
601: 시프트 레지스터 유닛
601a: 시프트 레지스터 유닛
602: 시프트 레지스터 유닛
602a: 시프트 레지스터 유닛
603: 디멀티플렉서 회로
604: 디멀티플렉서 회로
605: 버퍼
605a: 버퍼
611: 트랜지스터
612: 트랜지스터
613: 트랜지스터
614: 트랜지스터
615: 트랜지스터
616: 트랜지스터
617: 트랜지스터
618: 트랜지스터
619: 용량 소자
621: 트랜지스터
622: 트랜지스터
623: 트랜지스터
624: 용량 소자
625: 트랜지스터
800: 기판
806: 도전층
807: 액정층
808: 도전층
811: 트랜지스터
812: 반도체층
816: 채널 영역
817: 불순물 영역
818: 도전층
821: 트랜지스터
822: 반도체층
826: 채널 영역
827: 불순물 영역
828: 도전층
831: 절연막
832: 도전층
837: 절연막
838: 절연막
842: 기판
844: 차광막
846: 유색막
848: 절연막
851: 배향막
852: 배향막
9000: 테이블
9001: 하우징
9002: 다리부
9003: 표시부
9004: 표시 버튼
9005: 전원 코드
9033: 후크
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9100: 텔레비전 장치
9101: 하우징
9103: 표시부
9105: 스탠드
9107: 표시부
9109: 조작 키
9110: 리모트 컨트롤러
9200: 컴퓨터
9201: 본체
9202: 하우징
9203: 표시부
9204: 키보드
9205: 외부 접속 포트
9206: 포인팅 디바이스
9630: 하우징
9631: 표시부
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9637: 컨버터
9638: 조작 키
9639: 버튼

Claims (12)

  1. 삭제
  2. 구동 회로에 있어서,
    m개의 시프트 레지스터 유닛과;
    상기 m개의 시프트 레지스터 유닛에 전기적으로 접속되는 m개의 디멀티플렉서 회로와;
    n개의 신호선을 포함하고,
    m은 3 이상의 자연수이고,
    n은 4 이상의 자연수이고,
    실리콘을 포함한 반도체 소자가 상기 m개의 시프트 레지스터 유닛 및 상기 m개의 디멀티플렉서 회로 중 적어도 하나에 포함되고,
    상기 m개의 시프트 레지스터 유닛 각각은 하나 이상 (n-1)개 이하의 신호선에 전기적으로 접속되고,
    상기 m개의 디멀티플렉서 회로 각각은 하나 이상 (n-3)개 이하의 신호선에 전기적으로 접속되고,
    (m-2)번째의 디멀티플렉서 회로의 출력 중 하나는 (m-1)번째의 시프트 레지스터 유닛에 입력되고,
    m번째의 디멀티플렉서 회로의 출력 중 하나는 (m-1)번째의 시프트 레지스터 유닛에 입력되는, 구동 회로.
  3. 제 2 항에 있어서,
    상기 실리콘은 결정성 실리콘인, 구동 회로.
  4. 구동 회로에 있어서,
    세트 신호선, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 및 제 6 트랜지스터를 포함하는 시프트 레지스터 유닛과;
    디멀티플렉서 회로와;
    n개의 신호선을 포함하고,
    n은 4 이상의 자연수이고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 고전원 전위선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 상기 디멀티플렉서 회로에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 세트 신호선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 저전원 전위선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 디멀티플렉서 회로와 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 고전원 전위선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 n개의 신호선 중 하나에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 n개의 신호선 중 하나에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 저전원 전위선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 게이트는 상기 세트 신호선에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 고전원 전위선에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 게이트는 리셋 신호선에 전기적으로 접속되고,
    상기 제 1 트랜지스터 내지 상기 제 6 트랜지스터 중 적어도 하나는 실리콘을 포함한 채널 형성 영역을 포함하고,
    상기 디멀티플렉서 회로는 a개의 버퍼를 포함하고,
    a는 1 이상 (n-3) 이하의 자연수이고,
    상기 a개의 버퍼 각각은 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 a개의 버퍼 각각은 상기 n개의 신호선 중 대응하는 하나에 전기적으로 접속되고,
    상기 a개의 버퍼 각각은 출력 단자를 포함하는, 구동 회로.
  5. 제 4 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 6 트랜지스터 중 적어도 하나의 채널 형성 영역에 결정성 실리콘이 포함되는, 구동 회로,
  6. 제 2 항 또는 제 4 항에 따른 구동 회로를 포함하는, 표시 장치.
  7. 제 2 항 또는 제 4 항에 따른 표시 장치를 포함하는, 전자 기기.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
KR1020140081172A 2013-07-10 2014-06-30 반도체 장치, 구동 회로, 및 표시 장치 KR102187047B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2013-144276 2013-07-10
JP2013144276 2013-07-10

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020200164243A Division KR20200139115A (ko) 2013-07-10 2020-11-30 반도체 장치, 구동 회로, 및 표시 장치

Publications (2)

Publication Number Publication Date
KR20150007217A KR20150007217A (ko) 2015-01-20
KR102187047B1 true KR102187047B1 (ko) 2020-12-04

Family

ID=52257426

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020140081172A KR102187047B1 (ko) 2013-07-10 2014-06-30 반도체 장치, 구동 회로, 및 표시 장치
KR1020200164243A KR20200139115A (ko) 2013-07-10 2020-11-30 반도체 장치, 구동 회로, 및 표시 장치
KR1020230042460A KR20230050287A (ko) 2013-07-10 2023-03-31 반도체 장치, 구동 회로, 및 표시 장치

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020200164243A KR20200139115A (ko) 2013-07-10 2020-11-30 반도체 장치, 구동 회로, 및 표시 장치
KR1020230042460A KR20230050287A (ko) 2013-07-10 2023-03-31 반도체 장치, 구동 회로, 및 표시 장치

Country Status (5)

Country Link
US (5) US9208742B2 (ko)
JP (6) JP6437223B2 (ko)
KR (3) KR102187047B1 (ko)
CN (1) CN104282687B (ko)
TW (1) TWI666623B (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2400784A4 (en) 2008-02-21 2020-11-18 Shenzhen New Electric Science and Technology Co., Ltd INTERNAL MAGNETIC TRANSDUCER INCLUDING MULTIPLE MAGNETIC GAPS AND MULTIPLE COILS AND PROCESS FOR THE PREPARATION OF THE LATTER
TWI651839B (zh) * 2013-02-27 2019-02-21 半導體能源研究所股份有限公司 半導體裝置、驅動電路及顯示裝置
TWI666623B (zh) * 2013-07-10 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置、驅動器電路及顯示裝置
TWI699739B (zh) 2014-09-05 2020-07-21 日商半導體能源研究所股份有限公司 半導體裝置、驅動器ｉｃ、顯示裝置及電子裝置
TW201624447A (zh) * 2014-12-30 2016-07-01 中華映管股份有限公司 顯示面板
KR102293417B1 (ko) * 2015-02-17 2021-08-25 삼성디스플레이 주식회사 주사 구동회로 및 이를 이용한 주사 구동회로의 구동방법
JP6830765B2 (ja) 2015-06-08 2021-02-17 株式会社半導体エネルギー研究所 半導体装置
CN105139816B (zh) * 2015-09-24 2017-12-19 深圳市华星光电技术有限公司 栅极驱动电路
TWI574276B (zh) * 2015-12-23 2017-03-11 友達光電股份有限公司 移位暫存器及其控制方法
US10033361B2 (en) * 2015-12-28 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Level-shift circuit, driver IC, and electronic device
KR102468743B1 (ko) * 2015-12-31 2022-11-21 엘지디스플레이 주식회사 표시장치, 터치 센싱 회로 및 구동방법
CN105655348B (zh) * 2016-01-04 2018-11-23 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示面板和显示装置
CN114115609A (zh) * 2016-11-25 2022-03-01 株式会社半导体能源研究所 显示装置及其工作方法
CN108346402B (zh) * 2017-01-22 2019-12-24 京东方科技集团股份有限公司 一种栅极驱动电路及其驱动方法、显示装置
CN110383098B (zh) 2017-03-07 2022-06-10 株式会社半导体能源研究所 Ic、驱动ic、显示系统及电子设备
US11663990B2 (en) * 2018-11-09 2023-05-30 Semiconductor Energy Laboratory Co., Ltd. Display apparatus and electronic device
CN109686255A (zh) * 2019-01-31 2019-04-26 上海天马有机发光显示技术有限公司 显示面板及显示装置
TWI710838B (zh) * 2019-10-02 2020-11-21 友達光電股份有限公司 畫素陣列基板
TWI711022B (zh) * 2019-12-03 2020-11-21 友達光電股份有限公司 多工器電路及其顯示面板
JP2021096430A (ja) * 2019-12-19 2021-06-24 株式会社ジャパンディスプレイ 表示装置
KR20220094957A (ko) * 2020-12-29 2022-07-06 엘지디스플레이 주식회사 게이트 구동부 및 이를 포함하는 표시 장치
TWI765564B (zh) * 2021-02-04 2022-05-21 友達光電股份有限公司 移位暫存器
CN113422655A (zh) * 2021-06-23 2021-09-21 索尔思光电（成都）有限公司 光信号处理组件及光模块

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000227784A (ja) * 1998-07-29 2000-08-15 Seiko Epson Corp 電気光学装置の駆動回路および電気光学装置
JP2010092545A (ja) 2008-10-08 2010-04-22 Nec Lcd Technologies Ltd シフトレジスタ及び表示装置並びにシフトレジスタの駆動方法
WO2012008186A1 (ja) 2010-07-13 2012-01-19 シャープ株式会社 シフトレジスタおよびこれを備えた表示装置
JP2013066172A (ja) 2011-08-29 2013-04-11 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100202122B1 (ko) 1993-07-26 1999-07-01 야스카와 히데아키 박막 반도체 장치 및 박막 반도체 장치의 제조 방법 및 표시 시스템
JP2007189235A (ja) 1993-07-26 2007-07-26 Seiko Epson Corp 薄膜半導体装置及び表示システム
JP3795606B2 (ja) * 1996-12-30 2006-07-12 株式会社半導体エネルギー研究所 回路およびそれを用いた液晶表示装置
JP2000196101A (ja) * 1998-10-13 2000-07-14 Semiconductor Energy Lab Co Ltd 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法
US7126161B2 (en) 1998-10-13 2006-10-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having El layer and sealing material
US6512271B1 (en) 1998-11-16 2003-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4536186B2 (ja) * 1998-11-16 2010-09-01 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
JP4159712B2 (ja) 1998-11-17 2008-10-01 株式会社半導体エネルギー研究所 半導体装置、アクティブマトリクス型表示装置、液晶表示装置、エレクトロルミネッセンス表示装置、ビデオカメラ、デジタルカメラ、プロジェクタ、ゴーグル型ディスプレイ、カーナビゲーションシステム、パーソナルコンピュータ又は携帯型情報端末
EP2284605A3 (en) * 1999-02-23 2017-10-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and fabrication method thereof
TW517260B (en) * 1999-05-15 2003-01-11 Semiconductor Energy Lab Semiconductor device and method for its fabrication
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US6706544B2 (en) * 2000-04-19 2004-03-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and fabricating method thereof
JP5046439B2 (ja) * 2000-05-12 2012-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7633471B2 (en) 2000-05-12 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electric appliance
JP5183838B2 (ja) 2000-05-12 2013-04-17 株式会社半導体エネルギー研究所 発光装置
TWI224806B (en) 2000-05-12 2004-12-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4869504B2 (ja) * 2000-06-27 2012-02-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7503975B2 (en) 2000-06-27 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method therefor
KR100803163B1 (ko) * 2001-09-03 2008-02-14 삼성전자주식회사 액정표시장치
US7365713B2 (en) 2001-10-24 2008-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP2003202834A (ja) 2001-10-24 2003-07-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその駆動方法
JP3873814B2 (ja) 2002-05-21 2007-01-31 セイコーエプソン株式会社 電気光学装置及び電子機器
TWI261797B (en) 2002-05-21 2006-09-11 Seiko Epson Corp Electro-optical device and electronic apparatus
US7193593B2 (en) 2002-09-02 2007-03-20 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method of driving a liquid crystal display device
KR100914781B1 (ko) * 2002-12-16 2009-09-01 엘지디스플레이 주식회사 액정표시장치의 데이터 구동 장치 및 방법
JP3786101B2 (ja) * 2003-03-11 2006-06-14 セイコーエプソン株式会社 表示ドライバ及び電気光学装置
JP2005115287A (ja) 2003-10-10 2005-04-28 Nec Electronics Corp 表示装置の駆動回路およびその駆動方法
KR100598741B1 (ko) * 2003-12-11 2006-07-10 엘지.필립스 엘시디 주식회사 액정표시장치
JP2005234057A (ja) 2004-02-17 2005-09-02 Sharp Corp 画像表示装置
JP2005321510A (ja) 2004-05-07 2005-11-17 Casio Comput Co Ltd 表示装置及びその駆動制御方法
JP4732709B2 (ja) * 2004-05-20 2011-07-27 株式会社半導体エネルギー研究所 シフトレジスタ及びそれを用いた電子機器
KR101055206B1 (ko) 2004-10-18 2011-08-08 엘지디스플레이 주식회사 액정표시장치의 쉬프트 레지스터
KR100600314B1 (ko) * 2004-11-17 2006-07-18 삼성에스디아이 주식회사 발광 표시 장치 및 그것의 데이터 구동 칩
US20060120202A1 (en) 2004-11-17 2006-06-08 Yang Wan Kim Data driver chip and light emitting display
KR101180863B1 (ko) * 2005-05-31 2012-10-11 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
TWI460851B (zh) 2005-10-17 2014-11-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP2007141821A (ja) * 2005-10-17 2007-06-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US7821613B2 (en) 2005-12-28 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP2007199708A (ja) * 2005-12-28 2007-08-09 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
KR100688971B1 (ko) * 2006-02-16 2007-03-08 삼성전자주식회사 디스플레이장치
TWI545380B (zh) * 2006-05-16 2016-08-11 半導體能源研究所股份有限公司 液晶顯示裝置和半導體裝置
DE102006060734B4 (de) * 2006-06-30 2014-03-06 Lg Display Co., Ltd. Flüssigkristalldisplay und Verfahren zu dessen Herstellung
JP2008151986A (ja) 2006-12-18 2008-07-03 Epson Imaging Devices Corp 電気光学装置、走査線駆動回路および電子機器
TW200830247A (en) * 2007-01-09 2008-07-16 Denmos Technology Inc Gate driver
TWI480847B (zh) * 2008-05-22 2015-04-11 Au Optronics Corp 液晶顯示裝置及其驅動方法
KR101482635B1 (ko) 2008-08-01 2015-01-21 삼성디스플레이 주식회사 게이트 구동 회로, 이를 갖는 표시 장치 및 표시 장치의제조 방법
US8169396B2 (en) * 2008-12-01 2012-05-01 Himax Technologies, Inc. Liquid crystal display device with reduced power consumption and driving method thereof
KR101782176B1 (ko) 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
US8174520B2 (en) * 2009-08-28 2012-05-08 Himax Technologies Limited Driving circuit of an LCD panel and data transmission method thereof
KR101890096B1 (ko) * 2009-09-24 2018-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 구동 회로, 상기 구동 회로를 포함하는 표시 장치, 및 상기 표시 장치를 포함하는 전자 기기
WO2011089762A1 (ja) 2010-01-19 2011-07-28 シャープ株式会社 表示パネルおよびその検査方法
KR101828960B1 (ko) * 2010-03-02 2018-02-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 펄스 신호 출력 회로 및 시프트 레지스터
DE112011101152T5 (de) * 2010-03-31 2013-01-10 Semiconductor Energy Laboratory Co.,Ltd. Flüssigkristallanzeigeeinrichtung und Verfahren zu deren Ansteuerung
KR102289951B1 (ko) * 2010-05-21 2021-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 펄스 출력 회로, 시프트 레지스터, 및 표시 장치
US8325127B2 (en) 2010-06-25 2012-12-04 Au Optronics Corporation Shift register and architecture of same on a display panel
TWI431585B (zh) 2010-11-30 2014-03-21 Au Optronics Corp 多工式驅動電路
TW201305668A (zh) * 2011-04-15 2013-02-01 Semiconductor Energy Lab 導光元件，背光單元，及顯示裝置
CN102622983B (zh) * 2012-03-30 2013-11-06 深圳市华星光电技术有限公司 显示器的闸极驱动电路
JP5963551B2 (ja) * 2012-06-06 2016-08-03 キヤノン株式会社 アクティブマトリクスパネル、検出装置、及び、検出システム
CN102903322B (zh) 2012-09-28 2015-11-11 合肥京东方光电科技有限公司 移位寄存器及其驱动方法和阵列基板、显示装置
KR101997775B1 (ko) * 2012-12-05 2019-10-01 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치
TWI651839B (zh) * 2013-02-27 2019-02-21 半導體能源研究所股份有限公司 半導體裝置、驅動電路及顯示裝置
US9041453B2 (en) * 2013-04-04 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Pulse generation circuit and semiconductor device
TWI666623B (zh) 2013-07-10 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置、驅動器電路及顯示裝置
KR102108880B1 (ko) * 2013-09-17 2020-05-12 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
TWI514346B (zh) * 2013-12-17 2015-12-21 Innolux Corp 顯示器面板
TW201624447A (zh) * 2014-12-30 2016-07-01 中華映管股份有限公司 顯示面板
US9626895B2 (en) * 2015-08-25 2017-04-18 Chunghwa Picture Tubes, Ltd. Gate driving circuit
KR102407980B1 (ko) * 2015-10-27 2022-06-14 엘지디스플레이 주식회사 쉬프트레지스터 및 이를 포함하는 표시장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000227784A (ja) * 1998-07-29 2000-08-15 Seiko Epson Corp 電気光学装置の駆動回路および電気光学装置
JP2010092545A (ja) 2008-10-08 2010-04-22 Nec Lcd Technologies Ltd シフトレジスタ及び表示装置並びにシフトレジスタの駆動方法
WO2012008186A1 (ja) 2010-07-13 2012-01-19 シャープ株式会社 シフトレジスタおよびこれを備えた表示装置
JP2013066172A (ja) 2011-08-29 2013-04-11 Semiconductor Energy Lab Co Ltd 半導体装置

Also Published As

Publication number Publication date
US20170148402A1 (en) 2017-05-25
TW201506879A (zh) 2015-02-16
KR20200139115A (ko) 2020-12-11
KR20150007217A (ko) 2015-01-20
CN104282687A (zh) 2015-01-14
JP2019211795A (ja) 2019-12-12
US20220215810A1 (en) 2022-07-07
KR20230050287A (ko) 2023-04-14
US11308910B2 (en) 2022-04-19
JP6701422B2 (ja) 2020-05-27
JP2020129135A (ja) 2020-08-27
US20150015474A1 (en) 2015-01-15
JP6586215B2 (ja) 2019-10-02
US10629149B2 (en) 2020-04-21
JP2022176192A (ja) 2022-11-25
JP2019070805A (ja) 2019-05-09
US20160086560A1 (en) 2016-03-24
JP6437223B2 (ja) 2018-12-12
CN104282687B (zh) 2019-03-08
JP2015034977A (ja) 2015-02-19
US9208742B2 (en) 2015-12-08
TWI666623B (zh) 2019-07-21
JP2021185423A (ja) 2021-12-09
US9514696B2 (en) 2016-12-06
US11869453B2 (en) 2024-01-09
US20200312261A1 (en) 2020-10-01

Similar Documents

Publication Publication Date Title
KR102187047B1 (ko) 반도체 장치, 구동 회로, 및 표시 장치
JP7451599B2 (ja) 表示装置
TWI629769B (zh) 半導體裝置和其製造方法
TWI508042B (zh) 邏輯電路及半導體裝置
TWI644366B (zh) 半導體裝置及其製造方法
TWI591646B (zh) 半導體裝置
TW201133791A (en) Semiconductor device and manufacturing method thereof
TW201133786A (en) Semiconductor device and method for manufacturing semiconductor device
TW201133785A (en) Semiconductor device and method for manufacturing the same
TW201125045A (en) Manufacturing method of semiconductor device
TW201250988A (en) Semiconductor device and method for manufacturing semiconductor device
TW201220272A (en) Method for driving liquid crystal display device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant