KR100682803B1 - 전자 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 밝은 화상 표시가 가능한 전자 장치를 제공하기 위한 것이다. 스위칭 TFT와 전류 제어 TFT가 기판상에 형성되고 EL 소자가 전류 제어 TFT에 전기적으로 접속되도록 픽셀이 구성된다. 전류 제어 TFT와 그 LDD 영역 사이에 형성된 게이트 캐패시터는 게이트 전극에 인가된 전압을 유지하므로, 캐패시터(콘덴서)가 픽셀내에 특히 필요하지 않고, 그에 따라 픽셀의 유효 발광 면적을 크게 한다.
박막 트랜지스터, 자기 발광 소자, 픽셀부

Description

전자 장치{Electronic device}
도 1은 본 발명의 전자 장치의 픽셀부의 단면 구조를 도시한 도면.
도 2a 및 도 2b는 본 발명의 픽셀부의, 상면 구조 및 구성을 각각 도시한 도면.
도 3a 내지 도 3e는 실시예 1의 액티브 매트릭스 기판의 제조 공정을 도시한 도면.
도 4a 내지 도 4d는 실시예 1의 액티브 매트릭스 기판의 제조 공정을 도시한 도면.
도 5는 실시예 1의 액티브 매트릭스 기판 제조 공정을 도시한 도면.
도 6은 본 발명의 픽셀부의 확대도.
도 7은 실시예 1의 EL 표시 장치의 회로 블록 구조를 도시한 도면.
도 8a 및 도 8b는 실시예 1의 EL 표시 장치의 단면도.
도 9a 내지 도 9c는 실시예 2의 EL 표시 장치의 회로 구조를 도시한 도면.
도 10a 내지 도 10d는 실시예 3의 전류 제어 TFT의 단면도.
도 11a 및 도 11b는 실시예 4의 EL 표시 장치의 다수를 얻는 공정을 도시한 도면.
도 12a 및 도 12b는 실시예 4의 EL 표시 장치의 다수를 얻는 공정을 도시한 도면.
도 13a 및 도 13b는 실시예 4의 EL 표시 장치의 다수를 얻는 공정을 도시한 도면.
도 14a 내지 도 14f는 실시예 9의 전기 장치의 구체예를 도시한 도면.
도 15a 및 도 15b는 실시예 9의 전기 장치의 구체예를 도시한 도면.
도 16a 및 도 16b는 실시예 8의 EL 표시 장치의 화상을 도시한 사진.
*도면의 주요 부분에 대한 부호의 설명*
201 : 스위칭 TFT 202 : 전류 제어 TFT
본 발명은 전극간에 발광성 재료를 삽입한 소자를 갖는 전자 장치 및 그 전자 장치를 표시부(표시 디스플레이 또는 표시 모니터)에 이용한 전기 장치에 관한 것이다. 특히, EL(Electro Luminescence)을 제공하는 발광성 재료(이하, EL 재료라 한다)를 이용하는 전자 장치에 관한 것이다.
최근에, 발광성 재료의 EL 현상을 이용하는 자기 발광 소자(이하, EL 소자라 한다)를 이용한 전자 장치(이하, EL 표시 장치라 한다)의 개발이 진행되고 있다. EL 표시 장치는 자기 발광 소자를 이용하는 표시 장치이므로, 액정 표시 장치와는 달리 백라이트가 불필요하다. 또한, EL 표시 장치는 넓은 시야각을 가지며, 이는 옥에에서 사용하는 휴대용 장치의 표시부로서 주목되고 있다.
EL 표시 장치에는 패시브형(패시브 매트릭스형)과 액티브형(액티브 매트릭스형)의 2종류가 있으며, 양쪽 모두 활발히 개발되고 있다. 그러나, 현재 주목을 끌고 있는 것은 액티브 매트릭스형 EL 표시 장치이다. EL을 발생하며 발광층을 형성하는 EL 재료도 또한 2종류로 구별되는데, 하나는 유기 EL 재료이고, 다른 하나는 무기 EL 재료이다. 유기 재료는 저분자계(모노머계) 유기 EL 재료와 고분자계(폴리머계) 유기 EL 재료로 구별된다. 특히, 폴리머계 유기 EL 재료는 취급이 용이하고 저분자계 유기 EL 재료에 비해 높은 내열성을 가지므로 주목되고 있다. 또한, 유기 EL 재료를 이용한 발광 장치는 유럽에서는 소위 OLED(Organic Light Emitting Diodes)라 불린다.
액티브 매트릭스형 EL 표시 장치는 픽셀부를 형성하는 각 픽셀에 전계 효과 트랜지스터, 최근에는, 박막 트랜지스터(이하, TFT라 한다)가 설치되어, EL 소자에 흐르는 전류량을 상기 TFT에 의해 제어하는 것을 특징으로 한다. 이와 같은 액티브 매트릭스형 EL 표시 장치의 대표적인 픽셀 구조로서는, 일본 특개평8-241048호의 도 1에 설명된 구조가 알려져 있다.
상기 공보에 개시된 픽셀 구조는 하나의 픽셀내에 두개의 트랜지스터(T1, T2)가 설치되어 있고, 트랜지스터(T1)의 드레인에는 트랜지스터(T2)와 병렬로 캐패시터(콘덴서: Cs)가 제공되어 있다. 이 캐패시터(콘덴서)는 1 필드 기간 또는 1 프레임 기간동안 트랜지스터(T2)의 게이트에 인가되는 전압을 유지하는데 필요하다.
그러나, 2개의 트랜지스터와 캐패시터(콘덴서)가 하나의 픽셀내에 형성될 때, 이들 소자는 픽셀 면적의 거의 모두를 점유하고, 유효 발광 면적(발광층에서 방사된 광이 전송을 위해 사용되는 면적)을 떨어뜨리는 요인이 된다.
본 발명은 상기 문제점을 고려하여 만들어졌으며, 따라서, 본 발명의 목적은 큰 유효 발광 면적을 갖는 픽셀 구조를 이용함으로써 밝은 화상 표시를 가능케 하는 전자 장치를 제공하는데 있다. 본 발명의 다른 목적은 신뢰성이 높은 전자 장치를 제공하는데 있다. 또한, 본 발명의 다른 목적은 그 전자 장치를 표시부로서 이용하는 전기 기구를 제공하는데 있다.
또한, 본 발명의 다른 목적은 고휘도의 화상 표시를 가능케 하는 전자 장치를 제공하는 비용을 절감하는 프로세스를 제공하는데 있다.
본 발명은 EL 소자에 전류를 공급하는 TFT(이하, 전류 제어 TFT라 한다)의 게이트에 인가된 전압이 전류 제어 TFT의 게이트 캐패시터(게이트와 액티브층 사이에 형성된 기생 캐패시터)에 의해 유지되는 것을 특징으로 한다. 즉, 본 발명은 일본 특개평8-241048호의 도 1에 도시된 캐패시터(콘덴서:Cs) 대신에, (일본 특개평8-241048호의 도 1의 트랜지스터(T2)에 대응하는) 전류 제어 TFT의 게이트 캐패시터를 적극적으로 이용한다.
본 발명은 LDD 영역이 P채널 TFT로 된 전류 제어 TFT의 드레인 영역측에 형성되어, LDD 영역이 그 사이에 게이트 절연막을 삽입한 게이트 전극과 오버랩하도록 한 것이 특징이다. 통상적으로, P채널 TFT는 LDD 영역을 형성하지 않고 사용되므로, 본 발명은 게이트 캐패시터를 형성하기 위해 LDD 영역을 형성하는 것을 특징 으로 한다.
그와 같은 구조는 캐패시터(콘덴서)가 점유하는 면적을 실질적으로 생략하므로, 그에 의해, 유효 발광 면적을 대폭 증가시킨다.
본 명세서에서 인용되는 EL 표시 장치는 3개 기본 발광 장치 또는 1개 기본 발광 장치를 포함한다.
본 발명은 전자 장치의 제조 비용을 줄이기 위해 하나의 큰 사이즈의 기판에 복수의 전자 장치를 제조하는 프로세스를 채용하여, 저비용으로 전자 장치를 만든다. 본 발명의 특징은 기존의 액정 생산라인이 적용될 수 있는 프로세스를 채용하고 설비 및 장비의 투자를 최소한으로 억제함으로써 제조 비용을 상당히 절감한다는 것이다.
[실시예]
도 1, 도 2a 및 도 2b를 참조하여 본 발명의 실시예를 설명한다. 도 1에 도시된 것은 본 발명에 따른 EL 표시 장치의 픽셀부의 단면도이고, 도 2a는 그 상면도이고, 도 2b는 그 회로 구조이다. 실제로, 복수의 픽셀이 픽셀부(화상 표시부)를 형성하기 위해 매트릭스형으로 배열되어 있다. 또한, 공통의 참조 부호가 도 1, 도 2a 및 도 2b에 사용된다. 따라서, 도면들이 상호 참조될 수 있다. 도 2a의 상면도에 도시된 2개의 픽셀은 동일한 구조를 공유한다.
도 1에서, 참조 부호 11은 기판을 나타내고, 12는 베이스로서 이용되는 절연막(이하, 베이스 막이라 한다)을 나타낸다. 기판(11)으로서 이용되는 기판은 글래스 기판, 글래스 세라믹 기판, 석영 기판, 실리콘 기판, 세라믹 기판, 금속 기판, (플라스틱 막을 포함하는) 플라스틱 기판을 이용할 수 있다.
베이스 막(12)은 가동 이온을 포함하는 기판이나 도전성을 갖는 기판을 이용할 경우에 특히 유효하다. 그러나, 베이스 막은 석영 기판에는 설치될 필요는 없다. 실리콘을 포함하는 절연막은 베이스 막(12)용으로 적절하다. '실리콘을 포함하는 절연막(an insulating film containing silicon)'이라는 것은 본 명세서에서는 특히, 실리콘 옥사이드막, 실리콘 옥사이드 나이트라이드막(SiOxNy로 표시됨) 등과 같은 실리콘, 산소 또는 질소를 소정의 비율로 포함하는 절연막을 지시한다.
TFT로부터 발생된 열을 발산하기 위해 베이스 막(12)에 방열 효과를 유지하는 것은 TFT의 열화 또는 EL 소자의 열화를 방지하는데도 효과적이다. 방열 효과를 유지하기 위해 베이스 막에 첨가하기 위해 알려진 재료가 사용될 수 있다.
도 2a 및 도 2b에서, 2개의 TFT는 각 픽셀에 형성된다. 참조 부호 201은 스위칭 소자로서 기능하는 TFT(이하, 스위칭 TFT라 한다)를 나타내고, 202는 EL 소자에 흐르는 전류량을 제어하는 전류 제어 소자로서 기능하는 TFT(이하, 전류 제어 TFT라 한다)를 나타낸다. 스위칭 TFT(201)는 N채널 TFT로 형성되고, 전류 제어 TFT(202)는 P채널 TFT로 형성된다.
그러나, 본 발명에 따르면, 스위칭 TFT와 전류 제어 TFT는 N채널 TFT와 P채널 TFT의 상기 조합에 한정될 필요는 없다. 스위칭 TFT(201)는 P채널 TFT로 형성될 수 있거나, 스위칭 TFT와 전류 제어 TFT는 모두 N채널 TFT로 형성될 수 있다.
스위칭 TFT(201)는 소스 영역(13), 드레인 영역(14), LDD 영역(15a 내지 15d), 고농도 불순물 영역(16) 및 채널 형성 영역(17a,17b)을 포함하는 활성층, 게이트 절연막(18), 게이트 전극(19a,19b), 제1 층간 절연막(20), 소스 배선(21) 및 드레인 배선(22)으로 형성된다.
도 2a에 도시된 바와 같이, 게이트 전극(19a,19b)은 게이트 전극(19a,19b)을 형성하는데 사용된 것과는 다른 재료로 형성된 게이트 배선(211)이 게이트 전극(19a,19b)에 전기적으로 접속되어 잇는 더블 게이트 구조로 구성된다. 물론 게이트 전극 구조는 더블 게이트 구조에 한정되지 않지만, 트리플 게이트 구조 등과 같은 멀티 게이트 구조(복수의 TFT가 직렬로 접속되어 있는 구조)일 수 있다.
멀티 게이트 구조는 오프 전류값을 낮추는데 매우 효과적이고, 본 발명에 있어서, 픽셀의 스위칭 TFT(201)는 멀티 게이트 구조를 취하여, 저 오프 전류값을 갖는 스위칭 소자를 형성하게 한다. 스위칭 TFT(201)의 LDD 영역(15a 내지 15d)은 그 사이에 삽입된 게이트 절연막(18)을 통해 게이트 전극(19a,19b)과 오버랩하지 않도록 형성된다. 이 구조는 오프 전류값을 낮추는데 매우 효과적이다.
채널 형성 영역과 LDD 영역 사이에 오프셋 영역(채널 형성 영역과 동일한 조성을 갖는 반도체층으로 형성되며, 게이트 전압이 인가되지 않는 영역)을 형성하기 위해 오프 전류를 낮춘다는 점에서도 매우 바람직하다. 2개 이상의 게이트 전극을 갖는 멀티 게이트 구조의 경우에, 채널 형성 영역들 사이에 형성된 고농도 영역은 오프 전류값을 낮추는데 효과적이다.
오프 전류값은 멀티 게이트 구조를 갖는 TFT가 상술한 바와 같은 픽셀의 스위칭 TFT(201)용으로 사용될 때 충분히 낮아질 수 있다. 즉, 오프 전류값이 작다는 것은 전류 제어 TFT의 게이트에 인가된 전압이 오래 유지될 수 있다는 것을 의미한다. 이것은 일본 특개평8-241048호의 도 1에 도시된 바와 같이, 전위를 유지하기 위해 캐패시터(콘덴서)를 작게하거나 생략할 때도 다음 기록 기간까지 전류 제어 TFT의 게이트 전압이 유지될 수 있다는 이점을 제공한다.
다음에, P채널 TFT인 전류 제어 TFT(202)는 소스 영역(31), 드레인 영역(32), LDD 영역(33) 및 채널 형성 영역(34)을 포함하는 활성층, 채널 형성 영역(34), 게이트 절연막(18), 게이트 전극(35), 제1 층간 절연막(20), 소스 배선(36) 및 드레인 배선(37)으로 형성된다. 게이트 전극(35)은 단일 게이트 구조를 가진다. 그러나 멀티 게이트 구조를 가질 수 있다.
도 1에 도시된 바와 같이, 스위칭 TFT(201)의 드레인 영역(14)은 전류 제어 TFT(202)의 게이트 전극(35)에 접속된다. 구체적으로, 전류 제어 TFT(202)의 게이트 전극(35)은 드레인 배선(22)을 통해 스위칭 TFT(201)의 드레인 영역(14)에 전기적으로 접속된다. 소스 배선(36)은 전류 공급선(또한, 전원선)(212)(도 2a 참조)에 접속된다.
전류 제어 TFT(202)는 EL 소자(203)에 흐르는 전류량을 제어하는 소자이다. EL 소자의 열화를 고려할 때, EL 소자(203)에 많은 전류가 흐르게 하는 것은 바람직하지 않다. 따라서, 전류 제어 TFT(202)에 흐르는 과도 전류를 방지하기 위해, 채널 길이(L)는 되도록 길게 설계되는 것이 바람직하다. 바람직하게는, 1픽셀에 대한 채널 길이는 0.5 내지 2㎂(더욱 바람직하게는, 1 내지 1.5㎂)이다.
도 6에 도시된 바와 같이, 스위칭 TFT의 채널 길이는 L1(L1= L1a + L1b)로 주어지고, 그 채널폭은 W1이고, 반면, 전류 제어 TFT의 채널 길이는 L2로 주어지고, 그 채널폭은 W2이다. 그와 같은 기초위에, W1은 바람직하게 0.1 내지 5㎛(대표적으로 0.5 내지 2㎛), W2는 바람직하게 0.5 내지 10㎛(대표적으로, 2 내지 5㎛)이다. L1은 바람직하게 0.2 내지 18㎛(대표적으로, 2 내지 15㎛)이고, L2는 바람직하게 1 내지 50㎛(대표적으로, 10 내지 ㅣ30㎛)이다. 그러나, 본 발명은 상기 값들에 한정되지 않는다.
스위칭 TFT(201)에 형성된 LDD 영역의 길이(폭)는 약 0.5 내지 3.5㎛, 대표적으로는 2.0 내지 2.5㎛로 설정된다.
도 1에 도시된 EL 표시 장치는 전류 제어 TFT(202)내에서 드레인 영역(32)과 채널 형성 영역(34) 사이에 형성되고, LDD 영역(33)은 그 사이에 게이트 절연막(18)을 통해 게이트 전극(35)과 오버랩된다. 게이트 전극과 오버랩되는 LDD 영역의 길이는 약 0.1 내지 3㎛(바람직하게, 0.3 내지 1.5㎛)로 설정된다.
본 발명은 (전하를 유지하는) 전압을 유지하는 캐패시터(콘덴서)로서, 게이트 절연막을 통해 게이트 전극과 오버랩되는 활성층과 게이트 전극 사이에 형성된 기생 캐패시터(게이트 캐패시터)를 적극 사용하는 것을 특징으로 한다.
본 실시예에서는, 게이트 전극(35)과 활성층(특히, LDD 영역(33)) 사이에 위치된 게이트 캐패시터의 캐패시턴스는 도 1에 도시된 LDD 영역(33)을 형성함으로써 증가되고, 이 게이트 캐패시터는 전류 제어 TFT(202)에 인가된 전압을 유지하는 캐패시터(콘덴서)로서 사용된다. 물론, 다른 캐패시터가 별도로 형성될 수 있지만, 본 실시예의 구성을 채용함으로써, 캐패시터(콘덴서)를 형성하는 면적은 생략될 수 있고, 그에 따라 픽셀의 유효 발광 면적을 확장될 수 있다.
특히, 본 발명의 EL 표시 장치가 디지털 구동 시스템상에서 작동된다면, 매우 작은 캐패시터(콘덴서)가 전압을 유지하는 캐패시터(콘덴서)로서 만족된다. 그 캐패시턴스는 예를 들어, 아날로그 구동 시스템의 경우와 비교하면 약 1/15 또는 1/10이다. 구체적인 값은 스위칭 TFT 및 전류 제어 TFT의 성능에 따라 변하기 때문에 일괄적으로 표시하기는 어렵지만, 5 내지 30fF(팸토 패럿)이 충분할 것이다.
스위칭 TFT가 도 1에 도시된 바와 같은 오프 전류값을 낮추기 위해 멀티 게이트 구조를 채택하면, 전압을 유지하기 위해 캐패시터(콘덴서)에 필요한 캐패시턴스는 더 감소된다. 그러므로, 게이트 캐패시터가 도 1에 도시된 바와 같은 전류를 유지하는 캐패시터(콘덴서)로서 사용되는 구조에 의해서는 아무런 문제가 발생되지 않는다.
전류 제어 TFT(202)가 본 실시예에서 단일 게이트 구조를 가질지라도, 복수의 TFT가 직렬로 접속되는 멀티 게이트 구조를 취할 수 있다. 또는, 복수의 TFT가 서로 병렬로 접속되어 실질적으로 채널 형성 영역을 복수의 섹션으로 분할하는, 높은 효율로 열 방사를 할 수 있는 구조일 수 있다. 이것은 열에 의한 열화에 대한 대책으로서 유효한 구조이다.
참조 부호 38은 막 두께가 10㎚ 내지 1㎛(바람직하게는, 200 내지 500㎚)인 제1 패시베이션막을 나타낸다. 실리콘을 포함하는 절연막(실리콘 옥사이드 나이트라이드막 또는 실리콘 나이트라이드막이 특히 바람직하다)은 제1 패시베이션막의 재료로서 사용될 수 있다. 제1 패시베이션막(38)에 방열 효과를 주는 것이 효과적 이다.
제2 층간 절연막(평탄화막)(39)은 제1 패시베이션막(38)상에 형성되어 TFT에 의한 단차를 평탄화한다. 제2 층간 절연막(39)으로서 바람직한 재료는 유기 수지막이고, 폴리이미드막, 폴리아미드막, 아크릴 수지막, BCB(벤조시클로부텐)막 등이 적절하다. 물론, 무기 막이 단차를 만족스럽게 평탄화할 수 있으면, 사용이 가능하다.
제2 층간 절연막(39)을 이용하여 TFT에 의한 단차를 평탄화하는 것은 매우 중요하다. 후에 형성될 EL 층은 매우 얇아서 단차의 존재에 의해 발광 불량을 일으킬 수 있다. 따라서, EL 층이 가능하한 평탄한 면에 형성될 수 있도록, 픽셀 전극의 형성이전에 평탄화가 필요하다.
참조 부호 40으로 표시된 것은 투명 도전막(EL 소자의 양극)으로 형성된 픽셀 전극이다. 픽셀 전극은 제2 층간 절연막(39)과 제1 패시베이션막(38)을 관통하는 콘택트 홀(개구)을 개방한 후, 형성된 개구에서 전류 제어 TFT(202)의 드레인 배선(37)에 접속되도록 형성된다. 인듐 옥사이드와 주석 옥사이드와의 화합물 또는 인듐 옥사이드와 주석 옥사이드와의 화합물을 주로 포함하는 도전막이 픽셀 전극(40)으로서 바람직하게 사용된다. 물론 도전막은 적층 구조를 형성하기 위해 다른 투명 도전막상에 만들어진다.
다음에, EL 재료는 발광층(42)에 형성된다. 무기 EL 재료와 유기 EL 재료 모두가 발광층을 위한 EL 재료로서 사용될 수 있을지라도, 구동 전압이 낮은 유기 EL 재료가 바람직하다. 유기 EL 재료로서, 저분자계(모노머계) 유기 EL 재료와 고분자 계(폴리머계) 유기 EL 재료가 모두 사용될 수 있다.
대표적인 모노머계 유기 EL 재료는 Alq3(8-히드로퀴놀린 알루미늄)과 DSA(디스트릴 라릴렌 투과체)이며, 이들과 다른 알려진 재료도 이용될 수 있다.
폴리머계 유기 EL 재료의 예로서는 폴리파라페니렌 비닐렌(PPV), 폴리비닐 카바졸(PVK) 등이 지명된다. 물론, 알려진 재료가 사용될 수 있다. 특히, 바람직한 장치는 사이애노폴리페닐렌 비닐렌이 적색광을 발광하는 발광층에 사용되고, 녹색광을 발광하는 발광층에 폴리페닐렌 비닐렌이 사용되고, 청색광을 발광하는 발광층에 폴리페닐렌 비닐렌 또는 폴리알킬페밀렌이 사용된다. 그의 적절한 막 두께는 30 내지 150㎚(바람직하게는, 40 내지 100㎚)이다.
발광층은 형공 물질(대표적으로, 쿠마린6, 루브렌, 나일 레드, DCM, 퀴나크리돈 등)을 도핑하여, 발광 중심을 형광 물질로 이동하고 소망의 발광을 얻을 수 있다. 알려진 발광 물질이 사용될 수 있다.
모노머계 유기 EL 재료가 발광층(42)으로서 사용되면, 이 층은 진공 증착에 의해 형성된다. 한편, 스핀 코팅, 인쇄, 잉크젯법 혹은 디펜싱(dipensing)법이 폴리머계 유기 EL 재료로부터 발광층(42)을 형성하기 위해 채용된다. 그러나, 폴리머계 유기 EL 재료로 발광층을 형성할 때, 처리 분위기는 바람직하게는 가능한 작은 양의 수분을 포함하는 건식 비활성 분위기이다. 본 실시예에서는, 발광층은 스핀 코팅에 의해 폴리머계 유기 EL 재료로 형성된다.
폴리머계 유기 EL 재료는 정상 압력하에서 발광층에 형성된다. 그러나, 유기 EL 재료는 수분과 산소의 존재시에 용이하게 열화된다. 그러므로, 이들 열화 요인 들은 EL 재료를 발광층에 형성할 때 처리 분위기에서 가능한 한 많이 제거되어야만 한다. 바람직한 분위기는 예를 들어, 건식 질소 분위기, 건식 아르곤 분위기 등이다. 따라서, 비활성 가스로 가득찬 클린 부츠에 발광층을 형성하는 장치를 위치시키고 비활성 분위기에서 발광층을 형성하는 단계를 수행하는 것이 바람직하다.
그렇게 발광층(42)을 형성한 후에, 전자 주입층(43)이 형성된다. 리튬 플루라이드나 아세틸아세토테 혼합물 등과 같은 모노머계 유기 재료가 전자 주입층(43)에 사용된다. 폴리머계 유기 재료 또는 무기 재료도 물론 사용될 수 있다. 그 적절한 막 두께는 3 내지 20 ㎚(바람직하게는, 5 내지 15㎚)이다.
위에서 언급된 재료들은 단지 본 발명의 발광층 또는 전자 주입층으로서 이용가능한 유기 재료의 일례이며, 그 층의 재료를 여기에 한정할 필요는 없다는 것을 주지해야 한다. 또한, 발광층과 전자 주입층의 조합이 본 명세서에 도시되었을지라도, 발광층은 홀 수송층, 홀 주입층, 전자 수송층, 홀 방지층 혹은 전자 방지층과 결합될 수 있다.
전자 주입층(43)상에는 작은 일함수를 갖는 도전막으로 된 음극(44)이 설치된다. 작은 일함수를 갖는 도전막으로서, 알루미늄 합금막, 동 합금막, 또는 은 합금막이 사용될 수 있다. 상술한 합금막과 다른 도전막으로 구성된 적층막도 사용될 수 있다. 음극(44)은 또한 발광층 등의 유기 EL 재료를 산소 또는 수분으로부터 보호하기 위한 패시베이션막으로서 이용된다.
음극(44)의 형성시에, EL 소자(203)가 완성된다. 여기에서, EL 소자(203)는 픽셀 전극(양극((40), 발광층(42), 전자 주입층(43), 음극(44)으로 구성된 캐패시 터(콘덴서)이다. 본 실시예에서는, 발광층(42)으로부터 방사된 광이 사용될 기판(11)을 통해 전송되고, TFT에 의해 점유되지 않는 픽셀의 일부는 유효 발광 면적에 대응한다. 본 발명에 따르면, 전류 제어 TFT(202)의 게이트 전압을 유지하는 캐패시터(콘덴서)는 그 고유 게이트 캐패시터를 갖는 전류 제어 TFT(202)에 의해 처리된다. 그러므로, 유효 발광 면적은 넓고, 밝은 화상 표시를 제공할 수 있게 된다.
본 실시예는 톱(top) 게이트형 TFT를 이용한 예로서 플래너형 TFT의 구조가 도시되어 있지만, 버텀(bottom) 게이트형 TFT(통상적으로, 역 스태거형 TFT)도 사용될 수 있다.
[실시예 1]
본 발명의 실시예들은 도 3a 내지 도 5의 (c)를 이용하여 설명한다. 픽셀부와, 픽셀부의 주변에 형성된 구동 회로부의 TFT를 동시 제조하는 방법을 여기에서 설명된다. 설명을 단순하게 하기 위해, CMOS 회로가 구동 회로에 관한 기본 회로로서 도시되어 있다.
우선, 도 3a에 도시된 바와 같이, 베이스 막(301)은 글래스 기판(300)상에 300㎚의 두께로 형성된다. 실리콘 나이트라이드 옥사이드막은 본 실시예에서 베이스 막(302)으로서 적층된다. 글래스 기판(300)을 접하는 막에 질소 농도를 10 내지 25 wt%로 설정하는 것이 좋다. 또한, 방열 기능을 갖는 베이스 막을 제공하는 것이 유리하며, 또한, DLC(diamond like carbon)막이 설치될 수 있다.
다음에, 비정질 실리콘막(도면에 도시 안됨)이 알려진 증착 방법에 의해 베이스 막(301)상에 두께 50㎚로 형성된다. 이것을 비정질 실리콘막에 한정할 필요는 없으며, 비정질 구조를 포함하는 반도체막(미정질 반도체막을 포함)이 다른 막으로 설치될 수 있다. 또한, 비정질 실리콘 게르마늄막 등의 비정질 구조를 포함하는 화합물 반도체막이 사용될 수 있다. 더욱이, 막 두께는 20 내지 100㎚로 만드어질 수 있다.
그리고, 결정 실리콘막(또한, 다결정 실리콘막 또는 폴리실리콘막이라 한다)(302)을 형성하는 비정질 실리콘막은 알려진 방법으로 결정화된다. 전기 퍼니스를 이용하는 열 결정화법, 레이저를 이용하는 레이저 어닐링 결정화법, 적외선 램프를 이용하는 램프 어닐링 결정화법이 알려진 결정화법으로서 존재한다. 결정화는 XeCl가스를 이용하는 엑시머 레이저광을 이용하여 본 실시예에서 실행된다.
본 실시예에서는 선형으로 형성된 펄스 발진형 엑시머 레이터광이 사용되지만, 직사각형도 사용될 수 있고, 연속 발진 아르곤 레이저광과 연속 발진 엑시머 레이저광도 사용될 수 있다. 더욱이, YAG 레이저의 제1 고조파 레이저 내지 제4 고조파 레이저가 사용될 수 있다.
다음에, 도 3b에 도시된 바와 같이, 보호막(303)은 130㎚의 두께를 갖는 실리콘 옥사이드막을 갖는 결정질 실리콘막(302)상에 형성된다. 이 두께는 100 내지 200㎚(바람직하게는, 130 내지 170㎚)의 범위내에서 선택될 수 있다. 더욱이, 다른 막들도 실리콘을 포함하는 절연막이라면 사용될 수 있다. 보호막(303)은 결정질 실리콘막이 불순물의 부가동안 플라즈마에 직접 노출되지 않도록 하고, 불순물의 미묘한 농도 제어를 가능케 하도록 형성된다.
그후 레지스트 마스크(304a, 304b)가 형성되고, n형 도전성을 부여하는 불순물 원소(이하, n형 불순물 원소라 한다)가 보호막(303)을 통해 부가된다. 주기표의 15족에 속하는 원소는 n형 불순물 원소로서 일반적으로 이용되고, 통상적으로 인 또는 비소가 사용될 수 있다. 본 실시예에서는 포스핀(PH3)이 질량 분리 없이 플라즈마 여기되는 플라즈마 도핑 방법이 사용되어, 인이 1×1018 원자/cm3의 농도로 부가된다. 질량의 분리가 실행되는 이온 주입 방법도 물론 사용될 수 있다.
도스량은 n형 불순물 원소가 n형 불순물 영역(305)에 포함되고 이러한 공정에 의해 2×1016 내지 5×1019 원자/cm3(통상적으로, 5×1017 내지 5×1018 원자/cm3)의 농도로 형성된다.
다음에, 레지스트 마스크(306a, 306b)가 형성되고, 보호막(303)을 통해 p형 도전성을 부여하는 불순물 원소(이하, p형 불순물 원소라 한다)가 부가된다. 주기표의 13족에 속하는 원소는 일반적으로 p형 불순물 원소로서 사용되고, 통상적으로, 붕소 또는 갈륨이 사용될 수 있다. 디보란(B2H6)이 질량 분리 없이 플라즈마 여기되는 플라즈마 도핑 방법이 본 실시예에서 사용된다. 질량 분리가 실행되는 이온 주입 방법도 물론 사용될 수 있다.(도 3c 참조)
p형 불순물 원소가 p형 불순물 영역(307,308)에 포함되고 이러한 공정에 의해 1×1015 내지 5×1017 원자/cm3(통상적으로, 1×1016 내지 1×1017 원자/cm3)의 농도 로 형성되도록 도스량이 조절된다. p형 불순물 원소는 n채널 TFT의 임계 전압을 조절하는데 사용된다.
다음에, 보호막(303)이 제거되고, 부가된 n형 불순물 원소와 p형 불순물 원소의 활성화가 실행된다. 활성화의 알려진 기술은 활성화 수단으로서 사용될 수 있고, 활성화는 본 실시예에서는 엑시머 레이저광의 방사에 의해 이루어진다. 물론, 펄스 발진형 엑시머 레이저와 연속 발진형 엑시머 레이저가 모두 사용될 수 있고, 엑시머 레이저광의 사용에 한정할 필요는 없다. 그 목적은 부가된 불순물 원소의 활성화이며, 결정질 실리콘막이 용해되지 않는 에너지 레벨로 조사되는 것이 바람직하다. 레이저 조사는 보호막(303)의 적소에 실행될 수 있다.
열 처리에 의한 활성화는 또한 레이저광에 의한 불순물 원소의 활성화를 따라 실행될 수 있다. 활성화가 열 처리(퍼니스 어닐링)에 의해 실행될 때, 기판의 열 저항을 고려하면, 450 내지 500℃ 정도의 열 처리를 실해하는 것이 좋다.
다음에, 결정질 실리콘막의 불필요한 부분은 도 3d에 도시된 바와 같이 제거되고, 아일랜드형 반도체막(이하, 활성층이라 한다)(309 내지 312)이 형성된다.
그 후, 도 3e에 도시된 바와 같이, 활성층(309 내지 312)을 커버하는 게이트 절연막(313)이 형성된다. 실리콘을 포함하고 두께가 10 내지 200㎚, 바람직하게는 50 내지 150㎚인 절연막이 게이트 절연막(313)으로서 사용될 수 있다. 단층 구조 또는 적층 구조가 사용될 수 있다. 110㎚ 두께 실리콘 나이트라이드 옥사이드막이 본 실시예에서 사용된다.
다음에, 200 내지 400㎚ 두께의 도전막이 형성되고 패터닝되어, 게이트 전극(314 내지 318)을 형성한다. 본 실시예에서, 게이트 전극과, 게이트 전극에 전기적으로 접속된 리드 배선(이하, 게이트 배선이라 한다)이 서로 다른 물질로 형성된다. 특히, 게이트 전극보다 낮은 저항을 갖는 재료가 게이트 배선을 위해 사용된다. 이것은 미세 처리될 수 있는 재료가 게이트 전극으로서 사용되고, 게이트 배선이 미세 처리될 수 있을지라도 배선을 위해 사용된 재료가 낮은 저항을 갖기 때문이다. 물론, 게이트 전극 및 게이트 배선은 또한 동일한 재료로 형성될 수 있다.
더욱이, 게이트 배선은 단층 도전막으로 형성될 수 있고, 필요할 경우, 2개의 층 또는 3개 층의 적층막을 사용하는 것이 바람직하다. 모든 알려진 도전막이 게이트 전극 재료로서 사용될 수 있다. 그러나, 상술한 바와 같이, 미세 처리될 수 있는 재료, 특히 2㎛이하의 선폭으로 패터닝될 수 있는 재료를 사용하는 것이 바람직하다.
통상적으로, 탄탈(Ta). 티타늄(Ti), 몰리브데늄(Mo), 텅스텐(W), 크롬(Cr), 실리콘(Si), 위의 원소의 나이트라이드막(통상적으로, 탄탈 나이트라이드막, 텅스텐 나이트라이드막, 티타늄 나이트라이드막), 또는 위의 원소들을 조합한 합금막(통상적으로, Mo-W 합금, Mo-Ta 합금), 또는 위의 원소의 실라사이드 막(통상적으로, 텅스텐 실리사이드막, 티타늄 실리사이드막)을 이용하는 것이 가능하다. 물론, 이러한 막들은 단층 또는 적층으로서 사용될 수 있다.
본 실시예에서, 30㎚의 두께를 갖는 텅스텐 나이트라이드(WN) 적층막과, 370㎚의 두께를 갖는 텅스텐(W)막이 사용된다. 이들은 스퍼터링법으로 형성될 수 있다. Xe, Ne 등의 비활성 가스가 스퍼터링 가스에 부가될 때, 응력으로 인한 막의 벗겨짐이 방지될 수 있다.
게이트 전극(315, 318)이 이 때 형성되어, n형 불순물 영역(305)의 일부, p형 불순물 영역(308), 게이트 절연막(313)을 각각 오버랩하고 삽입하도록 한다. 이 오버랩 부분은 후에 게이트 전극을 오버랩하는 LDD 영역이 된다.
다음에, 도 4a에 도시된 바와 같이, n형 불순물 원소(본 실시예에서는 인이 사용됨)가 게이트 전극(314 내지 318)을 마스크로 하여 자기 정합 방식으로 부가된다. 이렇게 형성된 불순물 영역(319 내지 326)에 n형 불순물 영역(305)의 1/10 내지 1/2의 농도(통상적으로 1/4 내지 1/3)로 인이 부가되도록 조절된다. 특히, 1×1016 내지 5×1018 원자/cm3(통상적으로, 3×1017 내지 3×1018 원자/cm3)의 농도가 바람직하다.
다음에, 도 4b에 도시된 바와 같이, 게이트 전극 등을 커버하는 형태로 레지스트 마스크(327a 내지 327d)가 형성되고, n형 불순물 원소(본 실시예에서는 인이 사용됨)가 부가되어, 고농도의 인을 포함하는 불순물 영역(328 내지 332)이 형성된다. 포스핀(PH3)을 이용한 이온 도핑은 또한 여기에서 실행되며. 이들 영역의 인 농도가 1×1020 내지 1×1021 원자/cm3(통상적으로, 2×1020 내지 5×1020 원자/cm3)가 되도록 조절된다.
n채널 TFT의 소스 영역 또는 드레인 영역은 이러한 공정에 의해 형성되고, 스위칭 TFT에서, 도 4a의 공정에 의해 형성된 n형 불순물 영역(322 내지 324)의 일부가 남는다. 이들 나머지 영역은 도 1의 스위칭 TFT의 LDD 영역(15a 내지 15d)에 대응한다.
다음에, 도 4c에 도시된 바와 같이, 레지스트 마스크(327a 내지 327d)가 제거되고, 새로운 레지스트 마스크(333)가 형성된다. p형 불순물 원소(본 실시예에서는 붕소가 사용됨)가 그후 부가되어, 고농도의 붕소를 포함하는 불순물 영역(334 내지 337)을 형성하다. 여기에 디보란(B2H6)을 이용한 이온 도핑에 의해 3×1020 내지 3×1021 원자/cm3(통상적으로, 5×1020 내지 1×1021 원자/cm 3)의 농도로 붕소가 부가된다.
인은 이미 1×1016 내지 5×1018 원자/cm3의 농도로 불순물 영역(334 내지 337)에 부가되었지만, 붕소는 인보다 적어도 3배의 농도로 여기에 부가된다. 그러므로, n형 불순물 영역은 p형으로 완전히 변환되어 형성되고, p형 불순물 영역으로서 기능한다.
다음에, 레지스트 마스크(333)를 제거한 후에, 여러 농도로 부가된 n형 및 p형 불순물 원소가 활성화된다. 퍼니스 어닐링, 레이저 어닐링, 또는 램프 어닐링법이 활성화 수단으로서 실행될 수 있다. 열 처리는 본 실시예에서는 전기 퍼니스에서 550℃에서 4시간의 질소 분위기에서 실행된다.
이 때 가능한 분위기에서 산소를 많이 제거하는 것이 중요하다. 이것은 산소가 존재하면 전극의 노출면이 산화되어 저항의 증가를 가져오고, 동시에 후에 옴 접촉을 취하는 것이 보다 어려워지게 되기 때문이다. 그러므로, 상기한 활성화 공 정에서의 처리 환경에서 산소의 농도는 1ppm 이하, 바람직하게는, 0.1ppm 이하로 되는 것이 바람직하다.
활성화 공정이 종료된 후, 300㎚의 두께를 갖는 게이트 배선(338)이 형성된다. 알루미늄(Al)이나 구리(Cu)를 주성분(조성의 50 내지 100%를 포함)으로 하는 금속막이 게이트 배선(338)의 재료로서 사용될 수 있다. 도 2a 및 도 2b의 게이트 배선(211)과 같이, 게이트 배선(338)은 스위칭 TFT의 게이트 전극(316, 317)(도 1의 게이트 전극(19a, 19b에 대응)이 전기적으로 접속되도록 형성된다(도 4d 참조).
게이트 배선의 배선 저항은 이러한 유형의 구조를 사용함으로써 극히 작게 될 수 있고, 따라서, 큰 표면적을 갖는 픽셀 표시 영역(픽셀부)이 형성될 수 있다. 즉, 본 실시예의 픽셀 구조는 대각선으로 10인치 보다 큰 스크린 크기(또한, 30인치 이상)를 갖는 EL 표시 장치가 이러한 구조로 실현될 수 있기 때문에 매우 효과적이다.
다음에, 도 5의 (a)에 도시된 바와 같이, 제1 층간 절연막(339)이 형성된다. 실리콘을 포함하는 단층 절연막이 제1 층간 절연막(339)으로서 사용되고, 적층막이 그 사이에 포함될 수 있다. 또한, 400㎚ 내지 1.5㎛ 사이의 막 두께가 사용될 수 있다. 200㎚ 두께의 실리콘 나이트라이드 옥사이드막 위의 800㎚ 두께의 실리콘 옥사이드막의 적층 구조가 본 실시예에서 사용된다.
또한, 열 처리가 3 내지 100%의 수소를 포함하는 분위기중에서, 300 내지 450℃에서 1 내지 12 시간 동안 행해져, 수소화 처리된다. 이 공정은 열적으로 여기되는 수소에 의해 반도체의 댕글링 본드(dangling bond)의 수소 종료중 하나이 다. 플라즈마 수소화(플라즈마에 의해 여기된 수소를 이용함)도 또한 수소화의 다른 수단으로서 실행될 수 있다.
수소화 단계가 제1 층간 절연막(339)의 형성 동안 삽입될 수 있다. 즉, 수소화 처리는 200㎚ 두께의 실리콘 나이트라이드 옥사이드막을 형성한 후에 상기와 같이 실행될 수 있고, 그후에, 나머지 800㎚ 두께의 실리콘 옥사이드막이 형성될 수 있다.
다음에, 제1 층간 절연막(339)에 콘택트 홀이 형성되고, 소스 배선(340 내지 343)과 드레인 배선(344 내지 346)이 형성된다. 본 실시예에서는, 이 전극은 100㎚두께를 갖는 티타늄막, 티타늄을 포함하고 300㎚인 알루미늄막, 150㎚의 두께를 갖는 티타늄막이 스퍼터링법에 의해 연속으로 형성된 3층 구조의 적층막으로 만들어진다. 물론, 다른 도전막이 사용될 수 있다.
이어서, 제1 패시베이션막(347)이 50 내지 500㎚(통상적으로 200 내지 300㎚)의 두께로 형성된다. 300㎚ 두께의 실리콘 나이트라이드 옥사이드막은 본 실시예에서 제1 패시베이션막(347)으로서 사용된다. 이것은 또한 실리콘 나이트라이드막으로 대체될 수 있다. 실리콘 나이트라이드 옥사이드막을 형성하기 전에, H2나 NH3 등의 수소를 포함하는 가스를 이용한 플라즈마처리를 실행하는 것이 효과적이다. 이 처리에 의해 여기된 수소는 제1 층간 절연막(339)에 공급되고, 제1 패시베이션막(347)의 막 품질은 열 처리를 실행함으로써 향상된다. 동시에, 제1 층간 절연막(339)에 부가된 수소는 낮은쪽으로 확산되고, 활성층이 효과적으로 수소화될 수 있다.
다음에, 도 5의 (b)에 도시된 바와 같이, 유기 수지로 만들어지는 제2 층간 절연막(348)이 형성된다. 유기 수지로서는, 폴리이미드, 폴리아미드, 아크릴, BCB(벤조시클로부텐)막 등이 사용가능하다. 특히, 제2 층간 절연막(348)이 평탄화를 위해 주로 사용되므로, 평탄성이 우수한 아크릴이 바람직하다. 본 실시예에서는, 아크릴막이 TFT에 의해 형성된 단차부를 평탄화하기에 충분한 두께로 형성된다. 그 두께는 바람직하게 1 내지 5㎛(보다 바람직하게는, 2 내지 4㎛)가 적절하다.
드레인 배선(346)에 이르는 콘택트 홀은 제2 층간 절연막(348)과 제1 패시베이션막(347)을 통해 형성되고, 투명 도전막으로 만들어지는 픽셀 전극(349)이 형성된다. 본 실시예에서는, 픽셀 전극(349)으로서, 인듐-주석 옥사이드와 아연 옥사이드와의 화합물로 되는 도전막이 120㎚의 두께를 갖는 형성된다.
다음에, 도 5의 (c)에 도시된 바와 같이 절연막(350)이 형성된다. 절연막(350)은 100-300㎚ 실리콘을 포함하는 절연막 또는 유기 수지를 패터닝함으로써 형성된다. 절연막(350)은 픽셀과 픽셀 사이(픽셀 전극과 픽셀 전극 사이)의 스페이스를 채우기 위해 형성된다. 이 절연막(350)은 다음에 형성되는 발광층의 유기 EL 재료가 픽셀 전극(349)의 에지부를 오버랩하지 않도록 형성된다.
다음에, 발광층(351)이 스핀 코딩법에 의해 형성된다. 특히, 발광층(351)이 되는 유기 EL 재료는 클로로포름, 클로로메탄, 크실렌, 톨루엔, 테트라하이드로푸란 등의 용매에 용해되어 적용된다. 그후, 열 처리는 용매를 휘발시키기 위해 실행된다. 유기 EL 재료로 만들어진 막(발광층)은 이렇게 형성된다. 본 실시예서는, 파라페닐렌 비닐렌은 녹색을 발광하는 발광층에 대해 사용된다. 발광층은 50㎚의 두께로 형성된다. 또한, 1.2 디클로로메탄이 용매로서 사용되고, 80 내지 150℃에서 1분동안 열판상에서 열 처리를 실행함으로써 휘발된다.
다음에, 전자 주입층(352)이 20㎚의 두께로 형성된다. 전자 주입층(352)으로서는, 리튬 풀루라이드가 증착에 의해 형성된다. 전자 주입층(352)으로서, 다른 폴리머 유지 재료와 모노머 유기 재료가 사용될 수 있다. 무기 재료도 또한 사용될 수 있다.
본 실시예 1에서는 발광층과 전자 주입층으로된 2층 구조가 형성된다. 그러나, 홀 전송층, 홀 주입층, 전자 전송층 등의 다른 층이 설치될 수 있다. 그와 같은 층들을 조합한 여러 적층 구조의 예가 보고되고 있고, 어떤 구성이 본 발명에 대해 사용될 수 있다.
발광층(351) 및 전자 주입층(352)의 형성후에, 작은 일함수 투명 도전막으로 이루어진 음극(353)이 350㎚의 두께로 형성된다. 본 실시예에서, 리튬과 알루미늄의 합금이 증착법에 의해 형성된다.
도 5의 (c)에 도시된 구조를 갖는 액티브 매트릭스 기판이 이렇게 완성된다. 절연막(350)의 형성 후에, 음극(353)을 형성할 때까지 막을 형성하는 공정을 멀티 챔버 방식(또는, 인-라인 방식)의 박막 증착 장치를 이용하여 대기에 노출없이 연속적으로 행하는 것이 유효하다.
본 실시예의 액티브 매트릭스 기판에서는, 최적 구조를 갖는 TFT가 픽셀부와 구동 회로부에 설치되어 있어, 매우 높은 신뢰성을 나타내며, 동작 성능을 향상시킨다.
우선, 가능한한 그 동작 속도를 떨어뜨리지 않도록 핫 캐리어 주입을 줄이기 위한 구조를 갖는 TFT는 구동 회로부를 형성하는 CMOS 회로의 n채널 TFT(205)로서 사용된다. 여기서의 구동 회로는 시프트 레지스터, 버퍼, 레벨 시프터, 샘플링 회로(샘플 및 홀드 회로), D/A 컨버터 등의 회로를 포함한다.
본 실시예의 경우, 도 5의 (c)에 도시된 바와 같이, n채널 TFT(205)의 활성층은 소스 영역(355), 드레인 영역(356), LDD 영역(357), 채널 형성 영역(358)으로 구성된다. LDD 영역(357)은 게이트 절연막(313)을 통해 게이트 전극(315)을 오버랩한다.
LDD 영역이 드레인 영역측에만 형성되어 있는 것은 동작 속도를 떨어뜨리지 않기 위한 고려이다. 이 n채널 TFT(205)에서, 오프 전류값을 매우 많이 필요로 하지 않고, 오히려, 동작 속도를 중시하는 것이 더 좋다. 그러므로, LDD 영역(357)은 저항 성분을 최소로 감소시키기 위해 게이트 전극에 완전히 오버랩되도록 만들어진다.
CMOS 회로내의 p채널 TFT(206)는 소스 영역(334), 드레인 영역(335), 채널 형성 영역(359)을 포함한다. 더욱이, 핫 캐리어의 주입으로 인한 열화는 거의 무시되며, 따라서, LDD 영역을 제공할 필요는 없지만 그것을 제공하는 것은 가능하다.
실제로, 도 5의 (c)를 까지 완료한 후에, 외기에 노출하지 않도록, 매우 적은 가스 누설을 갖는 기밀성이 높은 보호막(적층막 또는 자외 경화 수지막 등)이나 투광성의 봉입 재료를 이용함으로써 패키징(봉입)을 부가적으로 실행하는 것이 바람직하다. 봉입 재료에 의해 포위된 부분을 비활성 환경, 비활성 액체 재료, 비활성 고체로 만들고, 봉입 재료내에 건조 약품(예를 들어, 바륨 옥사이드)을 배치함으로써, EL 소자의 신뢰성이 증가된다.
더욱이, 패킹 처리 등에 의해 기밀성이 증가된 후에, 기판상에 형성된 소자 또는 회로로부터 출력 단자와 외부 신호 단자를 접속하는 커넥터(플렉시블 프린트 회로:FPC)가 부착되어, EL 소자를 이용한 전자 장치를 완성한다. 본 명세서의 전자 장치는 외부로부터 신호를 입력하는 커넥터와 커넥터에 접속되는 적분 회로를 포함한다.
여기서, 본 실시예의 EL 표시 장치의 구조는 도 7을 참조하여 설명한다. 본 실시예의 EL 표시 장치는 소스측 구동 회로(701), 픽셀부(708), 게이트측 구동 회로(709)로 구성된다. 또한, 본 실시예에서, 구동 회로부는 소스측 구동 회로와 게이트측 구동 회로를 포함하는 일반적인 용어이다.
본 실시예에서, 멀티 게이트 구조를 갖는 n채널 TFT는 픽셀부(708)에서 스위칭 TFT로서 설치되고, 스위칭 TFT는 게이트측 구동 회로(709)와 소스측 구동 회로(701)에 각각 접속되는 게이트 배선 및 소스 배선의 교점에 설치된다. 또한, 스위칭 TFT의 드레인 영역은 p채널형 전류 제어 TFT의 게이트 전극에 전기적으로 접속된다.
소스측 구동 회로(701)에는 시프트 레지스터(702), 버퍼(703), 래치(A)(704), 버퍼(705), 래치(B)(706), 버퍼(707)가 제공된다. 또한, 아날로그 구동기의 경우에, 샘플링 회로가 래치(A) 및 래치(B) 대신에 제공된다. 게이트측 구동 회로(709)에는 시프트 레지스터(710)와 버퍼(711)가 제공된다.
또한, 도면에는 도시되어 있지 않지만, 게이트측 구동 회로는 픽셀부(708)를 통해 게이트측 구동 회로(709)의 반대쪽에 제공될 수 있다. 이 경우에, 양쪽은 동일한 구조로 게이트 배선을 제공하고 있다. 그 구조는 만일 한쪽이 파괴되면 다른 한쪽이 픽셀부를 정확히 동작시키도록 게이트 신호를 보낸다.
상기한 구성은 도 3a 내지 도 5의 (c)에 도시된 제조 공정에 따라 TFT를 제조함으로써 용이하게 실현될 수 있다. 본 실시예에서, 픽셀부와 구동 회로부의 구조만이 도시되었지만, 본 실시예의 제조 공정이 사용되면, 신호 분할 회로, D/A 컨버터 회로, 연산 증폭기 회로, γ보정 회로를 동일한 기판상에 형성하는 것이 가능하며, 또는, 메모리부, 마이크로프로세서 등이 형성될 수 있다.
더욱이, EL 소자를 보호하기 위해 봉입 재료를 포함하는 본 실시예의 EL 표시 장치는 도 8a 및 도 8b를 이용하여 설명한다. 필요할 경우, 도 7에 사용된 참조 부호가 인용된다.
도 8a는 EL 소자를 보호하기 위해 완전한 봉입 공정 상태의 상면도를 도시한 도면이다. 점선으로 표시된 참조 번호 708은 픽셀부를 나타내고, 709는 게이트측 구동 회로, 701은 소스측 구동 회로를 나타낸다. 참조 번호 801은 커버 재료를 나타내고, 802는 제1 봉입 부재를 나타내고, 803은 제2 봉입 부재를 나타내고, 충전 재료(도면에 도시안됨)가 액티브 매트릭스 기판과, 제1 봉입 부재(802)에 의해 둘러싸인 부분 커버 재료 사이에 제공된다.
또한, 참조 번호 804는 소스측 구동 회로(701)와 게이트측 구동 회로(709)에 입력되는 신호를 전송하기 위한 접속 배선을 나타낸다. 접속 배선은 외부 입력 단자 FPC(805)로부터 비디오 신호와 클록 신호를 수신한다.
여기서, 도 8a의 선 A-A'를 따라 절단한 단면도가 도 8b에 도시되어 있다. 동일한 참조 번호는 도 8a 및 도 8b에서 동일한 성분에 사용된다.
도 8b에 도시된 바와 같이, 픽셀부(708)와 게이트측 구동 회로(709)는 글래스 기판(806)상에 형성된다. 픽셀부(708)는 전류 제어 TFT(202)를 포함하는 복수의 픽셀과, 전류 제어 TFT(202)의 드레인 영역에 전기적으로 접속되는 픽셀 전극(349)으로 형성된다. 또한, 게이트측 구동 회로(709)는 n채널 TFT(205)와 p채널 TFT(206)의 상보적 조합인 CMOS 회로를 이용하여 형성된다.
픽셀 전극(349)은 EL 소자의 양극으로서 기능한다. 또한, 절연막(350)은 픽셀 전극(349)의 양단에 형성되고, 발광층(351)과 전자 주입층(352)이 형성된다. EL 소자의 음극(353)은 상부에 더 형성된다.
본 실시예의 경우, 음극(353)은 또한 전체 픽셀에 대해 공통의 배선으로서 기능하며, 접속 배선(804)을 통해 FPC(805)에 전기적으로 접속된다. 더욱이, 픽셀부(708)와 게이트측 구동 회로(709)에 포함된 모든 소자들은 음극(353)에 의해 커버된다. 음극(353)은 접속 배선으로서의 기능을 가지만, 또한 물과 산소로부터 EL 소자를 보호하기 위한 패시베이션막과 전계 차폐막으로서의 기능을 갖는다.
다음에, 디스펜서에 의해 제1 봉입 부재(802)를 형성한 후, 커버 재료(801)를 부착하기 위해 스페이서(도면에 도시 안됨)를 산포한다. 스페이서는 액티브 매트릭스 기판과 커버 재료(801) 사이의 간격을 유지하기 위해 산포된다. 그리고, 충 전 재료(807)는 진공 주입법에 의해 제1 봉입 부재(802)의 내부에 채워진다. 액정 디스플레이의 셀 결합 공정에 사용되는 기술은 앞서의 공정에 사용될 수 있다. 제1 봉입 부재(802)로서 포토 경화 수지를 사용하는 것이 바람직하지만, EL 층의 내열성이 허용되는 열 경화 수지가 사용될 수 있다. 제1 봉입 부재(802)가 가능한한 적은 수분과 산소가 전송되는 재료인 것이 바람직하다. 또한, 건조제는 또한 제1 봉입 부재(802)의 내부에 부가될 수 있다.
다음에, 충전 재료(807)가 EL 소자를 커버하기 위해 제공된다. 충전 재료(807)는 또한 커버 재료(801)를 접착하기 위한 접착제로서 기능한다. 충전 재료(807)로서는, 폴리이미드, 아크릴, PVC(폴리비닐 클로라이드), 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)가 사용될 수 있다.
흡수 효과가 유지될 수 있기 때문에 충전 재료(807)내부에 건조제(도면에 도시 안됨)를 놓는 것이 바람직하다. 이 점에서, 건조제는 충전 재료에 도핑된 약품이거나 충전 재료에 동봉된 약품일 수 있다. 또한, 상술한 스페이서(도면에 도시 안됨)로서는, 흡수 재료를 이용하는 것이 효과적이다.
또한, 본 실시예에서는, 그래스판, 석영판, 플라스틱판, 세라믹판, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 풀루라이드)막, 밀라막, 폴리에스테르막, 아크릴막이 커버 재료(801)로서 사용될 수 있다.
충전 재료(807)를 이용하여 커버 재료(801)를 접착한 후에, 제2 봉입 부재(803)는 제1 봉입 부재(802)의 측면(노출면)을 커버하도록 형성된다. 제2 봉입 부재(803)는 제1 봉입 부재(802)로서 동일한 재료를 사용할 수 있다.
EL 소자는 상기 공정을 이용하여 충전 재료(807)에 이렇게 봉입되어, 외부 분위기로부터 EL 소자를 완전히 차단하고 EL 층의 산화로 인한 EL 소자의 열화를 자극하는 외부로부터의 수분과 산소 같은 물질의 침투를 방지한다. 따라서, 높은 신뢰성의 EL 소자가 제조될 수 있다.
[실시예 2]
본 실시예에서, 도 9에 도시된 픽셀 구성이 도 2b에 도시된 회로도(구성)의 것과는 다른 경우의 예이다. 본 실시예에서, 참조 번호 901은 스위칭 TFT(902)의 소스 배선을 나타내고, 903은 스위칭 TFT(902)의 게이트 배선을 나타내고, 905는 캐패시터를 나타내고, 906 및 908은 전류 공급선을 나타내고, 907은 EL 소자를 나타낸다.
캐패시터(905)는 전류 제어 TFT(904)의 캐패시턴스를 채용한다. 실질적으로, 캐패시터(905)는 제공되지 않으므로, 점선으로 표시된다.
도 9a는 전류 공급선(906)이 2개의 픽셀 사이에 공통인 경우의 예이다. 즉, 이것은 2개의 픽셀이 전류 공급선(906) 근방의 선형 대형을 갖게 구성된 것을 특징으로 한다. 이 경우에, 다수의 전류 공급선이 감소될 수 있으며, 따라서, 픽셀부는 더 높은 해상도로 만들어질 수 있다.
또한, 도 9b는 전류 공급선(908)이 게이트 배선(903)에 병렬로 형성된 예이다. 도 9b에서, 전류 공급선(908)과 게이트 배선(903)이 오버랩하지 않도록 형성된 구조이다. 그러나, 양자가 상이한 층에 형성되면, 막들은 그 사이의 절연막과 서로 오버랩하게 위치될 수 있다. 이 경우, 점유 면적이 전류 공급선(908) 및 게이트 배선(903)에 의해 공유될 수 있고, 픽셀부는 더 높은 해상도로 만들어질 수 있다.
더욱이, 도 9c는 전류 공급선(908) 및 게이트 배선(903a.903b)이 도 9b의 구조와 유사하게 병렬로 형성되고, 부가적으로, 전류 공급선(908) 근방에 선형 대칭을 갖도록 2개의 픽셀이 형성되는 것을 특징으로 한다. 또한, 게이트 배선(903a,903b)중 하나와 오버랩하도록 전류 공급선(908)을 형성하는 것이 효과적이다. 이 경우, 다수의 전류 공급선이 감소될 수 있으므로, 픽셀부는 더 높은 해상도로 만들어질 수 있다.
또한, 본 실시예의 픽셀 구조를 갖는 EL 표시 장치를 실시예 1의 전자 장비의 표시부로서 채용하는 것이 효과적이다.
[실시예 3]
본 실시예에서, 도 1에 도시된 전류 제어 TFT(202)의 소자 구조가 상이한 것으로 만들어진 예를 도 10a 내지 도 10d를 참조하여 설명한다. 특히, LDD 영역의 구성이 상이한 것으로 만들어진 예를 설명한다. 또한, 도 1에 도시된 전류 제어 TFT(202)의 것과 동일한 부분은 동일한 부호로 표시된다.
도 10a에 도시된 전류 제어 TFT(202)는 LDD 영역(33)이 도 1의 전류 제어 TFT(202)로부터 생략된 예이다. 도 1에 도시된 경우에는, 스위칭 TFT(201)가 트리플 게이트 구조를 가지므로, 오프 전류값이 매우 작고, 만일 디지털 구동 시스템이 사용되면, 전류 제어 TFT(202A)의 게이트의 전위를 유지하는 캐패시터의 캐패시턴스는 매우 작을 수 있다.
그러므로, 본 실시예의 도 10a에 도시된 바와 같이, 게이트 전극(35)과 드레인 영역(32) 사이에 형성된 게이트 캐패시턴스만으로 전류 제어 TFT(202A)의 게이트의 전위를 유지하는 것이 가능하다.
다음에, 도 10b에 도시된 전류 제어 TFT(202B)는 게이트 전극(35)이 게이트 절연막을 통해 LDD 영역(510의 일부와 오버랩하는 예이다. 이 경우, 게이트 전극(35)과 오버랩하지 않는 LDD 영역(51)의 일부는 저항으로서 기능하여 오프 전류값을 감소하는 효과를 갖도록 한다. 즉, 도 10b의 구조를 만듦으로써, 오프 전류값의 저하시키는 것을 실현할 수 있다.
다음에, 도 10c에 도시된 전류 제어 TFT(202C)는 도 10b에 도시된 LDD 영역(51)이 소스 영역(31)쪽 뿐만아니라 드레인 영역(32)쪽에 제공되는 예이다. 본 실시예에서, 부가 영역으로 LDD 영역(52)이 만들어 진다. 그와 같은 구조는 전극의 흐름 방향이 아날로그 구동 시스템에 사용된 샘플링 회로와 같이 변경(소스 영역과 드레인 영역이 변환됨)되는 경우에 효과적인 구조이다.
그러므로, 스위칭 TFT용으로 도 10c의 구조를 사용하는 것도 가능하다. 또한, 그 경우에, 핫 캐리어 주입으로 인한 열화의 억제와, 동시에 오프 전류값을 떨어뜨리는 것을 실현하는 것이 가능하다.
다음에, 도 10d에 도시된 전류 제어 TFT(202D)는 도 1에 도시된 LDD 영역(33)이 소스 영역(31)측과 드레이 영역(32)측 양쪽에 제공되는 예이다. 본 실 시예에서, 부가 영역은 LDD 영역(53)으로 만들어진다. 그와 같은 구조는 전자 흐름 방향이 아날로그 구동 시스템에 사용된 샘플링 회로와 같이 변경되는 경우에 효과적인 구조이다.
또한, 본 실시예의 구조들중 어느 것은 실시예 1의 전류 제어 TFT(202)에 대체될 수 있고, 또한 실시예2와 결합될 수 있다.
[실시예 4]
본 실시예에서는, 본 발명의 복수의 EL 표시 장치가 대형 기판(대형 웨이퍼)을 이용하여 제작되는 경우에 대해 설명한다. 도 11a 내지 도 13b의 상면도가 설명을 위해 사용된다. 또한, 선 A-A', B-B'를 따라 절단한 단면도도 또한 각각의 상면도에 도시된다.
도 11a는 봉입 부재가 실시예 1에서 제작된 액티브 매트릭스 기판상에 형성되는 상태를 도시하는 도면이다. 참조 번호 61은 액티브 매트릭스 기판을 나타내고, 제1 봉입 부재(62)는 여러 곳에 제공된다. 제1 봉입 부재(62)는 개구부(63)가 확보되는 동안 형성된다.
충전재(라드형 스페이서)는 제1 봉입 부재(62)에 부가될 수 있다. 또한, 구형 스페이서(64)가 전체 액티브 매트릭스 기판(61)상에 산포된다. 스페이서(64)는 제1 봉입 부재(62)의 전후에 산포된다. 양쪽의 경우에, 액티브 매트릭스 기판(61)과 액티브 매트릭스 기판(61) 위의 커버 부재간의 간격을 충전재(도시 안됨)나 스페이서(64)에 의해 확보할 수 있다.
또한, EL 소자의 열화를 억제한다는 관점에서, 흡습성을 갖는 스페이서(64)를 만드는 것이 효과적이다. 또한, 스페이서(64)는 발광층으로부터 방사된 광을 전송하는 재료로 만들어지는 것이 바람직하다.
픽셀부와 구동 회로부는 봉입 부재(62)에 의해 둘러싸인 영역(65)에 포함된다. 본 명세서에서, 픽셀부와 구동 회로부로 형성된 부분을 액티브 매트릭스부라 한다. 즉, 액티브 매트릭스 기판(61)은 각각이 픽셀부와 구동 회로부의 조합으로 만들어진 복수의 액티브 매트릭스부가 하나의 대형 기판상에 형성되도록 형성된다.
도 11b는 커버 부재(66)가 액티브 매트릭스 기판(61)에 접합되는 상태를 도시된다. 본 명세서에서, 액티브 매트릭스 기판(61), 제1 봉입 부재(62), 커버 부재(66)를 포함하는 셀을 액티브 매트릭스 셀이라 한다.
액정의 셀 결합 단계와 유사한 공정은 상기한 접합을 위해 사용될 수 있다. 또한, 커버 부재(66)로서는, 액티브 매트릭스 기판(61)과 동일한 면적을 갖는 투명 기판(또는, 투명막)이 사용될 수 있다. 그러므로, 도 11b의 상태에서, 그것은 모든 액티브 매트릭스부에 대해 공통인 커버 부재로서 사용된다.
커버 부재(66)가 접합된 후, 액티브 매트릭스 셀은 부분들로 분할된다. 본 실시예에서, 액티브 매트릭스 기판(61)과 커버 부재(66)가 부분들로 분할 될 때, 스크라이버(scriber)가 사용된다. 스크라이버는 얇은 구(groove)(스크라이브 구)가 상기 기판에 형성된 후, 기판이 부분들로 분할되도록 스크라이브 구를 따라 크랙(crack)을 발생하기 위해 스크라이브 구에 충격이 주어지는 장치이다.
또한, 기판을 부분들로 분할하는 장치로서는, 다이서(dicer)가 또한 알려져 있다. 다이서는 단단한 커터(또한, 다이싱 톱이라 불린다)가 고속으로 회전하고 기판을 부분들로 분할하는 장치이다. 그러나, 다이서가 사용될 때, 열 발생과 연마 가루가 튀기는 것을 방지하기 위해 다이싱 톱에 물이 분출된다. 그러므로, EL 표시 장치가 제작되는 경우에, 물을 사용하지 않는 스크라이버를 사용하는 것이 바람직하다.
액티브 매트릭스 기판(61)과 커버 부재(66)에 스크라이브 구를 형성하는 순서로서는, 우선, 스크라이브 구(67a)가 화살표(a) 방향으로 형성되고, 다음에, 스크라이브 구(67b)가 화살표(b) 방향으로 형성된다. 이 때, 개구부(63) 근방을 통과하는 스크라이브 구는 제1 봉입 부재(62)를 절단하기 위해 형성된다. 그렇게 함으로써, 개구부(63)가 액티브 매트릭스 셀의 종단면에 나타나므로, 충전재의 후속 주입이 용이하게 된다.
스크라이브 구가 이렇게 형성된 후, 실리콘 수지 등의 탄성이 있는 바(bar)에 의해 스크라이브 구에 충격이 주어져서, 크랙을 발생하여 액티브 매트릭스 기판(61)고 커버 부재(66)가 부분들로 분할된다.
도 12a는 제1 분할 후에, 두 개의 액티브 매트릭스부를 각각 포함하는 액티브 매트릭스 셀(68,69)이 분할을 통해 형성되는 상태를 도시한다. 다음에, 충전재(70)가 액티브 매트릭스 기판(61), 제1 봉입 부재(62), 커버 부재(66)에 형성된 스페이스로 진공 주입법에 의해 주입된다. 진공 주입법이 액정을 주입하는 기술로서 잘 알려져 있으므로, 그 설명은 생략한다. 이 때, 충전재(70)의 점도는 3 내지 15cp가 바람직하다. 그와 같은 점도를 갖는 충전재가 선택될 수 있거나, 소망의 점도가 용매 등으로 희석함으로써 만들어질 수 있다. 더욱이, 진공 주입법은 건조제가 충전재에 부가되는 상태에서 실행될 수 있다.
이러한 방법으로, 충전재(70)가 도 12a에 도시된 바와 같이 채워진다. 또한, 본 실시예는 충전재(70)가 같은 시간에 복수의 액티브 매트릭스 셀에 채워지는 시스템을 설명할지라도, 이와 같은 시스템은 대각선이 약 0.5 내지 1인치인 소형 EL 표시 장치의 제작에 적합하다. 한편, 대각선이 약 5 내지 30인치인 대형 EL 표시 장치가 제작될 때, 각 액티브 매트릭스 셀들로 분할이 이루어진 후 충전재(70)가 채워지는 것이 적절하다.
충전재(70)가 상술한 방법으로 채워진 후, 충전재(70)는 액티브 매트릭스 기판(61)과 커버 부재(66) 사이의 접착제가 더 높여지도록 굳어진다. 충전재(70)가 자외선 경화 수지일 때, 자외선이 조사되고, 그것이 열경화성 수지일 때, 열이 만들어진다. 그러나, 열경화성 수지가 사용되는 경우에는, 유기 EL 재료의 내열성에 대한 주의가 필요하다.
다음에, 스크라이브 구는 액티브 매트릭스 기판(61)과 커버 부재(66)에 다시 형성된다. 그 순서로서는, 우선, 스크라이브 구(71a)가 화살표(a) 방향으로 형성되고, 다음에, 스크라이브 구(71b)가 화살표(b) 방향으로 형성된다. 이 때, 스크라이브 구는 커버 부재(66)의 면적이 분할 후의 액티브 매트릭스 기판(61)과 비교하여 더 작아지도록 형성된다.
스크라이브 구가 이러한 방법으로 형성된 후, 실리콘 수지 등의 탄성이 있는 바(bar)에 의해 스크라이브 구에 충격이 주어져서, 크랙을 발생하여 액티브 매트릭스 셀(72 내지 75)로의 분할이 만들어진다. 도 13a는 제2 분할 후의 상태를 도시한 다. 더욱이, FPC(76)는 액티브 매트릭스 셀(72 내지 75) 각각에 접착된다.
최종적으로, 도 13b에 도시된 바와 같이, 제2 봉입 부재(77)는 액티브 매트릭스 셀(72 내지 75) 각각의 기판의 종단면(제1 봉입 부재(62)나 충전재(70)의 노출면)과 FPC(76)를 커버하도록 형성된다. 제2 봉입 부재(77)는 가스를 거의 제거하지 않는 자외선 경화 수지 등으로 형성될 수 있다.
상술한 공정에 의해, 도 13b에 도시된 바와 같은 EL 표시 장치가 완성된다. 상술한 바와 같이, 본 실시예를 실행함으로써, 복수의 EL 표시 장치가 하나의 기판으로 제작될 수 있다. 예를 들어, 620㎜ ×720㎜의 기판으로부터, 각각이 13 내지 14인치의 대각선을 갖는 6개의 EL 표시 장치가 형성될 수 있거나, 각각이 15 내지 17인치의 대각선을 갖는 4개의 EL 표시 장치가 형성될 수 있다. 그러므로, 스루풋이 매우 향상될 수 있고 제작 비용이 절감될 수 있다.
또한, 본 실시예의 EL 표시 장치의 제작은 실시예 1 내지 3의 어느 구조를 포함하는 EL 표시 장치의 제작을 위해 사용될 수 있다.
[실시예 5]
본 실시예에서, 실시예 4에서 충전재(70)가 사용되지 않는 경우의 예를 설명한다. 본 실시예는 액티브 매트릭스 셀이 진공 상태에 놓인 후, 1 내지 2기압으로 유지된 건성의 비활성 가스가 제1 봉입 부재(62)에 의해 포위된 영역에 봉입된다. 비활성 가스로서는, 질소나 희 가스(rare gas)(통상적으로, 아르곤, 헬륨 또는 네온)가 사용될 수 있다.
또한, 본 실시예는 실시예 4에서 진공 주입된 재료가 가스로 만들어지는 것을 제외하고는, 그대로 실시예의 공정을 사용할 수 있다. 그러므로, 본 실시예의 EL 표시 장치의 제작 공정은 실시예 1 내지 3의 어떤 구조를 포함하는 EL 표시 장치의 제작에 사용될 수 있다.
[실시예 6]
실시예 1 내지 5에서는, EL 표시 장치상에 설명이 이루어졌지만, 본 발명은 또한 액티브 매트릭스 일렉트로크로믹 디스플레이(ECD) 필드 에미션 디스플레이(FED), 액정 디스플레이(LCD)에 사용될 수 있다.
즉, 본 발명은 자기 발광 장치나 수광 소자가 TFT에 전기적으로 접속되는 전자 장치에 사용될 수 있다.
[실시예 7]
실시예 1에서는, 결정 실리콘막(302)의 형성 방법을 위해 레이저 결정화가 사용되지만, 본 실시예에서는 다른 결정화 방법의 경우가 설명된다.
본 실시예에서 비정질 실리콘막을 형성한 후에, 일본 특개평7-130652호나 일본 특개평8-78329호에 기재된 기술을 사용하여 결정화가 형성될 수 있다. 상기 특허 출원에 기재된 기술은 결정화를 촉진하는 촉매로서 니켈 등의 원소를 사용하여 결정성이 높은 결정 실리콘막을 얻는 기술이다.
또한, 결정화 공정이 종료된 후, 결정화에 사용된 촉매를 제거하는 공정이 실행될 수 있다. 이 경우에, 촉매는 일본 특개평10-270363호나 일본 특개평8-330602호에 기재된 기술을 이용하여 제거된다.
또한, TFT는 본 발명의 출원인에 의한 일본 특허 출원 평11-076967호의 명세서에 기재된 기술을 이용하여 형성될 수 있다.
전자 장치를 제작하는 경우에 본 실시예의 구성을 실시예 1 내지 6중 어느 한 구성과 자유로이 조합하는 것이 가능하다.
[실시예 8]
본 실시예에서, 도 16a 및 도 16b는 본 발명에 의해 제작되는 EL 표시 장치의 화상 사진을 나타낸다. 도 16a는 모노머계 유기 EL 재료가 발광층으로서 사용될 때의 EL 표시 장치의 화상 사진이다. 또한, 도 16b는 폴리머계 유기 EL 재료가 발광층으로서 사용될 때 제작된 EL 표시 장치의 화상 사진이다.
[실시예 9]
본 발명에 따라 제작된 EL 표시 장치는 자기 발광형이고, 따라서 액정 표시 장치와 비교하여 밝은 위치에서의 표시된 화상의 인지성이 보다 우수하다. 더욱이, EL 표시 장치는 더 넓은 시야각을 갖는다. 따라서, EL 표시 장치는 각종 전기 장치의 표시부에 적용될 수 있다. 예를 들어, 큰 사이즈의 스크린으로 TV 프로그램 등을 보기 위해서, 본 발명에 따른 EL 표시 장치는 30인치 이상(통상적으로, 40인치 이상)의 대각선 길이를 갖는 EL 디스플레이(즉, EL 표시 장치가 프레임에 장착되는 디스플레이)의 표시부로서 사용될 수 있다.
EL 디스플레이는 개인용 컴퓨터용 디스플레이, TV 방송 프로그램 수신용 디스플레이, 광고 표시용 디스플레이 등의 정보를 표시하는데 사용될 모든 종류의 디스플레이를 포함한다. 더욱이, 본 발명에 따른 EL 표시 장치는 다른 여러 전기 장치의 표시부로서 사용될 수 있다.
그와 같은 전기 장치는 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 카 네비게이션 시스템, 음성 재생 장치(오디오 장비), 노트형 개인 컴퓨터, 게임 머신, 휴대 정보 단말(이동 컴퓨터, 휴대 전화, 휴대 R임 머신, 전자북 등), 기록 매체를 포함하는 화상 재생 장치(특히, 디지털 비디오 디스크(DVD) 등의 기록 매체를 재생할 수 있고, 재생된 화상을 표시하는 디스플레이를 포함하는 장치)를 포함한다. 특히, 휴대 정보 단말의 경우, 경사 방향으로부터 보는 것이 많은 휴대 정보 단말은 종종 넓은 시야각을 갖는 것을 필요로 하므로, EL 표시 장치의 사용이 바람직하다. 도 14a 내지 도 15b는 각각 그와 같은 전자 장치의 여러 구체예를 도시한다.
도 14a는 프레임(2001), 지지대(2002), 표시부(2003) 등을 포함하는 EL 디스플레이를 설명한다. 본 발명은 표시부(2003)에 적용될 수 있다. EL 디스플레이는 자기 발광형이므로 백 라이트가 필요하지 않다. 그러므로, 그 표시부는 액정 표시 장치의 것보다 더 얇은 두께를 가질 수 있다.
도 14b는 본체(2101), 표시부(2102), 오디오 입력부(2103), 조작 스위치(2104), 배터리(2105), 화상 수신부(2106) 등을 포함하는 비디오 카메라를 설명한다. 본 발명에 따른 EL 디스플레이는 표시부(2102)로서 사용될 수 있다.
도 14c는 본체(2201), 신호 케이블(2202), 헤드 마운트 밴드(2203), 표시부(2204), 광학 시스템(2205), EL 표시 장치(2206) 등을 포함하는, 헤드 마운트형 EL 표시 장치의 일부(우측)를 설명한다.
도 14d는 본체(2301), 기록 매체(DVD 등)(2302), 조작 스위치(2303), 표시부(a)(2304), 다른 표시부(b)(2305) 등을 포함하는, 기록 매체(특히, DVD 재생 장치)를 포함하는 화상 재생 장치를 설명한다. 표시부(a)는 화상 정보를 표시하는데 주로 사용되고, 표시부(b)는 문자 정보를 표시하는데 주로 사용된다. 본 발명에 따른 EL 표시 장치는 이들 표시부(a,b)로서 사용될 수 있다. 기록 매체를 포함하는 화상 재생 장치는 CD 재생 장치, 게임 머신 등을 더 포함한다.
도 14e는 본체(2401), 카메라부(2402), 화상 수신부(2403), 조작 스위치(2404), 표시부(2405) 등을 포함하는 휴대(이동) 컴퓨터를 설명한다. 본 발명에 따른 EL 표시 장치는 표시부(2405)로서 사용될 수 있다.
도 14f는 본체(2501), 프레임(2502), 표시부(2503), 키보드(2504) 등을 포함하는 개인 컴퓨터를 설명한다. 본 발명에 따른 EL 표시 장치는 표시부(2503)로서 사용될 수 있다.
EL 재료로부터 방사된 광의 더 밝은 휘도가 미래에 이용될 때, 본 발명에 따른 EL 표시 장치는 출력 화상 정보를 포함하는 광이 투사될 렌즈 등의 수단에 의해 확대되는 전방형 또는 후방형 프로젝터에 적용될 것이다.
상술한 전자 장치는 인터넷, CATV(케이블 텔레비전 시스템) 등의 통신 경로 를 통해 분배된 표시 정보에 사용될 것이며, 특히 동화상 정보를 표시하는데 사용된다. EL 표시 장치는 EL 재료가 높은 응답 속도를 제시하므로 동화상을 표시하는데 적절하다.
그러나, 픽셀들 사이의 구분이 불명확하면, 전체로서의 동화상 명확히 표시될 수 없다. 본 발명에 따른 EL 표시 장치가 픽셀들 사이의 구분을 명확히 할 수 있으므로, 본 발명의 EL 표시 장치를 전자 장치의 표시부에 적용하는 것은 매우 유리하다.
발광하는 부분인 EL 표시 장치의 일부가 전력을 소모하므로, 발광부가 가능한한 작게 되도록 정보를 표시하는 것이 바람직하다. 따라서, EL 표시 장치는 문자 정보를 주로 표시하는 표시부, 예를 들어, 휴대 정보 단말, 특히 휴대 전화나 음성 재생 장치의 표시부에 적용될 때, 문자 정보가 발광부에 의해서 형성되고 비발광부는 배경에 대응되도록 EL 표시 장치를 구동하는 것이 바람직하다.
이제, 도 15a를 참조하여, 본체(2610), 오디오 출력부(2602), 오디오 입력부(2603), 표시부(2604), 조작 스위치(2605), 안테나(2606)를 포함하는 휴대 전화를 설명한다. 본 발명에 따른 EL 표시 장치는 표시부(2604)로서 사용될 수 있다. 표시부(2604)는 흑색 배경위에 백색 문자를 표시함으로써 휴대 전화의 전력 소모를 절감할 수 있다.
도 15b는 음성 재생 장치, 구체적으로는 본체(2701), 표시부(2702), 조작 스위치(2703, 2704)포함하는 카 오디오 장비를 설명한다. 본 발명에 따른 EL 표시 장치는 표시부(2702)로서 사용될 수 있다. 탑재형의 카 오디오 장비가 본 실시예에 도시되었지만, 본 발명은 가정용의 오디오에도 적용될 수 있다. 표시부(2702)는 흑색 배경에 백색 문자를 표시함으로써 전력 소비를 절감할 수 있으며, 그것은 특히 휴대형 오디오에 유리하다.
이상에서 설명된 바와 같이, 본 발명은 모든 분야의 전자 장치에 광범위하게 적용될 수 있다. 본 발명의 전자 장치는 실시예 1 내지 8의 구조가 자유로이 결합된 구성을 갖는 EL 표시 장치를 실현함으로써 얻을 수 있다.
본 발명에 따르면, 전류 제어 TFT의 게이트 전압을 유지하는데 통상적으로 사용되는 캐패시터를 생략할 수 있으므로, 1 픽셀당 유효 발광 면적을 크게 증가시킬 수 있다. 그러므로, 밝은 화상 표시가 가능한 전자 장치를 얻을 수 있다. 더욱이, 고성능의 전자 장치는 본 발명의 전자 장치를 그 표시부로서 이용함으로써 얻어진다.

Claims (36)

  1. 전자 장치에 있어서,
    제 1 박막 트랜지스터,
    게이트 전극, 게이트 절연막 및, 적어도 LDD 영역을 갖는 제 2 박막 트랜지스터, 및
    자기 발광 소자를 포함하며;
    상기 제 2 박막 트랜지스터의 게이트 전극은 상기 제 1 박막 트랜지스터의 드레인 배선에 전기적으로 접속되고, 상기 자기 발광 소자는 상기 제 2 박막 트랜지스터의 드레인 배선에 전기적으로 접속되며, 상기 제 2 박막 트랜지스터는 p채널 박막 트랜지스터이고, 상기 제 2 박막 트랜지스터의 LDD 영역의 적어도 일부분은 상기 게이트 전극과 중복되어 있으며, 상기 게이트 전극과 상기 일부분 사이에는 상기 게이트 절연막이 삽입되어 있는, 전자 장치.
  2. 전자 장치에 있어서,
    제 1 박막 트랜지스터,
    게이트 전극, 게이트 절연막 및, 적어도 LDD 영역을 갖는 제 2 박막 트랜지스터, 및
    자기 발광 소자를 가지며;
    상기 제 2 박막 트랜지스터의 게이트 전극은 상기 제 1 박막 트랜지스터의 드레인 배선에 전기적으로 접속되고, 상기 자기 발광 소자는 상기 제 2 박막 트랜지스터의 드레인 배선에 전기적으로 접속되며, 상기 제 2 박막 트랜지스터는 p채널 박막 트랜지스터이고, 상기 제 2 박막 트랜지스터의 LDD 영역의 적어도 일부분은 게이트 전극과 중복되어 있으며, 상기 게이트 전극과 상기 일부분 사이에는 상기 게이트 절연막이 삽입되어 있고, 상기 제 1 박막 트랜지스터는 직렬로 접속된 복수의 박막 트랜지스터들을 포함하는, 전자 장치.
  3. 픽셀부 및 구동 회로부를 가진 전자 장치에 있어서,
    상기 구동 회로부에 형성되고, 제 1 게이트 전극과 제 1 게이트 절연막과 적어도 제 1 LDD 영역을 갖는 n-채널 박막 트랜지스터와,
    상기 픽셀부에 형성된 제 1 박막 트랜지스터와,
    상기 픽셀부에 형성되고, 제 2 게이트 전극과 제 2 게이트 절연막과 적어도 제 2 LDD 영역을 가지는 제 2 박막 트랜지스터와,
    상기 픽셀부에 형성된 자기 발광 소자를 포함하며;
    상기 제 1 LDD 영역은 상기 제 1 게이트 전극과 중복되고, 상기 영역과 제 1 게이트 전극 사이에는 상기 제 1 게이트 절연막이 삽입되어 있으며, 상기 자기 발광 소자는 상기 제 2 박막 트랜지스터에 전기적으로 접속되고, 상기 제 2 박막 트랜지스터는 p채널 박막 트랜지스터이고, 상기 제 2 박막 트랜지스터의 제 2 LDD 영역의 적어도 일부분은 상기 제 2 게이트 전극과 중복되어 있으며, 상기 제 2 게이트 전극과 상기 일부분 사이에는 상기 제 2 게이트 절연막이 삽입되어 있는, 전자 장치.
  4. 픽셀부 및 구동 회로부를 가진 전자 장치에 있어서,
    상기 구동 회로부에 형성되고, 제 1 게이트 전극과 제 1 게이트 절연막과 적어도 제 1 LDD 영역을 갖는 n-채널 박막 트랜지스터와,
    상기 픽셀부에 형성된 제 1 박막 트랜지스터와,
    상기 픽셀부에 형성되고, 제 2 게이트 전극과 제 2 게이트 절연막과 적어도 제 2 LDD 영역을 가지는 제 2 박막 트랜지스터와,
    상기 픽셀부에 형성된 자기 발광 소자를 포함하며;
    상기 제 1 LDD 영역은 제 1 게이트 전극과 중복되고, 상기 영역과 제 1 게이트 전극 사이에는 상기 제 1 게이트 절연막이 삽입되어 있으며, 상기 자기 발광 소자는 제 2 박막 트랜지스터에 전기적으로 접속되고, 상기 제 2 박막 트랜지스터는 p채널 박막 트랜지스터이고, 상기 제 2 박막 트랜지스터의 제 2 LDD 영역의 적어도 일부분은 상기 제 2 게이트 전극과 중복되어 있으며, 상기 제 2 게이트 전극과 상기 일부분 사이에는 상기 제 2 게이트 절연막이 삽입되어 있고, 상기 제 1 박막 트랜지스터는 직렬로 접속된 복수의 박막 트랜지스터를 포함하는, 전자 장치.
  5. 제 1 항에 있어서, 상기 제 2 박막 트랜지스터의 LDD 영역은 1 × 1015 내지 5 × 1017 원자/㎤ 범위의 농도로 p형 불순물 원소를 함유하는, 전자 장치.
  6. 청구항 1의 전자 장치를 이용한 전기 장치
  7. 제 2 항에 있어서, 상기 제 2 박막 트랜지스터의 LDD 영역은 1 × 1015 내지 5 × 1017 원자/㎤ 범위의 농도로 p형 불순물 원소를 함유하는, 전자 장치.
  8. 청구항 2의 전자 장치를 이용한 전기 장치
  9. 제 3 항에 있어서, 상기 제 2 박막 트랜지스터의 제 2 LDD 영역은 1 × 1015 내지 5 × 1017 원자/㎤ 범위의 농도로 p형 불순물 원소를 함유하는, 전자 장치.
  10. 청구항 3의 전자장치를 이용한 전기 장치
  11. 제 4 항에 있어서, 상기 제 2 박막 트랜지스터의 제 2 LDD 영역은 1 × 1015 내지 5 × 1017 원자/㎤ 범위의 농도로 p형 불순물 원소를 함유하는, 전자 장치.
  12. 청구항 4의 전자 장치를 이용한 전기 장치.
  13. 전자 장치에 있어서,
    절연 표면상의 제 1 박막 트랜지스터,
    상기 제 1 박막 트랜지스터 내의 제 1 반도체 섬(semiconductor island),
    상기 제 1 반도체 섬 내의 제 1 소스 영역 및 제 1 드레인 영역,
    상기 제 1 반도체 섬에 인접한 적어도 하나의 제 1 게이트 전극으로서, 상기 제 1 반도체 섬과 상기 제 1 게이트 전극 사이에는 제 1 게이트 절연막이 개재하는, 상기 적어도 하나의 제 1 게이트 전극,
    상기 절연 표면 상의 제 2 박막 트랜지스터,
    상기 제 2 박막 트랜지스터 내의 제 2 반도체 섬,
    상기 제 2 반도체 섬 내의 제 2 소스 영역 및 제 2 드레인 영역,
    상기 제 2 반도체 섬 내의 적어도 하나의 LDD 영역,
    상기 제 2 반도체 섬에 인접한 적어도 하나의 제 2 게이트 전극으로서, 상기 제 2 반도체 섬과 상기 제 2 게이트 전극 사이에는 제 2 게이트 절연막이 개재하는, 상기 적어도 하나의 제 2 게이트 전극, 및
    발광층을 포함하며;
    상기 제 2 게이트 전극은 상기 제 1 드레인 영역에 전기적으로 접속되고, 상기 발광층은 상기 제 2 드레인 영역에 전기적으로 접속되고, 상기 제 2 박막 트랜지스터는 p채널 박막 트랜지스터이고, 상기 제 2 반도체 섬의 적어도 일부분은 상기 제 2 게이트 전극과 중복되어 있으며, 캐패시터를 형성하기 위해 상기 제 2 게이트 전극과 상기 일부분 사이에는 상기 제 2 게이트 절연막이 삽입되어 있는, 전자 장치.
  14. 제 13 항에 있어서, 상기 제 2 박막 트랜지스터의 LDD 영역은 1 × 1015 내지 5 × 1017 원자/㎤ 범위의 농도로 p형 불순물 원소를 함유하는, 전자 장치.
  15. 제 13 항에 있어서,
    상기 전자 장치는 전기 장치와 결합하고,
    상기 전기 장치는 EL 디스플레이, 비디오 카메라, 고글형 디스플레이(head mount type display), 기록 매체를 포함하는 화상 재생 장치, 휴대용 컴퓨터, 개인 컴퓨터, 셀룰러 전화기, 음성 재생 장치로 구성된 그룹으로부터 선택된 장치인, 전자 장치.
  16. 제 13 항에 있어서,
    상기 제 1 및 제 2 박막 트랜지스터들 상의 적어도 하나의 절연막,
    상기 절연막 상의 제 2 전극,
    상기 제 1 전극 상의 상기 발광층, 및
    상기 발광층 상의 제 2 전극을 더 포함하는, 전자 장치.
  17. 제 16 항에 있어서, 상기 절연막은 유기 재료를 포함하는, 전자 장치.
  18. 제 16 항에 있어서, 상기 제 1 및 제 2 전극들 중 하나는 양극이고 다른 하나는 음극인, 전자 장치.
  19. 전자 장치에 있어서,
    절연 표면상의 제 1 박막 트랜지스터,
    상기 제 1 박막 트랜지스터 내의 제 1 반도체 섬,
    상기 제 1 반도체 섬 내의 제 1 소스 영역 및 제 1 드레인 영역,
    상기 제 1 반도체 섬에 인접한 적어도 하나의 제 1 게이트 전극으로서, 상기 제 1 반도체 섬과 상기 제 1 게이트 전극 사이에는 제 1 게이트 절연막이 개재하는, 상기 적어도 하나의 제 1 게이트 전극,
    상기 절연 표면 상의 제 2 박막 트랜지스터,
    상기 제 2 박막 트랜지스터 내의 제 2 반도체 섬,
    상기 제 2 반도체 섬 내의 제 2 소스 영역 및 제 2 드레인 영역,
    상기 제 2 반도체 섬 내의 적어도 하나의 LDD 영역,
    상기 제 2 반도체 섬에 인접한 적어도 하나의 제 2 게이트 전극으로서, 상기 제 2 반도체 섬과 상기 제 2 게이트 전극 사이에는 제 2 게이트 절연막이 개재하는, 상기 적어도 하나의 제 2 게이트 전극, 및
    발광층을 포함하며;
    상기 제 2 게이트 전극은 상기 제 1 드레인 영역에 전기적으로 접속되고, 상기 발광층은 상기 제 2 드레인 영역에 전기적으로 접속되고, 상기 제 2 박막 트랜지스터는 p채널 박막 트랜지스터이고, 상기 제 2 반도체 섬의 적어도 일부분은 상기 제 2 게이트 전극과 중복되어 있으며, 캐패시터를 형성하기 위해 상기 제 2 게이트 전극과 상기 일부분 사이에는 상기 제 2 게이트 절연막이 삽입되어 있는, 전자 장치.
  20. 제 19 항에 있어서, 상기 제 2 박막 트랜지스터의 LDD 영역은 1 × 1015 내지 5 × 1017 원자/㎤ 범위의 농도로 p형 불순물 원소를 함유하는, 전자 장치.
  21. 제 19 항에 있어서,
    상기 전자 장치는 전기 장치와 결합하고,
    상기 전기 장치는 EL 디스플레이, 비디오 카메라, 고글형 디스플레이, 기록 매체를 포함하는 화상 재생 장치, 휴대용 컴퓨터, 개인 컴퓨터, 셀룰러 전화기, 음성 재생 장치로 구성된 그룹으로부터 선택된 장치인, 전자 장치.
  22. 제 19 항에 있어서,
    상기 제 1 및 제 2 박막 트랜지스터들 상의 적어도 하나의 절연막,
    상기 절연막 상의 제 2 전극,
    상기 제 1 전극 상의 상기 발광층, 및
    상기 발광층 상의 제 2 전극을 더 포함하는, 전자 장치.
  23. 제 22 항에 있어서, 상기 절연막은 유기 재료를 포함하는, 전자 장치.
  24. 제 22 항에 있어서, 상기 제 1 및 제 2 전극들 중 하나는 양극이고 다른 하나는 음극인, 전자 장치.
  25. 픽셀부 및 구동 회로부를 포함하는 전자 장치에 있어서,
    절연 표면 상의 상기 구동 회로부 내의 n-채널 박막 트랜지스터,
    상기 n-채널 박막 트랜지스터 내의 제 1 반도체 섬,
    상기 제 1 반도체 섬 내의 제 1 소스 영역 및 제 1 드레인 영역,
    상기 제 1 반도체 섬 내의 적어도 하나의 제 1 LDD 영역,
    상기 제 1 반도체 섬에 인접한 적어도 하나의 제 1 게이트 전극으로서, 상기 제 1 반도체 섬과 상기 제 1 게이트 전극 사이에는 제 1 게이트 절연막이 개재하는, 상기 적어도 하나의 제 1 게이트 전극,
    상기 절연 표면 상의 상기 픽셀부 내의 제 1 박막 트랜지스터,
    상기 제 1 박막 트랜지스터 내의 제 2 반도체 섬,
    상기 제 2 반도체 섬 내의 제 2 소스 영역 및 제 2 드레인 영역,
    상기 제 2 반도체 섬에 인접한 적어도 하나의 제 2 게이트 전극으로서, 상기 제 2 반도체 섬과 상기 제 2 게이트 전극 사이에는 제 2 게이트 절연막이 개재하는, 상기 적어도 하나의 제 2 게이트 전극,
    상기 절연 표면 상의 상기 픽셀부 내의 제 2 박막 트랜지스터,
    상기 제 2 박막 트랜지스터 내의 제 3 반도체 섬,
    상기 제 3 반도체 섬 내의 제 3 소스 영역 및 제 3 드레인 영역,
    상기 제 3 반도체 섬 내의 적어도 하나의 제 2 LDD 영역,
    상기 제 3 반도체 섬에 인접한 적어도 하나의 제 3 게이트 전극으로서, 상기 제 3 반도체 섬과 상기 제 3 게이트 전극 사이에는 제 3 게이트 절연막이 개재하는, 상기 적어도 하나의 제 3 게이트 전극, 및
    발광층을 포함하며;
    상기 제 3 게이트 전극은 상기 제 2 드레인 영역에 전기적으로 접속되고, 상기 발광층은 상기 제 3 드레인 영역에 전기적으로 접속되고, 상기 제 2 박막 트랜지스터는 p-채널 박막 트랜지스터이고, 상기 제 3 반도체 섬의 적어도 일부분은 상기 제 3 게이트 전극과 중복되어 있으며, 캐패시터를 형성하기 위해 상기 제 3 게이트 전극과 상기 일부분 사이에는 상기 제 3 게이트 절연막이 삽입되어 있는, 전자 장치.
  26. 제 25 항에 있어서, 상기 제 2 박막 트랜지스터의 LDD 영역은 1 × 1015 내지 5 × 1017 원자/㎤ 범위의 농도로 p-형 불순물 원소를 함유하는, 전자 장치.
  27. 제 25 항에 있어서,
    상기 전자 장치는 전기 장치와 결합하고,
    상기 전기 장치는 EL 디스플레이, 비디오 카메라, 고글형 디스플레이, 기록 매체를 포함하는 화상 재생 장치, 휴대용 컴퓨터, 개인 컴퓨터, 셀룰러 전화기, 음성 재생 장치로 구성된 그룹으로부터 선택된 장치인, 전자 장치.
  28. 제 25 항에 있어서,
    상기 제 1 및 제 2 박막 트랜지스터들 상의 적어도 하나의 절연막,
    상기 제 1 전극 상의 상기 발광층, 및
    상기 발광층 상의 제 2 전극을 더 포함하는, 전자 장치.
  29. 제 28 항에 있어서, 상기 절연막은 유기 재료를 포함하는, 전자 장치.
  30. 제 28 항에 있어서, 상기 제 1 및 제 2 전극들 중 하나는 양극이고 다른 하나는 음극인, 전자 장치.
  31. 픽셀부 및 구동 회로부를 포함하는 전자 장치에 있어서,
    절연 표면 상의 상기 구동 회로부 내의 n-채널 박막 트랜지스터,
    상기 n-채널 박막 트랜지스터 내의 제 1 반도체 섬,
    상기 제 1 반도체 섬 내의 제 1 소스 영역 및 제 1 드레인 영역,
    상기 제 1 반도체 섬 내의 적어도 하나의 제 1 LDD 영역,
    상기 제 1 반도체 섬에 인접한 적어도 하나의 제 1 게이트 전극으로서, 상기 제 1 반도체 섬과 상기 제 1 게이트 전극 사이에는 제 1 게이트 절연막이 개재하는, 상기 적어도 하나의 제 1 게이트 전극,
    상기 절연 표면 상의 상기 픽셀부 내의 제 1 박막 트랜지스터,
    상기 제 1 박막 트랜지스터 내의 제 2 반도체 섬,
    상기 제 2 반도체 섬 내의 제 2 소스 영역 및 제 2 드레인 영역,
    상기 제 2 반도체 섬에 인접한 적어도 하나의 제 2 게이트 전극으로서, 상기 제 2 반도체 섬과 상기 제 2 게이트 전극 사이에는 제 2 게이트 절연막이 개재하는, 상기 적어도 하나의 제 2 게이트 전극,
    상기 절연 표면 상의 상기 픽셀부 내의 제 2 박막 트랜지스터,
    상기 제 2 박막 트랜지스터 내의 제 3 반도체 섬,
    상기 제 3 반도체 섬 내의 제 3 소스 영역 및 제 3 드레인 영역,
    상기 제 3 반도체 섬 내의 적어도 하나의 제 2 LDD 영역,
    상기 제 3 반도체 섬에 인접한 적어도 하나의 제 3 게이트 전극으로서, 상기 제 3 반도체 섬과 상기 제 3 게이트 전극 사이에는 제 3 게이트 절연막이 개재된, 상기 적어도 하나의 제 3 게이트 전극, 및
    발광층을 포함하며;
    상기 제 3 게이트 전극은 상기 제 2 드레인 영역에 전기적으로 접속되고, 상기 발광층은 상기 제 3 드레인 영역에 전기적으로 접속되고, 상기 제 2 박막 트랜지스터는 p-채널 박막 트랜지스터이고, 상기 제 3 반도체 섬의 적어도 일부분은 상기 제 3 게이트 전극과 중복되어 있고, 캐패시터를 형성하기 위해 상기 제 3 게이트 전극과 상기 일부분 사이에는 상기 제 3 게이트 절연막이 삽입되어 있으며, 상기 제 1 박막 트랜지스터는 다중-게이트 구조인, 전자 장치.
  32. 제 31 항에 있어서, 상기 제 2 박막 트랜지스터의 LDD 영역은 1 × 1015 내지 5 × 1017 원자/㎤ 범위의 농도로 p-형 불순물 원소를 함유하는, 전자 장치.
  33. 제 31 항에 있어서,
    상기 전자 장치는 전기 장치와 결합하고,
    상기 전기 장치는 EL 디스플레이, 비디오 카메라, 고글형 디스플레이, 기록 매체를 포함하는 화상 재생 장치, 휴대용 컴퓨터, 개인 컴퓨터, 셀룰러 전화기, 음성 재생 장치로 구성된 그룹으로부터 선택된 장치인, 전자 장치.
  34. 제 31 항에 있어서,
    상기 제 1 및 제 2 박막 트랜지스터들 상의 적어도 하나의 절연막,
    상기 절연막 상의 제 1 전극,
    상기 제 1 전극 상의 상기 발광층, 및
    상기 발광층 상의 제 2 전극을 더 포함하는, 전자 장치.
  35. 제 34 항에 있어서, 상기 절연막은 유기 재료를 포함하는, 전자 장치.
  36. 제 34 항에 있어서, 상기 제 1 및 제 2 전극들 중 하나는 양극이고 다른 하나는 음극인, 전자 장치.
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