KR100309934B1 - 박막트랜지스터,고체장치,표시장치,및박막트랜지스터의제조방법 - Google Patents

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Abstract

본 발명은 오프 전류 특성과 같은 전기적 특성을 향상시키는 박막 트랜지스터와, 박막 트랜지스터의 제조 방법에 관한 것이다. 박막 트랜지스터(110)는 약 400Å의 n- 실리콘 막(저농도 영역)으로 구성된 n- 소스 영역(112)과 n- 드레인 영역(113)을 가지며, 이는 비정질 실리콘에 SPC 법과 같은 결정화 처리를 실행함으로써 만들어진 실리콘막이고, 결정화 처리는 불순물 주입 이후에 불순물의 활성화를 실행한다. 게이트 전극(116)은 금속 전극이고, n- 소스 영역(112)과 n- 드레인 영역(113)이 형성된 후에 형성된다. 게이트 전극(116), n- 소스 영역(112) 및 n- 드레인 영역(113)은 자기 정합적으로 형성되지 않는다.

Description

박막 트랜지스터, 고체 장치, 표시 장치 및, 박막 트랜지스터의 제조 방법
액정 표시 패널등의 활성 매트릭스(active matrix) 기판에서, 그 스위칭 소자로서 탑재된 박막 트랜지스터는, 예컨대 제 20 도에 도시한 바와 같이 기판(2201)의 표면상의 실리콘층(2202) 표면에 게이트 산화막(2203)을 형성한 후에, 게이트 산화막(2203) 표면상의 게이트 전극(2204)을 마스크로 하여 이온 주입을 행하고, 실리콘층의 일부를 도전화하는 것에 의해 소스 영역(2205)과 드레인 영역(2206)이 자기 정합되도록 형성된다. 그러나, 제 20 도에 도시된 바와 같은 구조를 갖는 박막 트랜지스터는 제 21 도에서 실선 L3으로 도시한 바와 같이 부(negative)의 게이트 전압이 게이트 전극(2204)에 인가된 경우(오프 상태)에도 큰 드레인 전류가 흐르게 되는 문제가 있다. 그 이유는 대향 방향으로 편향된 드레인 영역(2206)의 단부에서 pn 접합이 붕괴되고 구멍이 주입되는 현상으로서 이해된다. 드레인 전류의 강도는 게이트 전극(2204)과 드레인 영역(2206) 사이에 인가된전압과, 드레인 영역(2206)과 드레인 영역(2206) 근방의 게이트 전극(2204)의 단부에 대응하는 실리콘막의 트랩 에너지 레벨의 밀도에 의해 결정되는 경향이 있다. 따라서, 게이트 전극의 단부에 대응하는 드레인 영역의 단부에 저농도 영역을 설치함으로서 자계 강도가 약하게 되는 드레인 구조(LDD 구조)를 사용함으로써 온-오프 전류비가 증가하는 구조를 사용할 수 있다. 상기 LDD 구조를 갖는 박막 트랜지스터를 제조하기 위하여, 아래의 제조 방법이 양호하게 사용된다. 첫째, 제 22A 도에 도시된 바와 같이, 기판(2401)의 표면상에 실리콘막으로 이루어진 패턴(2044)을 형성한 후, 상기 표면은 게이트 절연막(2043)으로 도포되고, 그 표면상에 게이트 전극을 구성하기 위해 도전막(2404)이 형성된다.
둘째, 제 22B 도에 도시된 바와 같이, 레지스트 패턴(2405)은 도전막(2404)의 표면상에 포토리소그래피 기술을 사용함으로써 형성된다. 마스크로서 사용되는 레지스트 패턴(2405)에 선택적인 에칭을 실행하기 위해, 레지스트 패턴보다 얇은 게이트 전극(2406)이 형성된다.
셋째, 이온 주입 방법에서 도너 또는 억셉터로 되는 불순물 예컨대 1ⅹ1015cm-2정도를 주입함으로써 제 22C 도에 도시된 바와 같이 소스 영역(2407)과 드레인 영역(240)이 자기 정합 방법으로 형성된다.
이온이 게이트 전극(2406)과 레지스트 패턴(2405) 때문에 주입되지 않는 영역은 채널 영역(2409)으로 된다.
넷째, 레지스트 패턴(2405)이 제거된다. LDD 구조를 형성하기 위하여, 제22D 도에 도시된 바와 같이 마스크와 같은 게이트 전극(2406)에 이온 주입 방법으로 약 1ⅹ1014cm-2정도의 불순물을 주입함으로써, 저농도 영역(2410,2411)이 게이트 전극(2406)의 단부에 대응하는 영역에 형성된다.
그러나, 종래 LDD 구조를 갖는 박막 트랜지스터의 제조 방법에서, 게이트 전극(2406)이 형성된 후에 소스 영역(2407), 드레인 영역(2408) 및, 저농도 영역(2410,2411)이 형성되기 때문에, 불순물이 주입되는 실리콘막이 불순물을 활성화하기 위해 약 1000℃로 열처리될 때 게이트 전극(2406)도 또한 가열된다.
따라서, 실리콘 화합물과 같은 고내열성을 갖는 재료만이 전기적 레지스트 등의 비용으로 게이트 전극(2406)의 재료로 사용되는 문제가 있다. 인정 표시 패널의 활성 매트릭스 기판과 같은 게이트 전극(2406)과 동시에 형성된 배선을 사용함으로써 신호가 전달된다면, 상기 신호는 높은 전기적 레지스트 때문에 많이 지연된다. 상기 불순물은 게이트 전극(2406)에 열 응력을 부여함 없이 레이저 빔을 부분적으로 조사함으로써 활성화되는 다른 방법이 있다. 이 방법에서, 불순물 주입에 의해 방해되는 결정 상태가 충분히 회복되지 않기 때문에 트랩 에너지 레벨의 밀도는 증가한다. 그러므로 오프 전류가 증가하고, LDD 구조의 채용은 무의미하게 된다.
상술한 문제점을 고려하면, 본 발명의 목적은 소스, 드레인 영역과 게이트 전극의 구성을 개량하기 위해 오프 전류 특성과 같은 전기적 특성을 향상시킬 수 있는 박막 트랜지스터, 반도체 장치와 같은 고체 장치, 액정 표시 패널과 같은 표시 장치 및 박막 트랜지스터의 제조 방법을 실현할 수 있다.
발명의 기술
상기 문제를 해결하기 위해 본 발명에 따른 박막 트랜지스터에서, 소스 영역과 드레인 영역 사이에 채널을 형성하는 채널 영역과, 상기 채널 영역의 표면상의 게이트 절연막을 통해서 채널 영역과 직면하는 게이트 전극은 기판의 표면상에 설정된다. 소스 영역과 드레인 영역에서, 게이트 전극의 단부를 게이트 절연막을 통해서 중복시키는 영역은 게이트 전극의 공정보다 앞선 공정으로 형성된 저농도 영역, 예컨대 불순물 농도가 1ⅹ1020cm-3이하의 저농도 영역이다. 즉, 소스 영역과 드레인 영역은 게이트 전극의 공정보다 앞선 공정으로 형성된 구조와, 게이트 전극을 중복시키는 저농도 영역을 가지거나 또는, 소스 영역과 드레인 영역은 그 전체 영역이 게이트 전극의 공정보다도 앞선 공정으로 형성된 저농도 영역인 구조를 가지며 그 단부는 게이트 전극을 중복시키는 구조를 가진다.
본 발명에 따른 박막 트랜지스터에 있어서, 소스 영역과 드레인 영역은 마스크로서 사용되는 게이트 전극의 불순물을 주입함으로써 형성되는 것이 아니라, 게이트 전극이 형성되기 전에 형성된다. 따라서, 주입된 불순물이 활성화될 때, 게이트 전극은 아직 형성되지 않는다. 따라서, 게이트 전극의 구성 재료의 내열성에 의해 제한됨 없이 불순물을 활성화하는 것이 가능하다. 특히, 박막 트랜지스터가 저온 공정으로 형성될 때, 채널 영역이 불순물의 주입 후에 결정화될 수 있기 때문에 트랩 에너지 레벨의 밀도는 게이트 전극의 단부에 대응하는 드레인 영역과 그 부근에서 감소된다. 더욱이, 게이트 전극과 직면하는 소스 영역과 드레인 영역의 저농도 영역이 있으므로, 전계 강도는 게이트 전극의 단부에서 작다. 그러므로, 박막 트랜지스터의 오프 전류 특성의 향상이 얻어진다.
본 발명에 따른 박막 트랜지스터가 저온 공정으로 형성될 때 상기 공정의 최고 온도가 약 600℃ 이하로 제한되는 경우, 저농도 영역을 형성하기 위한 활성화 공정은 채널 영역의 결정화 처리로 사용되는 것이 바람직하다.
즉, 저농도 영역과 채널 영역을 구성하기 위해 실리콘막을 형성한 후에, 불순물이 선택적으로 주입되고, 그 다음에 결정화 처리가 실행되며, 동시에 상기 불순물이 활성화된다. 결정화 처리로서 아래 방법이 채용된다.
즉, 실리콘막이 실리콘막에 레이저 빔을 조사함으로써 결정화되고 동시에 불순물이 활성화되는 레이저 어닐링(laser annealing)법과, 실리콘막이 저온으로 장시간 동안 어닐링됨으로써 결정화되고 동시에 불순물이 활성화되는 고상 성장법(solid phase crystallization method; SPC 법) 또는, 실리콘막이 램프 어닐링을 실행함으로써 결정화되고 동시에 불순물이 활성화되는 고속 열 어닐링법(rapid thermal annealing method; RTA 법) 등이 채용된다.
본 발명에서, 소스 영역과 드레인 영역에서 각각 높은 불순물 농도를 갖는 저농도 영역에 접속되는 저 레지스트 영역과, 얇은 막을 갖는 저농도 영역에 접속되는 저 레지스트 영역을 설정함으로써 기생 레지스트를 감소시키는 것이 가능하다. 또한, 채널 영역과, 소스 영역 및 드레인 영역 전체 또는 일부를 다른 공정으로 형성하는 것이 가능하다.
채널 영역의 막과 동일한 두께를 갖는 저농도 영역의 막이 바람직하다. 전위가 게이트 전극에 인가될 때 막 두께가 저농도 영역에 있는 불순물 농도로 결정되는 상태로 형성되는 공핍층의 두께와 비교하여 얇은 저농도 영역의 막 두께를 설정하는 것이 바람직하다. 예컨대 저농도 영역의 막 두께는 약 500Å 이하로 설정된다.
상기 박막 트랜지스터는 3 차원 집적 회로(반도체 장치)와 영상 센서와 같은 다양한 고체 장치로 사용된다. 활성 매트릭스 배열의 화소 영역에서 화소 트랜지스터(구성 요소)로 사용되는 본 발명에 따른 박막 트랜지스터에 대해 액정 표시 패널과 같은 표시 장치를 구성하는 것이 가능하다. 이 경우, 본 발명에 따른 박막 트랜지스터를 n 채널형 박막 트랜지스터로 구성하는 것이 가능한 반면에, 활성 매트릭스 배열과 함께 동일 기판 상에 형성된 구동 회로 영역의 CMOS 회로에서 박막 트랜지스터와 동일한 구조의 n 채널형 박막 트랜지스터와 게이트 전극에 대해 자기정합 방법으로 형성된 p 채널형 박막 트랜지스터를 사용하는 것이 가능하다. 다른 조합으로서, n 채널형 박막 트랜지스터와 p 채널형 박막 트랜지스터의 구조를 전환하면, 본 발명에 따른 구조로 되는 p 채널형 박막 트랜지스터 및 자기 정합되는 n 채널형 박막 트랜지스터가 가능하다. 이 경우, 화소부는 p 채널형 박막 트랜지스터로 구성된다.
화소부에서 본 발명에 따른 박막 트랜지스터가 사용되는 반면에, 활성 매트릭스 배열과 함께 동일 기판상에 형성된 구동 회로에서 CMOS 회로를 구성하는 어떤 박막 트랜지스터에 대해서, 게이트 전극에 대해 자기 정합 방법으로 형성되는 n 채널형 박막 트랜지스터와 p 채널형 박막 트랜지스터가 사용될 수 있다.
조합이 화소부와 구동 회로의 박막 트랜지스터를 구성하기 위해 사용되는 경우, 각 영역의 불순물 농도는 예컨대 자기 정합 박막 트랜지스터의 소스 영역과 드레인 영역에서 약 1x1020cm-3이상 그리고 비자기 정합 박막 트랜지스터의 저농도 영역에서 약 1x1020cm-3이하일 것이다. 기판 상에 형성된 박막 트랜지스터에 대해서, 자기 정합 박막 트랜지스터의 소스 및 드레인 영역의 막 두께는 비자기 정합 박막 트랜지스터의 저농도 영역의 막 두께와 동일하다.
활성 매트릭스 배열에서, 저장 용량은 화소 영역을 구성하는 박막 트랜지스터의 드레인 영역에 보통 직렬로 접속된다.
상기 저장 용량은 상부 전극과 같은 선행 단계의 주사선과, 커패시터 절연막과 같은 박막 트랜지스터의 게이트 절연막, 및 박막 트랜지스터의 드레인 영역을 연장시킴으로서 형성된 하부 전극과 같은 연장 영역으로 형성된다.
그러나, 박막 트랜지스터가 종래 기술로 형성될 때 즉, 게이트 전극이 형성된 후에 소스 영역과 드레인 영역이 형성될 때, 게이트 전극이 형성된 후에 이온은 하부 측에 주입되지 않고, 따라서 선행 단계의 게이트 선 아래쪽에 하부 전극을 형성하기 위한 공정이 더 필요하다. 본 발명에 따른 박막 트렌지스터에서, 게이트 전극이 형성되기 전에 적어도 하나의 저농도 영역이 형성되기 때문에, 연장 영역은 상기 공정을 채용해서 하부 전극으로서 사용되는 드레인 영역에 형성된다.
[도면의 간단한 설명]
제 1 도는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도.
제 2A 도는 제 1 도에 도시한 박막 트랜지스터의 오프 전류 특성을 도시한 그래프.
제 2B 도는 비교 실시예에 따른 박막 트랜지스터의 오프 전류 특성을 도시한 그래프.
제 3A 도는 제 1 도에 도시한 박막 트랜지스터의 기생 용량을 도시한 설명도.
제 3B 도는 비교 실시예에 따른 박막 트랜지스터의 기생 용량을 도시한 설명도.
제 4A 도 내지 제 4D 도는 제 1 도에 도시한 박막 트랜지스터의 제조 방법의 일부를 도시한 공정 단면도.
제 5A 도 내지 제 5C 도는 본 발명의 제 2 실시예에 따른 박막 트랜지스트의 제조 방법의 일부를 도시한 공정 단면도.
제 6A 도 내지 제 6D 도는 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 제조 방법의 일부를 도시한 공정 단면도.
제 7 도는 본 발명의 제 4 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도.
제 8A 도 내지 제 8C 도는 본 발명의 제 5 실시예에 따른 박막 트랜지스터의 제조 방법의 일부를 도시한 공정 단면도.
제 9 도는 본 발명의 제 6 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도.
제 10A 도 내지 제 10C 도는 제 9 도에 도시한 박막 트랜지스터의 제조 방법의 일부를 도시한 공정 단면도.
제 11A 도 내지 11E 도는 본 발명의 제 7 실시예에 다른 박막 트랜지스터를 구비한 CMOS 회로(반도체 장치)의 제조 방법의 일부를 도시한 공정 단면도.
제 12 도는 액정 표시 패널의 구성을 도시하는 블럭도.
제 13 도는 제 12 도에 도시한 액정 표시 패널의 화소 영역중 각 화소 영역의 구성을 도시하는 평면도.
제 14 도는 본 발명의 제 5 실시예에 다른 액정 표시 패널의 활성 매트릭스 기판상에 형성된 박막 트랜지스터의 단면도.
제 15 도는 본 발명의 제 9 실시예에 따른 액정 표시 패널의 활성 매트릭스 기판상에 형성된 박막 트랜지스터의 단면도.
제 16A 도 및 제 16B 도는 본 발명의 제 10 실시예에 따른 액정 표시 패널의 활성 매트릭스 기판상에 형성된 박막 트랜지스터의 제조 방법의 일부를 도시한 공정 단면도.
제 17A 도 및 제 17B 도는 종래 액정 표시 패널의 화소부에 저장 커패시터의 제조 방법의 일부를 도시한 공정 단면도.
제 18A 도 내지 제 18E 도는 본 발명의 제 11 실시예에 따른 액정 표시 패널의 활성 매트릭스 기판상에 형성된 박막 트랜지스터의 제조 방법의 일부를 도시한공정 단면도.
제 19A 도 내지 제 19E 도는 본 발명의 제 12 실시예에 따른 액정 표시 패널의 활성 기판상에 형성된 박막 트랜지스터의 제조 방법의 일부를 도시한 공정 단면도.
제 20 도는 트랜지스터의 구성을 도시한 단면도.
제 21 도는 종래 박막 트랜지스터의 오프 전류 특성을 도시한 그래프.
제 22A 도 내지 제 22D 도는 종래의 다른 박막 트랜지스터의 제조 방법을 도시한 단면도.
본 발명을 실시하기 위한 가장 양호한 형태
본 발명에 따른 박막 트랜지스터를 첨부 도면을 참조로 하여 하기에 상세히 설명한다.
제 1 실시예
제 1 도는 본 발명에 따른 박막 트랜지스터의 구성을 도시한 단면도이다.
이 도면에서, 본 실시예의 박막 트랜지스터(110)는 유리, 석영 또는 사파이어 등으로 만들어진 절연 기판(111)상에 형성되고, 절연 기판(111)의 표면상에서 약 1×1019cm-3의 인이 첨가되는 약 500Å 이하, 예컨대 약 400Å 정도의 두께를 갖는 n 형 실리콘막(저농도 영역)으로 이루어진 n- 소스 영역(112)과 n- 드레인 영역(113) 및, n- 소스 영역(112)과 n- 드레인 영역(113) 사이에 놓여 있으며 이들 영역과 접속하는 채널 영역(114)을 가진다. n- 소스 영역(112), n- 드레인영역(113) 및, 채널 영역(114)은 비정질 실리콘을 결정화 처리로 만든 실리콘 막이며, n- 소스 영역(112), n- 드레인 영역(113) 및 채널 영역(114)이 불순물의 존재로 결정되기 때문에 n- 소스 영역(112), n- 드레인 영역(113) 및, 채널 영역(114)의 막 두께는 대략 동일하다. 즉, 약 400Å 이다. n- 소스 영역(112), n- 드레인 영역(113) 및, 채널 영역(114)의 표면상에는 이들 모두를 도포하는 실리콘 산화막과 같은 절연막으로 구성된 게이트 절연막(115)과, 게이트 절연막(115)의 표면에 형성된 게이트 전극(116)이 있다. 게이트 전극(116)은 금속과 투명한 도전막과 같은 박막 트랜지스터(110)가 부하되는 장치의 기능에 적합한 재료로 만들어졌다.
게이트 전극(116), n- 소스 영역(112) 및, n- 드레인 영역(113)은 자기 정합식으로 구성되지 않고, 게이트 전극(116)의 일 측면 단부(117)와 n- 소스 영역(112)의 단부(118)와의 중복 영역과 게이트 전극(116)의 다른 측면 단부(119)와 n- 드레인 영역(113)의 단부(120)와의 중복 영역은 비교적 크다. 121은 층간 절연막이고, 이 층간 절연막의 접촉 홀(122, 123)을 통해서 소스 전극(124)과 드레인 전극(125)이 n- 소스 영역(112)과 n- 드레인 영역(112)에 도전적으로 접속되어 있다.
상기 구조를 갖는 박막 트랜지스터(110)에서, n- 소스 영역(112)과 n- 드레인 영역(113)은 게이트 전극(116)이 형성되기 전에 형성되기 때문에, 주입된 불순물이 n- 소스 영역(112)과 n- 드레인 영역(113)을 형성하기 위해 활성화될 때 게이트 전극(116)은 아직 형성되지 않는다. 따라서, 큰 영역의 LCD 또는 고 화소 밀도 LCD가 게이트 전극(116)상에 저 시트 저항을 갖는 금속 전극을 사용하여 제조된다면, 내열성은 n- 소스 영역(112)과 n- 드레인 영역(113)에 주입된 불순물의 활성화 조건을 제한하지 않는다. 다른 한편, n- 소스 영역(112)과 n- 드레인 영역(113)을 구성하기 위해 주입된 불순물이 충분히 활성화될 수 있고, 동시에 불순물의 주입에 의해 방해되는 결정 상태가 충분히 회복될 수 있기 때문에, 게이트 전극(116)의 다른 측면 단부(119)에 대응하는 n- 드레인 영역(113)의 단부(120)와 그 부근에서의 트랩 에너지 레벨의 밀도는 감소된다. 그리고, n- 드레인 영역(113)이 저농도 영역이기 때문에, 전계 강도는 게이트 전극(116) 부근에서 작다.
그러므로, 박막 트랜지스터(110)의 오프 전류 특성이 향상된다.
더욱이, n- 드레인 영역(113)과 그 부근의 두께는 양쪽 모두 약 400Å 정도로 얇다. 오프 전류에 원인이 있는 트랩 에너지 레벨의 밀도는 막이 두꺼워지는 바와 같이 증가하는 경향이 있다.
따라서, n- 드레인 영역(113)과 그 부근이 얇기 때문에, 상기 영역에 있는 트랩 에너지 레벨의 밀도는 감소하고, 오프 전류도 더 감소된다. n- 드레인 영역(113)과 그 부근의 두께가 400Å 인 다양한 박막 트랜지스터의 게이트 접압-드레인 전류 특성이 제 2A 도에 실선 L1 으로 도시되어 있고, 드레인 영역과 그 부근의 두께가 비교 실시예와 같이 2000Å 인 다양한 박막 트랜지스터의 게이트 전압-드레인 전류 특성이 제 2B 도에 실선 L2 로 도시되어 있고, 오프 전류는 드레인 영역과 그 부근의 두께가 얇은(두께 400Å) 실시예에서는 작고, 본 실시예에 따른 박막 트랜지스터의 오프 전류 특성은 바람직하다.
더욱이, 본 실시예에 따른 박막 트랜지스터(110)에서, 게이트 전극(116)의단부 부근의 n- 드레인 영역(113)이 평탄하고, 전계 집중은 게이트 전극(116)의 다른 측면 단부(119)와 n- 드레인 영역(113)의 단부(120) 사이에서 종종 발생한다.
본 실시예에 따른 박막 트랜지스터(110)에서, 비록 n- 소스 영역(112), n- 드레인 영역(113) 및 게이트 전극(116)의 중복 영역이 클지라도, n- 소스 영역(112)과 n- 드레인 영역(113)에 주입된 불순물량이 약 1×1019cm-3정도인 반면에 그 두께가 약 400Å 정도이므로, 게이트 전극(116)과 n- 소스 영역(112) 사이의 기생용량은 최소이다. 다른 한편, 본 실시예에서, 게이트 전극(116)과 n- 소스 영역(112) 사이의 전위에 의해 발생된 공핍층의 두께는 그 전위가 일정하다면 n- 소스 영역(112)의 불순물 농도에 의해 규정되고, n- 소스 영역(112)의 두께는 공핍층이 n- 소스 영역(112)의 하부면에 도달하도록 설정된다.
상세히 설명하면, 전위가 게이트 전극(116)과 n- 소스 영역(112) 사이에 인가될 때, 제 3A 도에 도시된 바와 같이 게이트 절연막(115)에 대응하는 제 1 용량(C1)과, 공핍층(126)에 대응하는 제 2 용량(C2) 및 기판(111)의 측면에 대응하는 제 3 용량(C3)은 직렬로 접속되어 있고, 그들의 합성 용량은 작다. 이에 대해, n- 소스 영역(112)이 두꺼우면, 제 3B 도에 도시된 바와 같이 공핍층(126)의 하부면은 n- 소스 영역(112)의 두께 방향의 중도에 있고, 게이트 절연막(115)에 대응하는 제 1 용량(C1)과 공핍층(126)에 대응하는 제 2 용량(C2)만이 직렬로 접속되어 있으므로, 그들의 합성 용량은 크다. 여기서, n- 소스 영역(112)의 두께가 1x1019cm-3 의 불순물 농도에 따라 약 400Å 정도로 설정되나, n- 소스 영역(112)의 두께는 공핍층(126)이 불순물 농도에 따라 n- 소스 영역(112)[기판(111)의 측면]의 하부면에 도달하도록 설정된다. 구체적으로 n- 소스 영역(112)은 불순물 농도의 제어 공정의 제한을 고려하면 약 100Å 정도로 얇다.
다음에 제 4A 내지 제 4D 도를 참조하여, 본 실시예에 따른 박막 트랜지스터의 제조 방법을 설명한다.
제 4A 도 내지 제 4D 도는 본 실시예에 따른 박막 트랜지스터의 제조 방법의 일부를 도시한 공정 단면도이다.
먼저, 제 4A 도에 도시된 바와 같이, 절연기판(211)의 표면상에서, 저항 패턴(203)은 비정질 실리콘막이 저온 공정, 예컨대 550℃ 내지 600℃ 온도의 대기에서 스퍼터링법 또는 LPCVD 법으로 제조된 후에 포토리소그래피 기술을 사용하여 형성되고, 비정질 실리콘 막을 패터닝함으로써 패턴(202)(비정질 실리콘막)을 형성한다.
비정실 실리콘막이 레이저 빔의 조사에 의해 결정화된 후에 불순물을 주입하는 것이 가능할지라도, 불순물의 주입에 따라 결정 상태에 혼란이 생기기 때문에, 다른 회복 처리가 요구된다.
따라서, 본 실시예에서 불순물 주입 후에, 결정화 처리가 실행되고, 동시에 불순물을 활성화시킨다.
즉, 비정질 실리콘막이 패턴화된 후에, 레지스트 패턴(203)은 제거되고, 제 4B 도에 도시된 바와 같이 다른 레지스트 패턴(204)이 마스크로 사용되는 인을 이온 주입함으로써 형성된 후에, 약 5×1018cm-3의 불순물 농도를 갖는 n- 소스 영역(212)(저농도 영역)과 n- 드레인 영역(213)(저농도 영역)이 형성된다. 비정질 실리콘막의 패턴(202)에서 인이 주입되지 않는 영역은 채널 영역(214)으로 된다.
다음에, 레지스트 패턴(204)이 제거된 후에, 비정질 실리콘 막(패턴 202)은 비정질 실리콘막을 다결정화 하기 위해 그리고 동시에 이에 주입된 불순물을 활성화시키기 위해 레이저 빔을 조사함으로써 어닐링된다. 대안적으로, 비정질 실리콘막은 약 600℃의 질소 분위기에서 약 4 시간 어닐링되며(고상성장법 : SPC법), 비정질 실리콘막을 결정화함과 동시에 이에 주입된 불순물을 활성화한다. 이 경우, 필요에 따라, 플라즈마 수소 처리는 350℃ 온도의 분위기에서 실행되고, 또 비정질 실리콘 막은 고속 열 어닐링되고, 양자는 비정질 실리콘 막을 결정화하고 이에 주입된 불순물을 활성화한다.
다음에, 제 4C 도에 도시된 바와 같이, 게이트 절연막(215)이 비정질 실리콘 막[n- 소스 영역(212), n- 드레인 영역(213) 및, 채널 영역(214)]의 표면상에 형성된 후에, 게이트 전극(216)은 게이트 절연막(215)의 표면상에서 금속과 같은 재료로 만들어진다. 게이트 전극(216)의 측면단부(217, 218)는 n- 소스 영역(212)과 n- 드레인 영역(213)의 단부(219, 220)와 직면한다.
연속하여 제 4D 도에 도시된 바와 같이, 층간 절연막(221)이 게이트 전극(216)의 표면상에 형성되고, 접촉홀(222, 223)이 그 위에 형성되고, 이 접촉홀(222, 223)을 사용한 후에, 제 1 도에 도시된 바와 같이, 소스 전극(124)과드레인 전극(125)은 박막 트랜지스터(110)를 제조하기 위해 각각 n- 소스 영역(212)과 n- 드레인 영역(213)에 접속된다.
상기 기술로부터 명백한 바와 같이, 본 실시예에 따른 박막 트랜지스터(110)의 제조 방법에선 불순물이 비정질 실리콘막과 같은 실리콘막에 주입된 후에, 결정화 처리는 비정질 실리콘막 상에서 실행되고, 동시에 결정화 처리 자체는 불순물을 활성화시킨다.
더욱이, 연속 공정에서 불순물이 주입되지 않기 때문에, 공정은 간단하고 결정화 처리 후에 실리콘막은 결정 상태가 불순물 주입에 의해 파괴되지 않고, 트랩 에너지 레벨의 밀도가 증가하지 않으므로, 오프 전류 특성이 양호한 박막 트랜지스터(110)가 양호하게 제조된다. 실리콘 막은 비정질 실리콘막 대신에 본 실시예에서 사용한 다결정 실리콘막이다.
제 2 실시예
제 5A 도 내지 제 5C 도를 참조하면, 본 발명의 제 2 실시예에 따른 박막 트랜지스터와 그 제조 방법이 아래에 기술된다.
제 5A 도 내지 제 5C 도는 본 실시예의 박막 트랜지스터의 제조 공정의 일부를 도시한 공정 단면도이다.
제 1 실시예에 따른 박막 트랜지스터와 같이 본 실시예에서의 박막 트랜지스터는 온-오프 특성을 개량하기 위해 제 5C 도에 도시한 구조를 갖는다.
박막 트랜지스터(300)는 유리, 석영, 사파이어 등으로 만들어진절연기판(301)의 표면상에서 약 1×1020cm-3의 인이 첨가되는 n- 소스 영역(302)(저농도 영역)과 n- 드레인 영역(303)(저농도 영역)을 가지며, 이들 표면상에서 상기 트랜지스터(300)는 n- 소스 영역(302)과 n- 드레인 영역(303)을 접속하기 위해 약 1000Å 두께의 다결정 실리콘과 같은 실리콘 박막으로 구성된 채널 형성 영역(304)을 갖는다. n- 소스 영역(302), 채널 영역(304) 및 n- 드레인 영역(303)의 표면상에는 실리콘 산화막과 같은 게이트 절연막(305)이 있다. 게이트 절연막(305) 표면상의 게이트 전극(308) 단부는 게이트 절연막(305)을 통해서 n- 소스 영역(302)과 n- 드레인 영역(303)을 중복시킨다.
상기 구조의 박막 트랜지스터(300)를 제조하기 위하여, 먼저, 제 5A 도에 도시된 바와 같이, 예컨대 약 1×1020cm-3의 인이 첨가되는 다결정 실리콘과 같은 재료로 만들어진 n- 실리콘 막이 절연 기판(301)의 표면상에 약 1500Å 정도 적층된 후에, n- 실리콘 박막은 n- 소스 영역(저농도 영역)과 n- 드레인 영역(저농도 영역)을 형성하기 위해 선택적으로 에칭된다. 연속하여, n- 소스 영역(302)과 n- 드레인 영역(303)의 표면상에선 약 1000Å 두께의 다결정 실리콘과 같은 재료인 실리콘 박막으로 이루어진 채널 영역(304)은 상기 영역(302,303)에 형성된다.
그 후, 전체 장치는 실리콘 산화막으로 구성된 게이트 절연막(305)을 형성하기 위해 열 산화되고, 게이트 전극 재료(306)는 그 표면상에 금속, 투명한 도전막, 불순물이 첨가되는 다결정 실리콘막 등을 형성한다.
제 5B 도에 도시된 바와 같이, 게이트 전극 재료(306)의 표면내의 게이트 전극이 만들어지는 영역 상에서, 레지스트 패턴(307)은 포토리소그래피 기술과 같은 기술을 사용하여 형성되고, 마스크로서 사용되는 패턴(307)에 대해 게이트 전극 재료(306)는 게이트 전극(308)을 형성하기 위해 선택적으로 에칭된다. 게이트 전극(308)의 단부는 n- 소스 영역(302)의 단부와 n- 드레인 영역(303)의 단부를 게이트 절연막(305)을 통해서 중복시킨다.
그 후, 레지스트 패턴(307)이 제거된다. 그 후, 제 5C 도에 도시한 바와같이, 실리콘 산화막으로 구성된 층간 절연막(309)이 통상의 공정으로 형성된다. 접촉홀(310)이 층간 절연막(309)에 형성된 후에, 금속, 투명한 도전막 등으로 구성된 소스 전극(311)과 드레인 전극(312)은 각각 n- 소스 영역(302)과 n- 드레인 영역(303)에 접속된다.
상기 설명으로부터 명백한 바와 같이, 제 1 실시예에 따른 박막 트랜지스터와 같이 본 실시예의 박막 트랜지스터(300)에서는 게이트 전극(305)이 형성되기 전에 n- 소스 영역(302)과 n- 드레인 영역(303)이 형성되기 때문에, n- 소스 영역(302)과 n- 드레인 영역(303)은 게이트 전극(308)을 구성하는 재료의 내열성에 의해 제한됨 없이 이상적인 상태로 형성된다. 그러므로, 오프 전류 특성은 향상된다.
제 3 실시예
제 6A 도 내지 제 6D 도를 참조하면, 본 발명의 제 3 실시예에 따른 박막 트랜지스터와 그 제조 방법이 하기에 기술된다.
제 6A 도 내지 제 6C 도는 본 실시예의 박막 트랜지스터의 제조 공정의 일부를 도시한 공정 단면도이다.
제 1 실시예에 따른 박막 트랜지스터와 비교한 본 실시예의 박막 트랜지스터는 소스 영역과 드레인 영역에 상이한 농도 영역을 형성하기 위해 오프 특성의 향상에 부가하여 온 전류 특성을 향상시키기 위한 것이다. 제 6D 도에 도시된 바와같이, 박막 트랜지스터는 소스 영역측상의 n+ 소스 영역(412)(고농도의 저 레지스트 영역)과 n- 소스 영역(405)(저농도 영역) 및, 드레인 영역측 상의 n+ 드레인 영역(413)(고농도의 저 레지스트 영역)과 n- 드레인 영역(406)(저농도 영역)을 유리와 같은 재료로 만들어진 절연 기판(401)의 표면상에 갖는다. 게이트 전극(409)의 단부는 게이트 절연막(408)을 통해서 n- 소스 영역(405)의 단부와 저농도의 n- 드레인 영역(406)의 단부를 중복시키는 반면에, 소스 전극(420)과 드레인 전극(421)은 고농도의 n+ 소스 영역(412)과 n+ 드레인 영역(413)에 접속된다.
상기 구조의 박막 트랜지스터(400)를 제조하기 위하여, 먼저, 제 6A 도에 도시된 바와 같이, 다결정 실리콘 등과 같은 약 1500Å 의 실리콘 박막은 유리와 같은 절연 기판(401)상에 퇴적된다. 연속하여, 레지스트 패턴(403)은 포토리소그래피 기술과 같은 기술을 사용하여 형성되고, 마스크로써 사용되는 패턴(403)에 대해 실리콘 박막은 실리콘 패턴(402)을 형성하기 위해 선택적으로 에칭된다.
다음에, 레지스트 패턴(403)이 제거된 후에, 제 6B 도에 도시된 바와 같이 새로운 레지스트 패턴(404)은 포토리소그래피 기술과 같은 기술을 사용하여 형성되고, 마스크로써 사용되는 패턴(404)에 대해 인은 약 1×1018cm-3의 n- 소스영역(405)과 n- 드레인 영역(406)을 형성하기 위해 이온 주입한다. 이온 주입이 실행되지 않는 영역은 채널 영역(407)으로 된다.
그 후, 레지스트 패턴(404)이 제거된 후에, 제 6C 도에 도시된 바와 같이 전체 장치는 실리콘 산화막으로 구성된 게이트 절연막(408)을 형성하기 위해 열산화된다. 이 열처리 공정은 또한 주입된 이온을 활성화시키는 효과를 갖는다.
다음에, 레지스트 패턴(404)이 제거된 후에, 제 6C 도에 도시된 바와 같이 전체 장치는 실리콘 산화막으로 구성된 게이트 절연막(408)을 형성하기 위해 열산화된다. 게이트 전극(409)은 금속, 투명한 도전막, 불순물이 첨가되는 다결정 실리콘막 등으로 형성된다. 게이트 전극(409)은 게이트 절연막(408)을 통해서 n- 소스 영역(405)과 n- 드레인 영역(406)의 일부를 중복시킨다.
다음에, 제 6D 도에 도시된 바와 같이, 실리콘 산화막으로 구성된 층간 절연막(410)이 형성된 후에, 접촉홀(411)이 그 안에 형성된다. 마스크로서 사용되는 층간 절연막(410)에 인이 이온 주입된다. 동시에, 주입된 이온은 약 5×1021cm-3의 n+ 소스 영역(412)과 n+ 드레인 영역(413)을 형성하기 위해 레이저 빔을 조사함으로써 활성화된다.
계속해서, 통상의 제조 방법에서, 금속, 투명한 도전막 등으로 구성된 소스 전극(420)과 드레인 전극(421)은 각각 n+ 소스 영역(412)과 n+ 드레인 영역(413)에 접속된다.
상기 구조의 박막 트랜지스터(400)에는 게이트 전극(409)의 단부를 중복시키는 n- 소스 영역(405)과 n- 드레인 영역(406)은 게이트 전극(406)이 형성되기 전에 형성된다. 따라서, 게이트 전극(409)이 금속과 같은 재료로 형성된다면, n- 소스 영역(405)과 n- 드레인 영역(406)에 주입된 불순물은 재료의 내열성에 의해 제한됨 없이 충분히 활성화될 수 있고, 동시에 주입된 불순물에 의해 제한된 결정 상태는 충분히 회복될 수 있으므로, 트랩 에너지 레벨의 밀도는 n- 드레인 영역(406)의 단부와 그 부근에서 감소된다. 그리고, n- 드레인 영역(406)이 저농도 영역이기 때문에, 전계 강도는 게이트 전극 주위에서 적으므로, 박막 트랜지스터(401)의 오프전류 특성은 향상된다.
더욱이, 소스 영역과 드레인 영역의 일부에서 온-오프 특성과 같은 특징에 영향을 미치는 영역은 저농도 영역인 반면에 소스 전극(420)과 드레인 전극(421)에 접속되는 영역은 고농도 영역이다. 따라서, 기생 레지스트는 낮고, 강한 온 전류가 얻어진다.
제 4 실시예
제 3 실시예에 따른 박막 트랜지스터 대신에, 제 7 도에 도시된 박막 트랜지스터가 온-오프 특성과 온 전류의 향상이 달성된다.
제 7 도는 채널 방향의 본 실시예에 따른 박막 트랜지스터의 단면도이다. 박막 트랜지스터(40)는 유리, 석영, 사파이어 등의 절연 기판(431) 표면상에 다결정 실리콘과 같은 재료로 만들어진 실리콘 박막으로 된 패턴을 가지며, 이 패턴은 약 5×1020cm-3정도의 인을 함유하는 n+ 소스 영역(432)과 n+ 드레인 영역(433), 약 5×1018cm-3정도의 붕소를 함유하는 n- 소스 영역(434)과 n- 드레인 영역(435) 및, 약 1×1017㎝-3정도의 붕소를 함유하는 채널 영역(436)을 갖는다. 이들 표면상에는 실리콘 박막과 같은 절연막으로 구성된 게이트 절연막(437)이 있으며, 이 절연막(437)의 표면상에는 금속, 투명한 도전막 등으로 구성된 게이트 전극(438)이 있다. 게이트 전극(438)의 단부는 게이트 절연막(437)을 통해서 n- 소스 영역(434)과 n- 드레인 영역(435)의 단부를 중복시킨다. 이 표면상에는 실리콘 산화막과 같은 절연막으로 구성된 층간 절연막(439)이 있고, 접촉 홀(440)은 그 내부에 형성된다. 금속, 투명한 도전막 등으로 구성된 소스 전극(441)과 드레인 전극(442)은 층간 절연막(439)에 형성된 접촉 구멍(440)을 통해서 n+ 소스 영역(432)과 n+ 드레인 영역(433)에 접속된다.
상기 구조의 박막 트랜지스터(430)에서, 그 제조 방법의 설명이 생략되었지만, 게이트 전극(438)의 단부를 중복시키는 n- 소스 영역(434)과 n- 드레인 영역(435)은 게이트 전극(438)이 형성되기 전에 형성되므로, 게이트 전극(438)이 금속과 같은 재료로 만들어진다면 n- 소스 영역(434)과 n- 드레인 영역(435)에 주입된 불순물은 재료의 내열성에 의해 제한된 없이 충분히 활성화된다. 또한, 주입된 불순물에 의해 방해되는 결정 상태가 충분히 회복될 수 있는 장점도 갖는다.
더욱이, 소스 영역과 드레인 영역의 일부에서, 온-오프 특성과 갖는 특징에 영향을 미치는 영역은 저농도 영역인 반면에, 고농도 영역[n+ 소스 영역(432)과 n+ 드레인 영역(433)]을 가지므로, 기생 저항은 낮고, 강한 온 전류를 얻을 수 있다.
제 5 실시예
다음에, 제 8A 도 내지 제 8C 도를 참조하면, 본 발명의 제 5 실시예에 따른 박막 트랜지스터와 그 제조 방법이 설명된다.
제 8A 도 내지 제 8C 도는 본 실시예의 박막 트랜지스터의 제조 공정의 일부를 도시한 공정 단면도이다.
제 2 실시예에 따른 박막 트랜지스터와 비교한 본 실시예의 박막 트랜지스터에선 소스 영역과 드레인 영역에 상이한 농도 영역을 형성하는 것에 의해, 오프 특성의 향상뿐만 아니라 온 전류 특성의 향상이 도모된다. 제 8C 도에 도시된 바와같이, 유리 등으로 만들어진 절연 기판(453)의 표면상에서, 박막 트랜지스터(450)는 소스 영역측 상에 약 1×1021cm-3정도의 붕소를 함유하는 n+ 소스 영역(458)(고농도 영역)과 1×1019cm-3정도의 붕소를 함유하는 n- 소스 영역(452)(저농도 영역)을 가지고, 드레인 영역측상에 약 1×1021cm-3정도의 붕소를 함유하는 n+ 드레인 영역(459)(고농도 영역)과 약 1×1019cm-3정도의 붕소를 함유하는 n- 드레인 영역(451)(저농도 영역)을 갖는다. 게이트 전극(456)의 단부는 게이트 절연막(455)을 통해서 저농도의 n- 소스 영역(452)과 n- 드레인 영역(451)을 중복시키는 반면에, 소스 전극(462)과 드레인 전극(463)은 고농도의 n+ 소스 영역(458)과 n+ 드레인 영역(459)에 접속된다.
상기 구조의 박막 트랜지스터(450)를 제조하기 위하여, 먼저, 제 8A 도에 도시된 바와 같이, 다결정 실리콘 등으로 만들어진 저농도이고 약 1×1019cm-3정도의 붕소가 첨가되는 약 1500Å 두께를 갖는 실리콘 박막은 유리, 석영, 사파이어 등으로 만들어진 절연 기판(453)상에 형성된다. 다음에, 실리콘 박막을 선택적으로 에칭하기 위해, p- 소스 영역(452)과 p- 드레인 영역(451)이 형성된다. p- 소스 영역(452)과 p- 드레인 영역(451)의 표면상에서, 두께가 250Å 인 다결정 실리콘과 같은 재료로 만들어진 실리콘 박막으로 구성된 채널 영역(454)은 상기 영역(452,451)에 접속되도록 형성된다. 그 후, 실리콘 산화막으로 구성된 게이트 절연막(455)은 ECR-CVD 방법을 사용함으로써 전체 표면상에 형성된다. 그리고, 게이트 전극(456)은 금속, 투명한 도전막, 불순물이 첨가되는 다결정 실리콘막 등으로 형성된다.
게이트 전극(456)의 단부는 게이트 절연막(455)을 통해서 p- 소스 영역(452)의 단부와 p- 드레인 영역(453)의 단부를 중복시킨다.
그리고, 제 8B 도에 도시된 바와 같이, 레지스트 패턴(457)은 노광 기술과 같은 기술을 사용하여 p- 소스 영역(452)과, p- 드레인 영역(453)의 화소 영역을 도포하도록 형성된다. 마스크로써 사용되는 패턴(457)에 대해 붕소는 이온 주입된다. 그리고, 불순물은 레이저 빔을 조사함으로써 활성화된다.
레지스트 패턴(457)이 제거된다. 그 후에 통상적인 공정으로 제 8C 도에 도시된 바와 같이, 실리콘 산화막으로 형성된 층간 절연막(460)이 형성된 후에, 접촉홀(461)은 이에 형성된다.
그 후, 금속, 투명한 도전막 등으로 구성된 소스 전극(462)과 드레인 전극(463)은 각각 p+ 소스 영역(458)과 p+ 드레인 영역(459)에 접속된다.
상기 방법으로 제조된 박막 트랜지스터(450)에서, p- 소스 영역(452)과 p- 드레인 영역(453)은 게이트 전극(456)이 형성되기 전에 형성되기 때문에, 제 2 실시예에 따른 박막 트랜지스터의 효과와 유사한 효과를 갖는다. 더욱이, p+ 소스 영역(458)과 p+ 드레인 영역(459)이 형성되기 때문에, 상기 박막 트랜지스터(450)는 기생 레지스트가 작고, 높은 온 전류를 얻을 수 있다.
제 6 실시예
제 9 도는 본 발명의 제 6 실시예에 따른 박막 트랜지스터 구조를 도시한 단면도이다.
이 도면에서, 본 실시예에 따른 박막 트랜지스터(500)는 유리, 석영, 사파이어 등으로 만들어진 절연 기판(501)상에 형성되고, 그 소스 영역(502)은 약 1×1018cm-3정도의 붕소가 첨가되는 약 500Å 두께의 p- 실리콘막인 p- 소스 영역(503)과, 약 1×1021cm-3정도의 붕소가 첨가되는 약 2000Å 두께의 p+ 실리콘막인 p+ 소스 영역(504)(두껍고, 고농도의 저 레지스트 영역)을 갖는다. 다른 한편, 드레인 영역(505)은 약 1×1018cm-3정도의 붕소가 첨가되는 약 500Å 두께의 p- 실리콘막인 p- 드레인 영역(506)과, 약 1×1021cm-3정도의 붕소가 첨가되는 약 2000Å 두께를 갖는 p+ 실리콘막인 p+ 드레인 영역(507)(두껍고, 고농도의 저 레지스트 영역)을 갖는다. 소스 영역(502)과 드레인 영역(505) 사이에는 상기 영역(502,505)에 접속되는 방법으로 형성된 실리콘막 등으로 구성되는 채널 영역(508)과, 전체 영역을 도포하기 위해 실리콘 산화막과 같은 절연막으로 구성된 게이트 절연막(509) 및, 게이트 절연막(509)의 표면상에 형성된 금속과 투명한 도전막과 같은 재료로 구성된 게이트 전극(510)이 있다.
게이트 전극(510)과, 소스 영역(502) 및, 드레인 영역(505)은 자기 정합 방법으로 형성되지 않고, 게이트 전극(510)의 일 측면 단부(511)와 소스 영역(502)의 p- 소스 영역(단부)(503)은 비교적 큰 중복 영역과 직면한다. 유사하게, 게이트 전극(510)의 다른 측면 단부(512)와 드레인 영역(505)의 p- 드레인 영역(단부)(506)은 비교적 큰 중복 영역과 직면한다. 513은 층간 절연막이다. 소스 전극(516)과 드레인 전극(517)은 층간 절연막(513)의 접촉홀(514,515)을 통해서 소스 영역(502)의 p+ 소스 영역(504)과 드레인 영역(505)의 p+ 드레인 영역(507)에 도전적으로 연결된다.
상기 구조의 박막 트랜지스터(500)에서, 드레인 영역(505)의 측면상에서 게이트 전극(510)과 직면하는 p- 드레인 영역(506)이 있기 때문에, 전계 강도는 게이트 전극 부근에서 낮다. 따라서, 오프 전류 특성이 향상된다. 소스 영역(502)과 드레인 영역(505)은 게이트 전극(510)에 대해서 자기 정합 방법으로 구성되지 않는다.
다른한편, 소스 영역(502)과 드레인 영역(505)은 마스크로써 사용되는 게이트 전극(510)을 갖는 이온 주입에 의해 형성되지 않으나, 소스 영역(502)과 드레인영역(505)은 게이트 전극(510)이 형성되기 전에 형성된다. 따라서, 소스 영역과 드레인 영역에 주입된 불순물은 게이트 전극(510)의 내열성이 600℃ 이하일지라도 게이트 전극의 내열성 한계에 제약됨 없이 활성화된다. 따라서, 불순물 주입에 의해 방해되는 결정 상태가 충분히 회복될 수 있기 때문에, 게이트 전극(510)의 단부에 대응하는 드레인 영역(505)과 그 부근의 트랩 에너지 레벨의 밀도는 감소된다. 그러므로, 박막 트랜지스터(500)의 오프 전류 특성이 향상된다.
상기 구조의 박막 트랜지스터의 제조 방법이 제 10A 도 내지 제 10C 도를 참조로 하여 설명된다.
제 10A 도 내지 제 10C 도는 본 실시예의 박막 트랜지스터의 제조 방법의 일부를 도시하는 공정 단면도이다.
먼저, 제 10A 도에 도시된 바와 같이, 유리, 석영, 사파이어 등으로 형성된 절연 기판(601)상에 약 1×1020cm-3정도의 붕소가 첨가되는 약 2000Å 정도의 비정질 실리콘 박막은 저온 공정으로 퇴적된다. 비정질 실리콘 박막을 선택적으로 에칭함으로써 p+ 영역(602,603)이 형성된다.
다음에, p+ 영역(602,603)의 표면상에는 약 250Å 의 비정질 실리콘막(604)이 이들 영역을 접속하는 방법으로 형성된다.
그리고, 레지스트 패턴(605)이 상기 막(604)상에 형성된다.
다음에, 제 10B도에 도시된 바와 같이, 마스크로써 사용되는 레지스트 패턴(605)에 대해, 약 5×1017cm-3정도의 농도의 p- 영역(606,607)은 붕소의 이온주입에 의해 형성된다.
p+ 영역(602)과 p- 영역(606)이 소스 영역(608)으로 되는 반면에, p+ 영역(603)과 p- 영역(607)은 드레인 영역(609)으로 된다. 그리고, 레지스트 패턴(605)의 마스킹 때문에 이온이 주입되지 않는 영역은 채널 영역(610)으로 된다.
다음에, 레지스트 패턴(605)이 스트립된 후에, 약 600℃ 온도의 질소 분위기에서, 약 4 시간 동안 어닐링을 실행함으로써(고상 성장법 : SPC 법), 비정질 실리콘막은 결정화되고, 동시에 p+ 영역(602,603)과 p- 영역(606,607)에 주입된 불순물을 활성화시킨다.
ECR-CVD 법에서, 산화 실리콘막으로 구성된 게이트 절연막(611)은 전체 표면상에 형성된다.
다음에, 금속과 같은 재료로 만들어진 게이트 전극 재료는 게이트 절연막(611)의 표면상에 퇴적되고, 노광 기술과 같은 기술을 사용하여 게이트 전극 재료를 선택적으로 에칭함으로써, 게이트 전극(612)이 형성된다. 게이트 전극(612)을 에칭으로 형성함에 있어서, 게이트 전극(612)의 일측 단부(613)와 타측 단부(614)는 p- 영역(606,607)의 일측 단부를 중복시킨다.
연속하여, 통상의 공정에 따라, 제 10C 도에 도시된 바와 같이, 실리콘 산화막으로 구성된 층간 절연막(615)과, 접촉홀(616,617)이 형성된 후에, 소스 영역[p+ 영역(602)]의 고농도 영역에 도전적으로 접속되는 소스 전극과, 드레인 영역[p+ 영역(603)]의 고농도 드레인 영역에 도전적으로 접속되는 드레인 전극은 제 9 도에도시된 박막 트랜지스터(500)를 구성하도록 형성된다.
제 7 실시예
제 11A 도 내지 제 11E 도를 참조하면, 제 1 내지 제 6 실시예에 따른 박막 트랜지스터로 구성된 CMOS 회로를 구비하는 반도체 장치의 일 실시예가 하기에 설명된다.
제 11E 도에 도시된 바와 같이, 본 실시예의 반도체 장치의 CMOS 회로(700)는 유리, 석영 및 사파이어로 만들어진 동일한 절연 기판(701)의 표면상에 n 채널형 박막 트랜지스터(700a)와 p 채널형 박막 트랜지스터(700b)를 갖는다. 박막 트랜지스터에는 게이트 전극(714, 715)의 단부가 게이트 절연막(712,713)을 통해서 중복되는 n- 소스 영역(706), n- 드레인 영역(707), p- 소스 영역(708) 및, p- 드레인 영역(709)(저농도 영역)이 있다. 다른 한편, 소스 전극(724,725)과 드레인 전극(726, 727)이 접속되는 n+ 소스 영역(719), p+ 소스 영역(722), n+ 드레인 영역(720) 및, p+ 드레인 영역(723)(고농도 영역)이 있다.
상기 구조인 CMOS 회로(700)를 제조하기 위해서, 먼저, 제 11A 도에 도시된 바와 같이, 유리, 석영 및 사파이어 등으로 만들어진 절연 기판(701)의 표면상에는 다결정 실리콘 등으로 만들어진 약 700Å 두께의 실리콘 박막이 형성된다. 다음에, 상기 박막을 선택적으로 에칭함으로써, 실리콘 박막의 패턴(702 내지 705)이 형성된다. 그 후, 공지된 방법에 따라, 인은 각각 약 5×1018cm-3정도의 n- 소스 영역(706)과 n- 드레인 영역(707)을 패턴화하기 위해 실리콘 박막의 패턴(702,703)에 이온 주입된다. 한편, 붕소는 각각 약 5×1018cm-3정도의 p- 소스 영역(708)과 p- 드레인 영역(709)을 패턴하기 위해 실리콘 박막의 패턴(704, 705)에 이온 주입된다.
그 후, 제 11B 도에 도시한 바와 같이, 다결정 실리콘과 같은 재료로 만들어진 약 1000Å 두께의 실리콘 박막으로 구성된 채널 형성 영역(710)은 n- 소스 영역(706)과 n- 드레인 영역(707) 및, p- 소스 영역(708)과 p- 드레인 영역(709)이 각각 접속되도록 형성된다. 그리고, 전체 장치는 실리콘 산화막으로 구성된 게이트 절연막(712,713)을 형성하기 위해 열산화된다.
이 열산화 처리는 이온이 주입되는 n- 소스 영역(706), n- 드레인 영역(707), p- 소스 영역(708) 및, p- 드레인 영역(709)의 불순물을 활성화시키는 효과를 갖는다. 다음에, 금속, 투명한 도전성 박막, 불순물이 첨가되는 다결정 실리콘 등으로 구성된 게이트 전극(714,715)은 게이트 절연막(712,713)상에 형성된다.
게이트 전극(714,715)의 단부는 게이트 절연막(712,713)을 통해서 n- 소스 영역(706), n- 드레인 영역(707), p- 소스 영역(708) 및, p- 드레인 영역(709)의 단부를 중복시킨다.
제 11C 도에 도시된 바와 같이, 실리콘 산화막으로 구성된 층간 절연막(716)이 형성된 후에, 접촉홀(717)이 이에 형성된다.
그런데, 포토리소그래피 기술과 같을 기술을 사용하면, p- 소스 영역(708)과p- 드레인 영역[p 채널형 박막 트랜지스터(700b)]의 측면을 도포하기 위해 레지스트 패턴(718)이 형성된다. 마스크로써 사용되는 레지스트 패턴(718)과 충간 절연막(716)에 대해, 약 5×1021cm-3의 n+ 소스 영역(719)과 n+ 드레인 영역(720)이 인을 이온 주입함으로써 형성된다.
그후, 레지스트 패턴(718)이 제거된 후에, 제 11D 도에 도시된 바와 같이, 포토리소그래피 기술을 사용하여 n- 소스 영역(706)과 n- 드레인 영역(707)[n 채널형 박막 트랜지스터(700a)]의 측면을 도포하기 위해 레지스트 패턴(721)이 형성된다. 마스크로써 사용되는 레지스트 패턴(721)과 층간 절연막(716)에 대해, 약 5×1021cm-3정도의 p+ 소스 영역(722)과 p+ 드레인 영역(723)은 붕소를 이온 주입함으로써 형성된다.
레지스트 패턴(721)이 제거된 후에, 이온 주입된 각 불순물은 레이저 빔을 조사함으로써 활성화된다. 그후에, 제 11E 도에 도시된 바와 같이 통상의 공정으로, 금속, 투명한 도전성 막 등으로 구성된 소스 전극(724,725)과 드레인 전극(726,727)은 각각 n+ 소스 영역(719), p+ 소스 영역(722), n+ 드레인 영역(720) 및 p+ 드레인 영역(723)에 각각 접속된다.
동일 절연기판(701)상에 형성된 n 채널형 박막 트랜지스터(700a)와 p 채널형 박막 트랜지스터(700b)는 오프 전류 특성과 온 전류 특성을 향상시킨다.
제 8 실시예
박막 트랜지스터를 구비한 대표적인 장치인 액정 표시 패널의 주변 회로 내장형 활성 매트릭스 기판의 구조가 본 발명의 제 8 실시예로써 하기에 설명된다.
제 12 도는 본 실시예의 활성 매트릭스 기판의 전체 구성을 도시한 블럭도이다. 도면에 도시된 바와 같이, 활성 매트릭스 기판(800)은 화소부(800a)와 주변 회로부(800b, 800c)(구동 회로부)로 구분된다. 화소부(800a)에는 제 13 도에 도시된 바와 같이, 화소 영역(803)이 주변 회로부(800b)(주사선 구동 회로)에 접속된 주사선(게이트선)(801a, 801b)(801)과 주변 회로부(800c)(신호선 구동 회로)에 접속된 신호선(802)에 의해 구획된다.
화소부(800a)는 주사선(801a)으로부터 주사 신호에 기초해서 신호선(802)측과 화소 전극측(804)이 접속 상태 및 이들이 차단 상태로 절환하는 박막 트랜지스터(800d)를 갖는다. 박막 트랜지스터(800d)는 낮은 오프 전류를 가져야만 한다. 주변 회로부(800b, 800c)의 CMOS 회로는 도전성의 상이한 형태의 박막 트랜지스터로 구성되어 있고, CMOS 회로는 고속 동작을 가져야만 한다. 따라서, 화소부(800a)의 본 발명에 따른 박막 트랜지스터와 주변 회로부(800b,800c)의 자기 정합 박막 트랜지스터를 사용하는 것이 가능하다.
상기 구조가 아래에 설명된다.
제 14 도에서, 본 실시예에 따른 활성 매트릭스 기판의 화소부에 형성된 박막 트랜지스터와 주변 회로부에 형성된 3 개의 박막 트랜지스터(900a,930a,960a)가 나란히 도시되어 있다.
제 14 도에서, 도면의 우측에 도시된 것이 회로부에 형성된 n 채널형 박막 트랜지스터(960a)이고, 도면의 중앙에 도시된 것이 주변 회로부에 형성된 n 채널형박막 트랜지스터(930a)이고, 도면의 좌측에 도시된 것이 주변 회로부에 형성된 p 채널형 박막 트랜지스터(900a)이다. 주변 회로부에서 CMOS 회로는 p 채널형 박막 트랜지스터(900a)와 n 채널형 박막 트랜지스터(930a)로 구성되어 있다.
이들 박막 트랜지스터(900a, 30a, 960a)중에서, 화소부에 사용되는 n 채널형 박막 트랜지스터(960a)는 제 1 내지 제 7 실시예에 설명한 바와 같이 소스 영역(961a)과 드레인 영역(962a)이 게이트 전극(963a)에 대해 비자기 정합 방법으로 형성되고, 박막 트랜지스터(960a)가 n- 소스 영역(964a)(저농도 소스 영역)과 n- 드레인 영역(965a)(저농도 드레인 영역)을 갖는 게이트 전극(963a)의 단부와 직면하는 구조로 되어 있다. 한편, 주변 회로부에 형성된 p 채널형 박막 트랜지스터(900a, 930a)는 자기 정합 구조를 갖는다. 액정 표시 패널에서, 화소 전극은 화소부의 n 채널형 박막 트랜지스터(960a)의 드레인 영역(962a)에 도전성적으로 접속되고, 아래 설명에서는 통상의 알루미늄 전극이 소스 영역(961a)과 동일한 드레인 영역에 도전성적으로 접속된 구조가 도시된다.
상기 구조의 활성 매트릭스 기판(950a)에서, n 채널형 박막 트랜지스터(960a)는 화소부에 LDD 구조를 가지고, 트랩 에너지 레벨의 밀도가 감소되는 구조를 가지므로, 그 오프 전류는 감소된다. 한편, 주변 회로부에 형성된 n 채널형 박막 트랜지스터(900a)와 p 채널형 박막 트랜지스터(930a)는 작은 기생 용량을 갖는 자기 정합 구조를 갖는다. 따라서, 주변 회로부의 동작 속도가 결코 저하되지 않는다.
제 9 실시예
제 9 실시예에 따른 액정 표시 패널의 주변 회로 내장형 활성 매트릭스 기판의 구조가 아래에 설명된다.
본 실시예의 주변 회로 내장형 활성 매트릭스 기판과 제 8 실시예에 따른 주변 회로 내장형 활성 매트릭스 기판은 기본적으로 동일한 구조를 가지지만, 이들은 화소부와 주변 회로부(구동 회로부)에 사용되는 박막 트랜지스터의 조합에서 다르다. 본 실시예에서, 화소부(800a)에서 사용된 박막 트랜지스터의 오프 전류 특성을 향상시키고, 주변 회로부(800b, 800c)의 동작 속도의 저하없이 활성 매트릭스 기판(800)의 제조 공정에 사용된 마스크의 수를 감소시킴으로써 생산 비용이 저감된다.
박막 트랜지스터의 구조가 아래에 설명된다.
제 15 도는 제 12 도 및 제 13 도에 도시한 액정 표시 패널에서 활성 매트릭스 기판의 화소부에 형성된 박막 트랜지스터와 주변 회로부에 형성된 박막 트랜지스터의 구성을 도시한 단면도이다.
제 15 도에서, 도면의 우측에 도시된 것은 화소부에 형성된 n 채널형 박막 트랜지스터(960)이고, 도면의 중앙에 도시된 것은 주변 회로부에 형성된 n 채널형 박막 트랜지스터(930)이고, 도면중 좌측에 도시된 것은 주변 회로부에 형성된 p 채널형 박막 트랜지스터(900)이다. 주변 회로부에서, CMOS 회로는 p 채널형 박막 트랜지스터(900)와 n 채널형 박막 트랜지스터(930)로 구성되어 있다.
이들 박막 트랜지스터(900, 930, 960)중에, 화소부에 사용되는 n 채널형 박막 트랜지스터(960)와 주변 회로부에 형성된 n 채널형 박막 트랜지스터(930)에는제 1 내지 제 7 실시예에 설명한 바와 같이, 소스 영역(931, 961)과 드레인 영역(932, 962)이 게이트 전극(933, 963)에 대해 비자기 정합 방법으로 형성되고, 상기 박막 트랜지스터(960, 930)가 각각 n- 소스 영역(934, 964)(저농도 소스 영역)과 n- 드레인 영역(935, 936)(저농도 드레인 영역)에서 게이트 전극(933, 963)의 단부와 직면하는 구조로 되어 있다. 한편, 주변 회로부에 형성된 p 채널형 박막 트랜지스터(900)는 자기 정합 구조를 갖는다. 액정 표시 패널에서, 화소 전극이 화소부의 n 채널형 박막 트랜지스터(960)의 드레인 영역(962)에 도전적으로 접속되어 있지만, 아래 설명에선 통상의 알루미늄 전극이 소스 영역(961)과 같은 드레인 영역에 도전성적으로 접속되는 구조를 도시한다.
상기 구조의 활성 매트릭스 기판(950)에서, n 채널형 박막 트랜지스터(960)는 화소부에 LDD 구조를 가지고, 트랩 에너지 레벨의 밀도가 감소되는 구조를 가지므로, 그 오프 전류는 감소된다. 한편, 주변 회로부에 형성된 n 채널형 박막 트랜지스터(930)는 자기 정합적이지 않으므로, 자기 정합 구조보다 많은 기생 용량을 가지며, 동작 속도가 늦어지는 문제가 있다. 그러나, n 채널형 박막 트랜지스터나 p 채널형 박막 트랜지스터는 적은 기생 용량의 자기 정합 구조를 갖는다(본 실시예에선, p 채널형 박막 트랜지스터가 자기 정합이다). 더욱이, 비자기 정합 박막 트랜지스터에서조차, 게이트 전극을 중복시키는 소스와 드레인 영역이 저농도 영역이기 때문에, 기생 용량은 공핍층이 연장되는 방향으로 편향될 때 거의 무시된다.
상술한 것을 고려하면, CMOS 회로가 본 실시예와 같은 구조를 가지도록 형성된다면, 동작 속도는 n 채널형 박막 트랜지스터와 p 채널형 박막 트랜지스터가 자기 정합 구조를 가지는 경우의 속도보다 더 느리지 않다. 따라서, 본 실시예에서는, 두 형태의 박막 트랜지스터가 활성 매트릭스 기판(950)상에 형성되기 때문에, 생산성은 3 형태의 박막 트랜지스터가 사용되는 제 8 실시예에 따른 활성 매트릭스 기판(950)에 비해서 활성 매트릭스 기판의 제조 공정으로 사용되는 마스크의 수를 감소시킴으로써 향상된다.
제 10 실시예
제 16A 도 내지 제 16D 도는 두 형태의 박막 트랜지스터가 제 9 실시예와 같이 액정 표시 패널의 활성 매트릭스 기판상에 형성될 때 화소부와 주변 회로부의 각 박막 트랜지스터의 제조 방법의 일부를 도시한 공정 단면도이다.
먼저, 제 16A 도에 도시된 바와 같이, 유리, 석영, 사파이어 등으로 만들어진 절연 기판(1001)의 표면상에 약 500Å 정도의 비정질 실리콘막(1002)이 퇴적되어 있다. 레지스트 패턴(1003, 1004, 1005)이 상기 비정질 실리콘막(1002)상에 형성된다. 마스크로써 사용되는 이들 패턴에 대해, 인은 약 1×1017cm-3정도의 불순물을 함유하는 저 농도의 영역(1006, 1007, 1008)을 형성하기 위해 이온 주입된다.
다음에, 비정질 실리콘막(1002)은 상기 막을 다결정화하고 동시애 이에 주입된 불순물을 활성화하기 위해 레이저 빔의 조사에 의해 어닐링된다.
다음에, 제 16B 도에 도시된 바와 같이, 비정질 실리콘막(1002)은 실리콘 박막 패턴(1009, 1010, 1011)을 형성하기 위해 선택적으로 에칭된다. 실리콘 박막 패턴(1009, 1010)은 각각 주변 회로부에 p 채널형 박막 트랜지스터와 n 채널형 박막트랜지스터의 활성 영역으로 되는 반면에, 실리콘 박막 패턴(1011)은 화소부에 n 채널형 박막 트랜지스터의 활성 영역으로 된다. 그리고 상술한 저농도 영역(1006, 1007, 1008)은 n 채널형 박막 트랜지스터의 n- 소스 영역(1012, 1013)(저농도 소스 영역)과 n- 드레인 영역(1014, 1015)(저농도 드레인 영역)으로 된다. 불순물이 주입되는 n 채널형 박막 트랜지스터의 활성 영역(1010, 1011)에 있는 영역은 채널 영역(1016, 1017)으로 된다.
다음에, 실리콘 산화막으로 구성된 게이트 절연막(1018)이 ECR-CVD 방법으로 전표면상에 형성된 후에, 금속과 같은 재료로 만들어진 각 게이트 전극(1019, 1020, 1021)은 상기 표면상에 형성된다. 각 게이트 전극(1019, 1020, 1021) 중에, n 채널형 박막 트랜지스터(1023, 1024)를 형성하기 위한 게이트 전극(1020, 1021)의 단부는 게이트 절연막(1018)을 통해서 n- 소스 영역(1012, 1013)과 n- 드레인 영역(1014, 1015)과 직면한다. 화소부에 사용된 박막 트랜지스터(1024)의 드레인 영역(1015)에 있는 연장부(1015a)(하부 전극)에선 저장 용량이 상기 상태의 중복된 게이트 전극(1025)으로 구성되어 있다.
다음에, 제 16C 도에 도시한 바와 같이, 포토리소그래피 기술과 같은 기술을 사용하여, n 채널형 박막 트랜지스터(1023, 1024)의 형성 영역을 도포하는 레지스트 패턴(1026)이 형성되고, 붕소가 이온 주입된다. 이 이온 주입에서, 게이트 전극(1019)은 마스크로서 사용되고, 약 5×1021cm-3정도의 불순물 농도의 소스 영역(1027)과 드레인 영역(1028)은 박막 트랜지스터(1022)에 자기 정합적으로 형성된다.
다음에, 레지스트 패턴(1026)이 제거된 후에, 불순물은 레이저 빔을 조사시킴으로써 활성화된다. 레이저 빔의 조사는 불순물을 활성화시키기 위해 저 레지스트로 실행되고, 주입된 불순물에 의해 방해된 결정 상태를 회복할 수 없다. 주변 회로부에서 사용되는 p 채널형 박막 트랜지스터(1022)는 낮은 오프 전류를 가질 필요가 없다. 따라서, 이 공정에서, 레이저 빔의 조사에 의해 불순물을 활성화시켜서 레지스트를 저하시키기에 충분하다. 결정 상태의 회복성이 요구되지 않는다.
다음에, 제 16D 도에 도시된 바와 같이, 층간 절연막(1029)이 형성된다. 상기 막(1029)의 접촉홀을 사용하여, 소스 전극(1031)과 드레인 전극(1032)은 각 박막 트랜지스터(1022, 1024)에 도전성적으로 연결되어 있다.
상기 설명으로부터 명백한 바와 같이, 본 실시예에서 활성 매트릭스 기판의 제조 방법에서 불순물의 주입으로 사용되는 마스크 패턴과 같이 2 개의 마스크 패턴(1003, 1026)이 사용된다.
이와 대조하면, 주변 회로부를 형성하는 n 채널형 박막 트랜지스터와 p 채널형 박막 트랜지스터가 자기 정합 구조를 가지고, 화소부에 사용되는 박막 트랜지스터가 본 발명에 따른 구조를 가진다면, 3 개의 마스크가 필요하다. 제 9 실시예에서 설명한 바와 같이 회로의 동작 속도는 제 8 및 제 9 실시예와 거의 동일하다. 그러므로, 작동 속도 등의 저하 없이 마스크의 수를 감소시킴으로써 생산 비용이 저감된다.
본 실시예에서, 화소부에 사용된 박막 트랜지스터가 n 채널형이지만, 이것이p 채널형이라면 본 발명의 영역에 유지된다.
액정 표시 패널에는 제 13 도에 도시된 바와 같이, 화소부에 저장 용량(805)을 형성하기 위해 연장부가 드레인 영역의 측면상에 설치되고 상기 상태의 주사선이 연장부를 중복시키는 구조가 채용되는 경향이 있다. 상기 구조를 가지는 저장용량을 형성하기 위해, 비교예인 종래 제조 방법에선 제 7A 도 및 제 7B 도에 도시된 바와 같이 다결정 실리콘막(1101)의 단부에 홀을 개구시킴으로써 만들어진 레지스트 마스크(1102)가 형성된 후에, 이온은 저농도 영역에 연장부(1103)를 만들기 위해 주입되고, 그 다음에 마스크로써 사용되는 게이트 전극(1104)에 대해, 고농도의 불순물은 이온 주입된다. 본 실시예의 제조 방법에 따르면, 제 16A 도 및 제 16B 도에 도시된 바와 같이 저농도 불순물이 주입되는 공정에서 연장부(1015a)는 자동적으로 저농도 영역으로 된다. 연속 공정에서, 제 16B 도에 도시된 바와 같이 게이트 전극(1019, 1020, 1021)이 형성될 때, 상기 전극과 동시에 형성된 상기 상태의 주사선(1025)은 연장부(1015a)를 중복시킴으로써 만들어진다. 따라서, 다른 부가의 공정 없이 화소부에 박막 트랜지스터(1024)를 제조하기 위한 공정을 사용하여 저장 용량을 만드는 것이 가능하다.
제 11 실시예
제 18A도 내지 제 18E 도는 구동부의 CMOS 회로가 비자기 정합 구조를 갖는 n 채널형 박막 트랜지스터와, 고속 동작이 가능한 저기생 용량의 자기 정합 구조를 갖는 p 채널형 박막 트랜지스터로 구성되고, 화소부의 n 채널형 박막 트랜지스터가 비자기 정합 구조를 가지는 액정 표시 패널의 주변 회로 내장형 매트리스 기판의제조 방법의 일부를 도시한 공정 단면도이다.
이 도면에서, n 채널형 박막 트랜지스터(1300a, 1300c)는 상이한 두께의 실리콘막으로 구성된 소스 영역과 드레인 영역을 갖는다. 게이트 전극(1317, 1318)은 얇고, 1×1019cm-3이하의 불순물 농도인 n- 소스 영역(1310, 1311) 및 n- 드레인 영역(1312, 1313)의 일부를 게이트 절연막(1316)을 통해서 중복시킨다.
한편, p 채널형 박막 트랜지스터(300b)에서, p+ 소스 영역(1323)과 p+ 드레인 영역(1324)은 게이트 전극(1319)에 대해 자기 정합되게 형성된다.
n 채널형 박막 트랜지스터(1300a, 1300c)의 소스 영역과 드레인 영역중에 두꺼운 실리콘막으로 구성된 영역은 고불순물 농도의 n+ 소스 영역(1302, 1303)과 n+ 드레인 영역(1304, 1305)이다.
따라서, 기생 레지스트에 따른 온 전류의 저하가 예방된다.
상기 구조의 매트릭스 기판을 제조하기 위하여, 제 18A 도에 도시된 바와 같이, 유리, 석영, 사파이어 등으로 만들어진 절연 기판(1301)상에는 약 5×1021cm-3정도의 인이 첨가되는 약 2000Å 두께의 다결정 실리콘과 같은 n+ 실리콘 박막으로 구성된 n+ 소스 영역(1302, 1303)과 n+ 드레인 영역(1304, 1304)이 형성된다.
약 500Å 두께의 실리콘 패턴(1306, 1307)은 각각 상기 영역(1302, 1303)과 상기 영역(1304, 1305)을 접속하기 위해 상기 표면상에 형성된다. 동시에, p 채널형 박막 트랜지스터(300b)를 형성하기 위한 실리콘 패턴(1308)이 형성된다.
다음에, 제 18B 도에 도시된 바와 같이, 레지스트 패턴(1309)이 포토리소그래피 기술을 사용하여 형성되고, 마스크로써 사용되는 패턴(1309)에 대해, 이온 주입은 실리콘 박막(1306, 1307)의 일부를 약 5×1018cm-3정도의 농도로 하기 위해 실행된다.
상기 영역은 GOLDO 형(게이트 중복 LDD 형)의 박막 트랜지스터의 n- 소스 영역(1310, 1311)과 드레인 영역(1312, 1313)으로 된다.
이온이 주입되지 않는 실리콘 패턴(1306, 1307)의 영역은 채널 영역(1314, 1315)으로 된다.
레지스트 패턴(1309)이 스트립된 후에, 전체 표면상에 레이저 빔의 조사에 의해 주입된 불순물은 활성화되고, 동시에 채널 영역(1314, 1315)의 결정립은 트랜지스터의 특성을 향상시킴으로써 증대된다.
그 후, 제 18C 도에 도시된 바와 같이, 실리콘 산화막과 같은 절연막으로 구성된 게이트 산화막(1316)은 전표면상에 형성되고, 그 표면상에 금속, 투명한 도전막, 불순물이 첨가되는 다결정 실리콘막 등으로 만들어진 게이트 전극(1317, 1318, 1319)이 형성된다. 게이트 전극(1317, 1318)은 게이트 절연막(1316)을 통해서 n- 소스 영역(1310, 1311)과 드레인 영역(1312, 1313)의 일부를 중복시킨다. 그리고, 화소부에 사용되는 박막 트랜지스터의 n+ 드레인 영역(1305)의 일부는 저장 용량을 형성하기 위해 게이트 절연막(1316)을 통해서 상기 상태의 게이트 전극(1320)을 중복시킨다.
다음에, 제 18D 도에 도시된 바와 같이, 포토리소그래피 기술을 사용하면 n채널형 박막 트랜지스터(1300a)와 화소부의 n 채널형 박막 트랜지스터(1300c)를 도포하기 위해 레지스트 패턴(1321,1322)이 형성된다. 마스크로써 사용되는 레지스트 패턴에 대해 붕소는 약 5×1021cm-3의 P- 소스 영역(1323)과 p+ 드레인 영역(1324)을 형성하기 위해 이온 주입된다. 이온이 주입되지 않는 영역은 채널 형성 영역(1325)으로 된다.
레지스트 패턴(1321, 1322)이 제거된 후에, 불순물은 레이저 빔의 조사에 의해 활성화된다. 그 후, 통상의 공정에서 제 18E 도에 도시된 바와 같이, 실리콘 산화막으로 구성된 층간 절연막(1326)이 형성된 후에, 접촉홀(1327)은 이에 만들어진다.
이들 접촉홀(1327)을 통해서 소스 전극(1328, 1329, 1330)은 n+ 소스 영역 (1302), n+ 소스 영역(1303) 및 p+ 소스 영역에 접속되는 반면에, 드레인 전극(1331, 1332)은 n+ 드레인 영역(1304)과 p+ 드레인 영역(1324)에 접속된다. 그리고 화소 전극(1333)은 화소부의 박막 트랜지스터의 n+ 드레인 영역(1305)에 접속된다.
상술한 바와 같이, 본 실시예에서는 n- 소스 영역(1311)과 n- 드레인 영역(1313)은 게이트 전극(1317, 1318)이 형성되기 전에 활성화되기 때문에, 게이트 전극(1318)의 재료는 활성 조건에 의해 제한됨 없이 선택된다. 따라서, 게이트 전극(1318)은 금속으로 만들어진다.
화소부에 적은 오프 전류량의 n 채널형 박막 트랜지스터(1300c)를 설정하기위해, 주변 회로부의 n 채널형 박막 트랜지스터(1300a)의 구조와 같은 구조를 가지므로, 그 제조 공정이 간단하다.
이경우에, 주변 회로부에 CMOS 회로를 형성하기 위해 p 채널형 박막 트랜지스터(1300b)가 자기 정합 구조를 가진다면, 동작 속도는 저하되지 않는다. 그리고, 오프 전류 특성을 고려할 필요가 없기 때문에 p 채널형 박막 트랜지스터(1300b)는 공정수의 증가를 최소화하기 위해 하나의 실리콘 패턴으로 구성된 고농도의 소스 영역과 드레인 영역으로 구성되어 있다.
제 12 실시예
본 실시예에서, n 채널형 박막 트랜지스터는 주변 회로 내장형 액정 표시의 화소부에 사용되고, CMOS 회로는 고속 동작 가능한 적은 기생 용량의 자기 정합 박막 트랜지스터로 구성된다.
본 실시예는 3 형태의 박막 트랜지스터가 사용되는 제 8 실시예의 변형예이다.
제 19A 도 내지 제 19E 도는 공정 단면도이다.
제 19E 도에 도시된 바와 같이, 본 실시예의 활성 매트릭스 기판에서 공통의 절연기판(1401)중에 화소부에는 GOLDD 구조를 갖는 n 채널형 박막 트랜지스터(1400a)가 있는 반면에, 주변 회로부에는 자기 정합 구조를 갖는 n 채널형 박막 트랜지스터(1400b)와 p 채널형 박막 트랜지스터(1400c)로 구성된 CMOS 회로가 있다.
이들 박막 트랜지스터를 제조하기 위하여, 먼저, 제 19A 도에 도시된 바와같이, 약 1000Å 의 다결정 실리콘 박막이 유리와 같은 재료로 만들어진 절연기판(1401)의 표면상에 퇴적되고, 실리콘 박막 패턴(1402, 1403, 1404, 1405, 1406, 1407) 실리콘 박막을 선택적으로 에칭함으로써 형성된다. 그 후, 인은 약 5×1018cm-3정도의 농도의 실리콘 박막 패턴(1402, 1403, 1404, 1405, 1406, 1407)을 형성하기 위해 전 표면에 이온 주입된다.
약 1000Å 정도의 다결정 실리콘막과 같은 실리콘 박막으로 구성된 채널 영역(1408, 1409, 1410)은 실리콘 박막 패턴(1402, 1403), 패턴(1404, 1405) 및 패턴(1406, 1407)을 각각 접속하는 방법으로 형성된다.
제 19B 도에 도시된 바와 같이, 전체 표면은 실리콘 박막으로 구성된 게이트 절연막(1411, 1412, 1413)을 형성하기 위해 열산화된다.
이 열처리 공정은 주입된 이온을 활성화시키는 효과를 갖는다.
다음에, 금속, 투명 도전막, 불순물이 주입되는 다결정 실리콘막 등으로 구성된 게이트 전극(1414, 1415, 1416)은 게이트 절연막(1411, 1412, 1413)의 표면상의 화소부에 형성된다. 게이트 전극(1414)은 게이트 절연막(1411)을 통해서 n- 실리콘 박막 패턴(1402, 1403)의 일부를 중복시킨다. 한편, 게이트 전극(1415, 1416)은 각각 n- 실리콘 박막 패턴(1404, 1405)을 중복시키지 않는다.
제 19C 도에 도시된 바와 같이, 포토리소그래피 기술을 사용하여, 레지스트 패턴(1417, 1418)은 p 채널형 박막 트랜지스터와 화소부의 n 채널형 박막 트랜지스터의 적어도 게이트 전극 단부를 중복시키는 방법으로 형성된다. 마스크로 사용되는 레지스트 패턴에 대해 인은 n+ 소스 영역(1419, 1420)과 n+ 드레인 영역(1421, 1422)을 형성하기 위해 이온 주입된다.
레지스트 패턴(1417, 1418)이 제거된 후, 제 19B 도에 도시된 바와 같이 포토리소그래피 기술을 사용하면 레지스트 패턴(1423, 1424)은 n 채널형 트랜지스터와 화소부의 n 채널형 트랜지스터를 도포하기 위해 영역에 형성된다. 마스크로써 사용되는 패턴에 대해, 붕소는 약 5×1021cm-3정도의 p+ 소스 영역(1425)과 p+ 드레인 영역(1426)을 형성하기 위해 이온 주입된다.
레지스트 패턴(1417, 1418)이 제거된 후에, 제 19E 도에 도시된 바와 같이, 불순물은 레이저 빔의 조사에 의해 활성화된다.
그후에, 통상의 공정으로, 금속, 투명 도전막 등으로 구성된 소스 전극(1427, 1428, 1429)과 드레인 전극(1430, 1431, 1432)은 n+ 소스 영역(1419, 1420), p+ 소스 영역(1425), n+ 드레인 영역(1421, 1422) 및 p+ 드레인 영역(1426) 각각에 접속되어 있다. GOLDD 구조를 갖는 n 채널형 박막 트랜지스터(1400Ca)가 화소부에 형성되는 반면에, 자기 정합 구조를 갖는 n 채널형과 p 채널형 박막 트랜지스터(1400b, 1400c)는 주변 회로부에 형성된다.
본 발명은 박막 트랜지스터, 반도체 장치와 같은 고체 장치, 액정 표시 패널과 같은 표시 장치 및, 박막 트랜지스터의 제조 방법에 관한 것이다. 특히, 본 발명은 박막 트랜지스터의 전기 특성의 기술을 향상시키는 것에 관한 것이다.
상기 설명으로부터 명백한 바와 같이, 본 발명에 따르면, 소스 영역과 드레인 영역에 게이트 전극의 단부를 게이트 절연막을 통해서 중복시키기 위한 영역은 게이트 전극이 형성되는 공정보다 선행 공정으로 형성된 저농도 영역이다. 따라서,본 발명에 따르면, 소스 영역과 드레인 영역에 주입된 불순물이 활성화될 때, 게이트 전극은 아직 형성되지 않는다. 따라서, 불순물이 게이트 전극의 구성 재료의 내열성에 의해 제한됨 없이 활성화되고, 불순물의 주입에 의해 야기된 결정 상태의 장애가 충분히 회복될 수 있기 때문에, 드레인 영역과 그 부근의 트랩 에너지 레벨의 밀도는 감소된다. 그리고 드레인 영역이 저농도 영역에 게이트 전극을 중복시키기 때문에, 상기 영역의 전계 강도는 적다. 그러므로, 박막 트랜지스터의 오프 전류 특성의 향상이 얻어진다.
저농도 영역이 실리콘막에 대한 불순물 주입 후에 실리콘막의 결정화가 실행되는 영역이라면, 공정수의 감소로 인해 생산성의 향상이 더해지고 결정 상태가 결정화 처리후에 불순물 주입에 의해 방해되지 않기 때문에 오프 전류 특성이 더 향상되는 장점이 있다.
저농도 영역의 막 두께가 채널 영역의 막 두께와 동일할 때, 상기 표면은 평편하고 전계는 국부적으로 집중되지 않는다.
그러므로 오프 전류 특성이 향상된다. 저농도 영역의 막이 불순물 농도에 의해 결정된 공핍층보다 더 얇다면, 공핍층은 저농도 영역의 하부면에 도달하므로 기생 용량은 감소된다.
저농도 영역 또는 고농도 영역에 접속하는 막 두께 영역이 소스 영역과 드레인 영역에 설성된다면, 상기 영역의 기생 레지스트가 감소되므로 동작 속도는 저하되지 않는다.
화소부에 구비된 상기 박막 트랜지스터(n 채널형 박막 트랜지스터)의 액정표시 패널에서, 동일한 n 채널형 박막 트랜지스터가 구동 회로부의 CMOS 회로에 사용되고, n 채널형 박막 트랜지스터의 CMOS 회로를 구성하는 p 채널형 박막 트랜지스터가 자기 정합 구조를 가진다면, 상기 공정은 간단하고, 구동 회로의 고속 동작은 각 공정의 최대 사용으로 실현된다.
자기 정합 구조를 갖는 박막 트랜지스터가 구동 회로부이기 때문에, 오프 전류 특성은 엄격한 조건을 부과하지 않는다.
그래서 공정수의 증가는 일체식 고농도 영역과 같은 트랜지스터를 형성함으로써 최소화된다.
더욱이, 저농도 영역등이 동시에 형성되고 상기 상태의 게이트선과의 사이에 저장 용량을 형성하기 위한 연장 영역이 액정 표시 패널의 드레인 영역에 형성된다면, 저장 영역은 다른 공정의 사용으로 구성된다.

Claims (20)

  1. 기판의 표면측에, 소스 영역과 드레인 영역의 사이에서 채널을 형성할 수 있는 채널 형성 영역과, 이 채널 형성 영역의 표면측에 게이트 절연막을 통해 대면하는 게이트 전극을 가지고 있고, 상기 소스 영역 및 상기 드레인 영역에서, 상기 게이트 전극의 단부에 대해 상기 게이트 절연막을 통해 중첩하는 영역은, 상기 게이트 전극보다 앞선 공정으로 형성되는 저농도 영역이며, 이 저농도 영역의 불순물 농도는 1×1020cm-3이하이고, 그 막 두께는 약 500Å 이하인 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 저농도 영역은, 상기 기판의 표면측에 형성되는 실리콘막에 대해 불순물이 주입된 후에 그 결정화 처리가 실시되는 영역인 것을 특징으로 하는 박막 트랜지스터.
  3. 제1항에 있어서, 상기 소스 영역 및 상기 드레인 영역은, 각각 상기 저농도 영역에 대해 높은 불순물 농도로 접속되는 저저항 영역을 가지는 것을 특징으로 하는 박막 트랜지스터.
  4. 제1항에 있어서, 상기 소스 영역 및 상기 드레인 영역은, 각각 상기 저농도영역에 대해 그보다 두꺼운 막 두께로 접속되는 저저항 영역을 가지는 것을 특징으로 하는 박막 트랜지스터.
  5. 제1항에 있어서, 상기 채널 형성 영역과, 상기 소스 영역 및 상기 드레인 영역은, 별개의 공정으로 형성되는 영역인 것을 특징으로 하는 박막 트랜지스터.
  6. 제1항에 있어서, 상기 저농도 영역의 막 두께는, 상기 채널 형성 영역의 막 두께와 동등한 것을 특징으로 하는 박막 트랜지스터.
  7. 제1항에 있어서, 상기 저농도 영역의 막 두께는 상기 게이트 전극에 전위가 인가될 때 상기 저농도 영역의 불순물 농도에 의해 두께가 규정되는 상태로 형성되는 공핍층의 두께에 비해 얇은 것을 특징으로 하는 박막 트랜지스터.
  8. 제1항, 제2항 내지 제7항 중 어느 한 항에서 규정하는 박막 트랜지스터를 가지는 것을 특징으로 하는 고체 장치.
  9. 제1항 제2항 내지 제7항 중 어느 한 항에서 규정하는 박막 트랜지스터와, 이 박막 트랜지스터에 대해 역도전형이고, 소스 영역 및 드레인 영역이 게이트 전극에 대해 자기 정합적으로 형성되는 박막 트랜지스터를 사용하여 구성되는 CMOS 회로를 가지는 것을 특징으로 하는 고체 장치.
  10. 제1항, 제2항 내지 제7항 중 어느 한 항에서 규정하는 박막 트랜지스터를 활성 매트릭스 배열의 화소 트랜지스터로서 가지는 것을 특징으로 하는 표시 장치.
  11. 제10항에 있어서, 상기 드레인 영역은, 그 구성 부분과 동시에 형성되고, 선행 상태의 주사선과의 사이에 유지 용량을 형성하기 위한 연장 설치 영역을 가지는 것을 특징으로 하는 표시 장치.
  12. 제10항 또는 제11항에 있어서, 상기 활성 매트릭스 배열과 함께 동일 기판상에 형성되는 구동 회로부에서는, 그 CMOS 회로가, 상기 박막 트랜지스터와 동일한 구조의 비자기 정합형의 박막 트랜지스터와, 그 박막 트랜지스터에 대해 도전형이 역이고, 게이트 전극에 대해 자기 정합적으로 형성되는 박막 트랜지스터를 가지는 것을 특징으로 하는 표시 장치.
  13. 제10항 또는 제11항에 있어서, 상기 활성 매트릭스 배열과 함께 동일 기판상에 형성되는 구동 회로에서는, 그 CMOS 회로가 게이트 전극에 대해 자기 정합적으로 형성되는 n 채널형 박막 트랜지스터 및 p 채널형 박막 트랜지스터로 구성되어 있는 것을 특징으로 하는 표시 장치.
  14. 제10항 또는 제11항에 있어서, 상기 기판상에 형성되는 박막 트랜지스터 중에서, 상기 자기 정합형의 박막 트랜지스터의 소스 영역 및 드레인 영역의 막 두께는, 상기 비자기 정합형의 박막 트랜지스터의 상기 저농도 영역의 막 두께와 동등한 것을 특징으로 하는 표시 장치.
  15. 제10항 또는 제11항에 있어서, 상기 자기 정합형의 박막 트랜지스터의 소스 영역 및 드레인 영역은, 불순물 농도가 약 1×1020cm-3이상이고, 상기 비자기 정합형의 박막 트랜지스터의 상기 저농도 영역은, 불순물 농도가 약 1×1020cm-3이하인 것을 특징으로 하는 표시 장치.
  16. 제1항에 있어서, 상기 기판의 표면측에 상기 저농도 영역을 형성하는 공정을, 적어도 상기 게이트 전극을 형성하는 공정 이전에 행하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  17. 제16항에 있어서, 적어도 상기 저농도 영역을 형성하기 위한 실리콘막을 형성하고, 상기 실리콘막의 내부에 불순물을 주입한 후에 상기 실리콘막에 대해 행하는 결정화 처리가 불순물의 활성화를 겸하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  18. 제16항에 있어서, 상기 결정화 처리는, 상기 실리콘막에 대해 레이저빔을 조사하여 그것을 결정화함과 동시에, 상기 실리콘막 내부의 불순물을 활성화하는 레이저 어닐링법인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  19. 제16항에 있어서, 상기 결정화 처리는, 상기 실리콘막에 대해 저온도로 장시간의 어닐링을 실시하여 그것을 결정화함과 동시에, 상기 실리콘막 내부의 불순물을 활성화하는 고상 성장법인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  20. 제16항에 있어서, 상기 결정화 처리는, 상기 실리콘막에 대해 램프 어닐링을 행하여 그것을 결정화함과 동시에, 상기 실리콘막 내부의 불순물을 활성화하는 고속 열 어닐링법인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5953582A (en) * 1993-02-10 1999-09-14 Seiko Epson Corporation Active matrix panel manufacturing method including TFTS having variable impurity concentration levels
DE19500380C2 (de) * 1994-05-20 2001-05-17 Mitsubishi Electric Corp Aktivmatrix-Flüssigkristallanzeige und Herstellungsverfahren dafür
US6133620A (en) 1995-05-26 2000-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for fabricating the same
JP3403812B2 (ja) * 1994-05-31 2003-05-06 株式会社半導体エネルギー研究所 薄膜トランジスタを用いた半導体装置の作製方法
US5915174A (en) * 1994-09-30 1999-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for producing the same
JP3494720B2 (ja) * 1994-11-01 2004-02-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法、ならびにアクティブマトリクス型の液晶ディスプレー及びイメージセンサー
KR0146899B1 (ko) * 1994-11-28 1998-09-15 김광호 액정 디스플레이 박막트랜지스터소자 및 제조 방법
KR0145900B1 (ko) * 1995-02-11 1998-09-15 김광호 박막 트랜지스터 액정디스플레이 소자 및 그 제조방법
JP3292657B2 (ja) * 1995-04-10 2002-06-17 キヤノン株式会社 薄膜トランジスタ及びそれを用いた液晶表示装置の製造法
US6933182B1 (en) * 1995-04-20 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device and manufacturing system thereof
KR100218500B1 (ko) * 1995-05-17 1999-09-01 윤종용 실리콘막 및 그 제조 방법과 이를 포함하는 박막트랜지스터 및 그 제조방법
JPH0955499A (ja) * 1995-08-11 1997-02-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100192593B1 (ko) * 1996-02-21 1999-07-01 윤종용 폴리 실리콘 박막 트랜지스터의 제조방법
JP3527009B2 (ja) * 1996-03-21 2004-05-17 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3525316B2 (ja) * 1996-11-12 2004-05-10 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
US6140160A (en) * 1997-07-28 2000-10-31 Micron Technology, Inc. Method for fabricating a simplified CMOS polysilicon thin film transistor and resulting structure
KR100269600B1 (ko) * 1997-09-24 2000-10-16 김영환 박막트랜지스터의 제조방법
JPH11112002A (ja) * 1997-10-07 1999-04-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその製造方法
KR19990039940A (ko) * 1997-11-15 1999-06-05 구자홍 박막트랜지스터 제조방법
US6338987B1 (en) 1998-08-27 2002-01-15 Lg.Philips Lcd Co., Ltd. Method for forming polycrystalline silicon layer and method for fabricating thin film transistor
JP4536186B2 (ja) * 1998-11-16 2010-09-01 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6501098B2 (en) 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
KR20000033832A (ko) * 1998-11-26 2000-06-15 윤종용 액정 표시 장치용 다결정 규소 박막 트랜지스터 기판의 제조 방법
JP4641582B2 (ja) * 1998-12-18 2011-03-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6469317B1 (en) 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
EP1031873A3 (en) 1999-02-23 2005-02-23 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US6674136B1 (en) * 1999-03-04 2004-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having driver circuit and pixel section provided over same substrate
US6531713B1 (en) 1999-03-19 2003-03-11 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and manufacturing method thereof
TW444257B (en) 1999-04-12 2001-07-01 Semiconductor Energy Lab Semiconductor device and method for fabricating the same
KR100333276B1 (ko) 1999-05-20 2002-04-24 구본준, 론 위라하디락사 액정표시장치의 ｔｆｔ 및 그 제조방법
US7245018B1 (en) * 1999-06-22 2007-07-17 Semiconductor Energy Laboratory Co., Ltd. Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
TW515109B (en) * 1999-06-28 2002-12-21 Semiconductor Energy Lab EL display device and electronic device
JP2001015553A (ja) * 1999-06-29 2001-01-19 Rohm Co Ltd 半導体装置の製造方法
US6384427B1 (en) * 1999-10-29 2002-05-07 Semiconductor Energy Laboratory Co., Ltd. Electronic device
JP4727029B2 (ja) * 1999-11-29 2011-07-20 株式会社半導体エネルギー研究所 Ｅｌ表示装置、電気器具及びｅｌ表示装置用の半導体素子基板
US7023021B2 (en) 2000-02-22 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
EP1139394A3 (en) 2000-03-30 2006-02-15 International Business Machines Corporation Method and device for electric field assisted anneal
US6274465B1 (en) * 2000-03-30 2001-08-14 International Business Machines Corporataion DC electric field assisted anneal
TWI286338B (en) * 2000-05-12 2007-09-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US6995048B2 (en) * 2001-05-18 2006-02-07 Sanyo Electric Co., Ltd. Thin film transistor and active matrix type display unit production methods therefor
JP5038560B2 (ja) 2001-08-01 2012-10-03 ゲットナー・ファンデーション・エルエルシー 電界効果型トランジスタ及びその製造方法並びに該トランジスタを使った液晶表示装置及びその製造方法
JP4256087B2 (ja) * 2001-09-27 2009-04-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6638776B2 (en) * 2002-02-15 2003-10-28 Lsi Logic Corporation Thermal characterization compensation
JP4271413B2 (ja) * 2002-06-28 2009-06-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100623230B1 (ko) * 2003-11-29 2006-09-18 삼성에스디아이 주식회사 박막 트랜지스터의 제조 방법
JP4211644B2 (ja) * 2004-03-15 2009-01-21 セイコーエプソン株式会社 電気光学装置の製造方法
TWI267213B (en) * 2006-01-27 2006-11-21 Ind Tech Res Inst Organic light emitting device with integrated color filter and method of manufacturing the same
EP2008264B1 (en) * 2006-04-19 2016-11-16 Ignis Innovation Inc. Stable driving scheme for active matrix displays
US8896065B2 (en) * 2008-04-14 2014-11-25 Sharp Laboratories Of America, Inc. Top gate thin film transistor with independent field control for off-current suppression
JP5234333B2 (ja) * 2008-05-28 2013-07-10 Ｎｌｔテクノロジー株式会社 ゲート線駆動回路、アクティブマトリクス基板及び液晶表示装置
JP2015065202A (ja) 2013-09-24 2015-04-09 株式会社東芝 半導体素子、表示装置、半導体素子の製造方法及び表示装置の製造方法
KR102324764B1 (ko) * 2014-11-21 2021-11-10 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US9508860B2 (en) * 2014-12-31 2016-11-29 Shenzhen China Star Optoelectronics Technology Co., Ltd. Lateral gate electrode TFT switch and liquid crystal display device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58142566A (ja) * 1982-02-19 1983-08-24 Seiko Epson Corp 薄膜半導体装置
JPS58206121A (ja) * 1982-05-27 1983-12-01 Toshiba Corp 薄膜半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6294796B1 (en) * 1982-04-13 2001-09-25 Seiko Epson Corporation Thin film transistors and active matrices including same
JPH0697694B2 (ja) * 1983-08-25 1994-11-30 セイコーエプソン株式会社 相補型薄膜トランジスタ
JPH0740607B2 (ja) * 1984-10-03 1995-05-01 ソニー株式会社 薄膜トランジスタの製造方法
JPS61104371A (ja) * 1984-10-22 1986-05-22 Sony Corp 誤り率測定方法
JPS61104671A (ja) * 1984-10-29 1986-05-22 Sharp Corp 電界効果トランジスタ
JPS61170724A (ja) * 1985-01-25 1986-08-01 Seiko Instr & Electronics Ltd アクテイブマトリクス表示装置用基板
JPH02246277A (ja) * 1989-03-20 1990-10-02 Matsushita Electron Corp Ｍｏｓトランジスタおよびその製造方法
JPH0783127B2 (ja) * 1989-04-20 1995-09-06 三菱電機株式会社 半導体装置
JP2811786B2 (ja) * 1989-08-22 1998-10-15 セイコーエプソン株式会社 薄膜トランジスタ
JP2979196B2 (ja) * 1990-09-05 1999-11-15 セイコーインスツルメンツ株式会社 光弁用半導体基板装置及びその製造方法
JPH04139764A (ja) * 1990-10-01 1992-05-13 Canon Inc 絶縁ゲート薄膜トランジスタの製造方法
JP2794678B2 (ja) * 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JP2650543B2 (ja) * 1991-11-25 1997-09-03 カシオ計算機株式会社 マトリクス回路駆動装置
US5266504A (en) * 1992-03-26 1993-11-30 International Business Machines Corporation Low temperature emitter process for high performance bipolar devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58142566A (ja) * 1982-02-19 1983-08-24 Seiko Epson Corp 薄膜半導体装置
JPS58206121A (ja) * 1982-05-27 1983-12-01 Toshiba Corp 薄膜半導体装置の製造方法

Also Published As

Publication number Publication date
EP0602250B1 (en) 1999-08-25
TW268133B (ko) 1996-01-11
US5757048A (en) 1998-05-26
EP0602250A1 (en) 1994-06-22
EP0602250A4 (en) 1996-01-03
WO1994000882A1 (en) 1994-01-06
KR940702312A (ko) 1994-07-28
DE69326123D1 (de) 1999-09-30
US5508216A (en) 1996-04-16
DE69326123T2 (de) 1999-12-23

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