KR100323080B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 핫캐리어 스트레스에 의한 소자특성이 저하되는 것을 방지하고 또한, 오프전류를 제어할 수 있는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
본 발명의 박막 트랜지스터는 절연기판과, 절연기판 위에 형성되고 좌우대칭으로 단차진 홈을 가지며 홈 양측부위에는 각각의 소오스/드레인영역을 갖는 소자실리콘층과, 홈에 형성되며 게이트절연막이 개재된 게이트전극과, 제2실리콘층 위에 형성되고 소오스영역과 연결되는 소오스전극 및 소오스전극과 대향되도록 형성되며 드레인영역과 연결되는 드레인전극을 구비한 것이 특징이다.
상기 구조를 갖는 본 발명의 박막 트랜지스터 제조방법은 절연기판 위에 제 1실리콘층을 형성하는 공정과, 제 1실리콘층 위에 소정영역을 덮는 제 1마스크 패턴을 형성하는 공정과, 절연기판 위에 제 1마스크 패턴을 덮는 제 2실리콘층을 형성하는 공정과, 제2실리콘층 위에 제 1마스크 패턴과 대응된 부분을 노출시키도록 제 2마스크 패턴을 형성하는 공정과, 제 2마스크 패턴을 마스크로 활성층 및 제 1마스크 패턴을 제거함으로써 상기 제 1실리콘층에 홈을 형성하는 공정과, 제 2마스크 패턴을 제거하는 공정과, 홈에 게이트절연막을 개재시키어 게이트전극을 형성하는 공정과, 제1실리콘층과 제2실리콘층에 게이트전극을 마스크로 하여 제 1도전형의 불순물이온을 주입함으로써 소오스/드레인영역을 형성하는 공정과, 제2실리콘층 위에 소오스/드레인영역과 연결되는 각각의 소오스/드레인전극을 형성하는 공정을 구비한 것이 특징이다.
따라서, 본 발명의 구조에서는 본 발명에서는 채널영역의 단면적이 종래의 채널영역의 단면적보다 얇게 되도록 형성함에 따라, 오프전류를 제어할 수 있고 또한, 핫캐리어 스트레스에 의한 소자 특성이 저하되는 이점이 있다.
Description
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 특히, 핫캐리어 스트레스에 의해 소자특성이 저하되는 것이 방지될 뿐더러, 오프전류 또한 제어될 수 있는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 액정표시장치에 형성되는 박막 트랜지스터는 현재까지 비정질실리콘을 이용하고 있으나, 비정질실리콘에 비하여 전자나 전공의 이동도가 높은 다결정실리콘을 이용할 경우 패널 상에 별도의 구동회로부를 부착하지 않고 내장할 수 있기 때문에 점차로 저온의 다결정실리콘으로 대체되고 있는 실정이다.
이 저온의 다결정실리콘 박막 트랜지스터를 사용하는 액정표시장치는 유리기판 상에 구동회로부와 화소부가 함께 내장된 구조를 취하고 있는 데, 구동회로부의 박막 트랜지스터는 다결정실리콘의 특성 상 빠른 주파수에서 스위칭이 가능하다.
이 때, 스위칭 동작(switching operation) 측면에서는 일반적으로 박막 트랜지스터가 '온(on)' 상태와 '오프(off)' 상태라 할 수 있는 두 개의 전도상태로 제어되며, 이 두 개의 전도상태는 한 상태에서 다른 상태로 스위칭되는 시간이 되도록 적게 소요되어야 한다.
화소부의 화소 스위칭용 박막 트랜지스터는 오프상태에서의 드레인전류값이 클 경우에 그 작동에 장애를 일으키므로, 화소부에서는 오프전류를 적절한 수준으로 낮추기 위해 엘디디(LDD:Lightly Doped Drain) 구조, 옵셋(offset)구조, 듀얼게이트(dual gate) 구조 등이 종래에 제안된 바 있다.
도 1은 종래기술에 따른 박막 트랜지스터의 단면도이고, 도 2a 내지 도 2d는 종래기술에 따른 박막 트랜지스터의 제조 과정을 보인 공정단면도이다.
종래의 박막 트랜지스터는 도 1과 같이, 절연기판(100)에는 완충산화막(102)이 개재되고, 각각의 소오스/드레인영역(n+:104a, 104b), 엘디디영역(n-:104d, 104e)과 채널영역(104c)을 갖는 활성층(104)이 형성되어져 있다.
활성층(104)에는 게이트절연막(114)이 개재된 게이트전극(116)이 형성되어져 있으며, 이 게이트전극(116) 하부에는 상기의 엘디디영역(n-:104d, 104e) 및 채널영역(104c)이 위치된다.
활성층(104)에는 게이트전극(116)을 덮으며, 소오스/드레인영역(n+:104a, 104b)을 노출시키는 제 1콘택홀(h1)을 갖는 층간절연막(122)이 형성되어져 있다.
층간절연막(122)에는 활성층(104)의 소오스영역(104a)과 연결되는 소오스전극(130) 및 이 소오스전극(130)과 대향되며 드레인영역(104b)과 연결되는 드레인전극(140)이 형성되어져 있다.
상기 구조를 갖는 종래의 박막 트랜지스터의 제조 과정을 알아본다.
도 2a와 같이, 유리 등의 절연기판(100)에 완충산화막(102) 및 불순물이 도핑되지 않은 비정질실리콘인 제 1실리콘층을 순차적으로 형성한다.
그리고 제 1실리콘층 위에 감광막(photoresist)을 도포한 후, 소정영역 잔류되도록 패턴 식각하여 제 1마스크 패턴(106)을 형성한다.
이 후, 제 1실리콘층에 제 1마스크 패턴(106)을 마스크로 하여 제 1도전형의 불순물을 저농도로 도핑시킨다. 이 과정에서 제 1실리콘층에 저농도 불순물영역(n-:104d, 104e)이 형성된다.
그리고, 저농도 불순물영역(n-:104d, 104e)을 갖는 제 1실리콘층에 레이저빔을 조사시키어 결정화시킨다.이 후에서, 불순물 도핑 및 결정화된 제 1실리콘층을활성층(104)이라 명명한다.
도 2b와 같이, 제 1마스크 패턴을 제거한다.
활성층(104)에 절연막과 금속막을 순차적으로 적층한 후, 저농도 불순물영역(n-:104d, 104e)을 일부 덮도록 패턴식각하여 게이트절연막(114) 및 게이트전극(116)을 형성한다. 도면번호 104c는 채널영역이 된다.
도 2c와 같이, 활성층(104)에 게이트전극(116)을 마스크로 하여 제 1도전형의 불순물을 고농도로 도핑시킴으로써 고농도 불순물영역(n+:104a, 104b)이 형성된다.
즉, 상기의 과정을 통해, 도면의 좌측에서부터 순차적으로 설명하면, 활성층(104)에는 고농도 불순물영역(n+:104a), 저농도 불순물영역(n-:104d), 채널영역(104c), 저농도 불순물영역(n-:104e), 고농도 불순물영역(n+:104b)이 형성된다.
이 때, 활성층(104)의 저농도 불순물영역(n-)은 엘디디영역이 되며, 고농도 불순물영역(n+)은 소오스/드레인영역이 된다.
도 2d와 같이, 활성층(104)에 유기절연막 또는 산화실리콘 등을 증착하여 층간절연막(122)을 형성한 후, 소오스/드레인영역(n+:104a, 104b)을 노출시키도록 패턴 식각하여 제 1콘택홀(h1)을 형성한다.
그리고 층간절연막(122) 위에 금속막을 증착한 후, 소오스/드레인영역(n+:104a, 104b)을 덮도록 패턴 식각하여 소오스/드레인전극(130)(140)을 형성한다.
도 3은 상기 구조를 갖는 종래의 박막 트랜지스터를 적용한 액정표시장치의 공정단면도이다.
도 3과 같이, 층간절연막(122) 위에 상기 기술에 따라 제조된 박막 트랜지스터 전면을 덮되, 드레인전극(140)을 노출시키는 제 2콘택홀(h2)을 갖도록 평탄화층(124)을 형성한다.
그리고 평탄화층(124) 위에 ITO(Indium Tin Oxide)를 증착한 후, 드레인전극(140)을 덮도록 패턴 식각하여 화소전극(126)을 형성한다.
그러나, 종래기술에 따른 박막 트랜지스터에서는 전계가 강해지면, 전자의 에너지가 결정보다 높은 상태로 되어 일부가 소오스쪽으로 이동되거나 또는 터널링하여 게이트산화막 속으로 전자가 전송되는 핫캐리어(hot carrier)효과가 발생됨에 따라, 소자특성이 저하된다. 또한, 채널영역의 단면적이 넓기 때문에 전자나 정공 등의 캐리어 이동도가 빠르므로, 오프상태에서의 드레인전류를 효과적으로 제어하지 못하는 문제점이 있었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 채널영역의 단면적을 줄이어 핫캐리어 스트레스에 의한 소자특성 저하되는 것을 방지하고, 또한, 오프전류를 효과적으로 제어할 수 있는 박막 트랜지스터를 제공하려는 것이다.
본 발명의 다른 목적은 채널영역의 단면적을 줄이어 핫캐리어 스트레스에 의한 소자특성 저하되는 것을 방지할 뿐더러, 오프전류를 효과적으로 제어할 수 있는 박막 트랜지스터 제조방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명의 박막 트랜지스터는 절연기판과, 절연기판 위에 형성되고 좌우대칭으로 단차진 홈을 가지며 홈 양측부위에는 각각의 소오스/드레인영역을 갖는 소자실리콘층과, 홈에 형성되며 게이트절연막이 개재된 게이트전극과, 제2실리콘층 위에 형성되고 소오스영역과 연결되는 소오스전극 및 소오스전극과 대향되도록 형성되며 드레인영역과 연결되는 드레인전극을 구비한 것이 특징이다.
상기 다른 목적을 달성하기 위해, 본 발명의 박막 트랜지스터 제조방법은 절연기판 위에 제 1실리콘층을 형성하는 공정과, 제 1실리콘층 위에 소정영역을 덮는 제 1마스크 패턴을 형성하는 공정과, 절연기판 위에 제 1마스크 패턴을 덮는 제 2실리콘층을 형성하는 공정과, 제2실리콘층 위에 제 1마스크 패턴과 대응된 부분을 노출시키도록 제 2마스크 패턴을 형성하는 공정과, 제 2마스크 패턴을 마스크로 제2실리콘층 및 제 1마스크 패턴을 제거함으로써 상기 제 2실리콘층에 홈을 형성하는 공정과, 제 2마스크 패턴을 제거하는 공정과, 홈에 게이트절연막을 개재시키어 게이트전극을 형성하는 공정과, 제1실리콘층과 제2실리콘층에 게이트전극을 마스크로 하여 제 1도전형의 불순물이온을 주입함으로써 소오스/드레인영역을 형성하는 공정과, 제2실리콘층 위에 소오스/드레인영역과 연결되는 각각의 소오스/드레인전극을 형성하는 공정을 구비한 것이 특징이다.
도 1은 종래기술에 따른 박막 트랜지스터의 단면도이고,
도 2a 내지 도 2d는 종래기술에 따른 박막 트랜지스터의 제조 과정을 보인 공정단면도이고,
도 3은 종래기술에 따른 박막 트랜지스터를 적용한 액정표시장치의 단면도이다.
도 4는 본 발명에 따른 따른 박막 트랜지스터의 단면도이고,
도 5 내지 도 7은 본 발명의 다른 실시예들이다.
도 8a 내지 도 8f는 본 발명에 따른 따른 박막 트랜지스터의 제조 과정을 보인 공정단면도이다.
도 9는 본 발명에 따른 박막 트랜지스터를 적용한 액정표시장치의 단면도이다.
도 4는 본 발명에 따른 박막 트랜지스터의 단면도이고, 도 5 내지 도 7은 본 발명의 다른 실시예들이다. 그리고 도 8a 내지 도 8f는 본 발명에 따른 따른 박막 트랜지스터의 제조 과정을 보인 공정단면도이다.
이하, 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명의 박막 트랜지스터는 도 4와 같이, 절연기판(200)에는 완충산화막(202)이 개재되며, 불순물이 도핑되지 않은 비정질실리콘인 제 1실리콘층(204)이 형성되어 있다. 제 1실리콘층(204)에는 양측부위에 각각 소오스/드레인영역(n+:220a, 220b)과 엘디디영역(220d)(220e)과 채널영역(220c)을 갖는 제2실리콘층(208)이 형성되며, 이 제2실리콘층(208)의 엘디디영역(220d 과 220e)사이에는 좌우대칭으로 단차진 홈(ℓ)을 패턴 식각되어져 있다. 이 때, 소오스/드레인영역(220a)(220b)과 홈(ℓ) 사이에는 엘디디영역 대신에 옵셋영역을 가질 수도 있다.
제2실리콘층(208)에는 상기 홈(ℓ)을 덮는 게이트전극(216)과, 소오스영역(220a)과 연결되는 소오스전극(230)과, 소오스전극(230)과 대향되면서 드레인영역(220b)과 연결되는 드레인전극(240)이 각각 형성되어져 있다. 활성층(220)과 게이트전극(216) 사이에는 게이트절연막(212)이 개재되어 있다.
본 발명의 게이트전극은 도 4과 같이, 홈(ℓ)의 바닥면 및 측면과 이 측면과 연결된 표면의 일부를 덮도록 패턴식각되어져 있다.
본 발명의 게이트전극의 다른 실시예로는 도 5와 같이, 제2실리콘층(208) 표면을 노출시키고 홈(ℓ1)의 바닥면 및 측면을 덮도록 패터닝될 수도 있고, 도 6와 같이, 홈(ℓ2)의 측면을 노출시키고 이 측면으로부터 소정의 갭(gap)을 갖으면서 홈(ℓ2)의 바닥면 일부를 덮도록 패터닝될 수도 있으며, 도 7과 같이, 홈(ℓ3)의 일측면을 덮고 타측면을 노출시키도록 패터닝될 수도 있다.
도 5 내지 도 7에서, 도면번호 500, 600, 700은 절연기판이고, 도면번호 502, 602는 완충산화막이고, 도면번호 508, 608, 708은 모두 제2실리콘층이다.
그리고 도면번호 514, 614, 714는 게이트절연막이고, 도면번호 516, 616, 716은 게이트전극이고, 도면부호 ℓ1, ℓ2, ℓ3는 홈을 도시한 것이다.
상기 구조를 갖는 본 발명의 박막 트랜지스터의 제조과정을 알아본다.
도 8a와 같이, 유리 등의 절연기판(200) 위에 화학기상증착 등의 방법으로 실리콘산화막(202)을 증착한 후, 불순물이 도핑되지 않은 비정질실리콘인 제 1실리콘층(204)을 순차적으로 형성한다. 이 때, 실리콘산화막(202)은 완충산화막 역할을 한다.
그리고 제 1실리콘층(204) 위에 질화실리콘을 화학기상증착한 후 소정영역 잔류되도록 패턴 식각하여 마스크 패턴(206)을 형성한다.
도 8b와 같이, 제1실리콘층(204) 위에 마스크 패턴(206)을 덮도록 제 1도전형의 불순물이 저농도로 도핑된 제 2실리콘층(208)을 형성한다. 그리고 제2실리콘층(208) 전면에 레이저빔을 조사(210)하여 결정화시킨다.
도 8c와 같이, 제2실리콘층(208) 위에 감광막을 도포한 후, 마스크 패턴(206)과 대응된 부위를 노출시키면서 그 주변을 애워싸도록 패턴 식각하여 감광막 패턴(212)을 형성한다.
도 8d와 같이, 감광막 패턴을 마스크로 이용하여 제2실리콘층(208) 및 마스크 패턴을 제거함으로써 도면과 같은 홈(ℓ)이 형성된다. 이 후, 감광막 패턴을 제거한다.
도 7e와 같이, 제2실리콘층(208)에 절연막과 금속막을 순차적으로 형성한 후, 홈(ℓ)의 바닥면과 측면 및 이 측면과 연결된 표면의 일부를 덮도록 패턴 식각하여 게이트절연막(214) 및 게이트전극(216)을 형성한다.제1실리콘층(204)과 제2실리콘층(208)층을 합하여 소자실리콘층(204,208)이라하고 소자실리콘층(204, 208)에 소오스/드레인영역(n+:220a, 220b), 채널영역(220c), 엘디디영역(n-:220d, 220e)이 형성된다.
이 후, 소자실리콘층(204, 208)에 게이트전극(220)을 마스크로 이용하여 제 1도전형의 불순물을 고농도로 도핑처리함으로써 소오스/드레인영역(n+:220a, 220b)이 형성된다.
소자실리콘층은 도면에서와 같이, 홈(ℓ) 양측에 제 1도전형의 불순물이 저농도로 도핑된 엘디디영역(n-:220d, 220e)이 형성되고, 엘디디영역(n-:220d, 220e) 양측에는 고농도 불순물영역인 소오스/드레인영역(n+:220a, 220b)이 각각 형성된다.또한, 홈과 양측 엘디디영역과 대응되는 소오스/드레인 영역사이에 채널영역이 형성된다.
도 8f와 같이, 제2실리콘층(208)에 유기절연막 또는 산화실리콘을 증착하여 층간절연막(222)을 형성한 후, 소오스영역(n+:220a) 및 드레인영역((n+:220b)를 노출시키는 제 1콘택홀(h3)을 형성한다.
층간절연막(222)에 금속막을 형성한 후, 제 1콘택홀(h3)를 통해 소오스영역(220a) 및 드레인영역(220b)과 연결되도록 패턴 식각하여 소오스/드레인전극(230)(240)을 형성한다.
도 8b에서, 제 2실리콘층으로 불순물이 도핑되지 않은 비정질실리콘을 이용하는 경우, 활성층은 채널영역 양측에 엘디디영역 대신 옵셋영역을 갖는 구조를 택할 수도 있다.
본 발명의 트랜지스터 구조에 있어서, 도 8f와 같이, 제2실리콘층(208)에 홈을 형성하고, 이 홈에 게이트전극을 형성함으로써, 채널영역의 단면적이 최소화된다.본원발명에 의해 제2실리콘층(208)에 홈을 형성하여 홈에 게이트 절연막을 형성함으로써 종래의 채널영역(104c)보다 본원발명의 채널영역(220c)단면적이 줄어든다. 따라서 소오스 영역(220a)에서 나온 전자가 채널영역(220c)을 지나서 드레인 영역(220b)으로 흘러들어갈때 발생되는 핫캐리어로 인한 소자특성이 저하되는 문제를 줄일수 있다. 즉, 채널영역(220c)을 이동하는 전자가 게이트쪽으로 빨려 들어가는 핫캐리어를 드레인 영역(220b)쪽의 엘디디영역(220d)에서 흡수되므로 Vt(threshold voltage)에 미치는 영향이 줄어 든다.
도 5 내지 도 7은 본 발명의 박막 트랜지스터의 다른 실시예들로, 게이트전극은 도 5와 같이, 제2실리콘층(508) 표면을 노출시키고 홈(ℓ1)의 바닥면 및 측면을 덮는 형상을 가질 수도 있고, 도 6와 같이, 제2실리콘층(608)에 형성된 홈(ℓ2)의 측면을 노출시키고 이 측면으로부터 소정의 갭(gap)을 갖으면서 홈(ℓ2)의 바닥면 일부를 덮는 형상을 가질 수도 있으며, 도 7과 같이, 제2실리콘층(708)에 형성된 홈(ℓ3)의 일측면을 덮고 타측면을 노출시킨 형상을 가질 수도 있다.
본 발명의 박막 트랜지스터에 있어서, 도 4, 도 5, 도 6 및 도 7 와 같이, 채널영역의 단면적이 크게 감소됨을 알 수 있다.
도 9은 상기 구조를 갖는 본 발명의 박막 트랜지스터를 적용한 액정표시장치의 공정단면도이다. 이하에서 도 9의 액정표시장치를 제조하는 과정을 알아본다.
도 9과 같이, 층간절연막(222) 위에 상기 기술에 따라 제조된 박막 트랜지스터 전면을 덮되, 드레인전극(240)을 노출시키는 제 2콘택홀(h4)을 갖도록 평탄화층(224)을 형성한다.
그리고 평탄화층(224) 위에 ITO(Indium Tin Oxide)를 증착한 후, 드레인전극(240)을 덮도록 패턴 식각하여 화소전극(226)을 형성한다.
상술한 바와 같이, 본 발명에서는 채널영역의 단면적이 종래보다 작게 형성된다. 따라서, 전자나 정공 등의 캐리어 이동도를 낮출 수 있어 오프전류를 효과적으로 제어할 수 있다.
또한, 본 발명에서는 채널영역의 단면적이 감소됨에 따라 고저항이 발생되어 핫캐리어 스트레스에 의한 영향을 적게받는다. 따라서, 핫캐리어 스트레스에 의해 소자 특성이 저하되는 것이 방지된 이점이 있다.
Claims (13)
- 절연기판과,상기 절연기판위에 소오스/드레인 영역과, 소오스/드레인 영역사이에 홈으로 단차진 부분 아래에 위치하는 채널영역을 가진 소자 실리콘층과,상기 홈에 형성되며, 게이트절연막이 개재된 게이트 전극과,상기 소자실리콘층 위에 형성되고, 상기 소오스 영역과 연결되는 소오스 전극 및 상기 소오스전극과 대향되도록 형성되며 상기 드레인 영역과 연결되는 드레인전극을 구비한 박막 트랜지스터.
- 청구항 1에 있어서,상기 게이트 전극은 상기 홈보다 넓게 형성되고, 게이트 전극 측면 아래에 소오스/드레인 영역이 위치하고, 게이트 전극 아래에 있고 채널 영역위에 있는 단차진 소자 실리콘층은 엘디디영역으로 형성하는 것이 특징인 박막 트랜지스터.
- 청구항 1 에 있어서,상기 게이트 전극은 상기 홈보다 넓게 형성되고, 게이트 전극 측면 아래에 소오스/드레인 영역이 위치하고, 게이트 전극 아래에 있고 채널 영역위에 있는 단차진 소자 실리콘층은 옵셋영역으로 형성하는 것이 특징인 박막 트랜지스터.
- 청구항 1에 있어서,상기 게이트전극은 상기 홈의 바닥면 및 측면과 상기 측면과 연결된 표면의 일부를 덮도록 형성된 것이 특징인 박막 트랜지스터.
- 청구항 1에 있어서,상기 게이트전극은 상기 홈의 바닥면 및 측면을 덮도록 형성된 것이 특징인 박막 트랜지스터.
- 청구항 1에 있어서,상기 게이트전극은 상기 홈의 측면을 노출시키고, 상기 측면으로부터 소정의 갭을 갖으면서 상기 홈의 바닥면 일부를 덮도록 형성된 것이 특징인 박막 트랜지스터.
- 청구항 1에 있어서,상기 게이트전극은 상기 홈 일측면을 덮고 타측면을 노출시키도록 형성된 것이 특징인 박막 트랜지스터.
- 절연기판 위에 제 1실리콘층을 형성하는 공정과,상기 제 1실리콘층 위에 소정영역을 덮는 제 1마스크 패턴을 형성하는 공정과,상기 절연기판 위에 상기 제 1마스크 패턴을 덮는 제 2실리콘층을 형성하는 공정과,상기 제2실리콘층 위에 상기 제 1마스크 패턴과 대응된 부분을 노출시키고 주변 부분을 덮도록 제 2마스크 패턴을 형성하는 공정과,상기 제 1실리콘층에 상기 제 2마스크 패턴을 마스크로하여 상기 제2실리콘층 및 상기 제 1마스크 패턴을 제거하여 홈을 형성하는 공정과,상기 제 2마스크 패턴을 제거하는 공정과,상기 홈에 게이트절연막을 개재시키어 게이트전극을 형성하는 공정과,상기 제1실리콘층과 제2실리콘층에 상기 게이트전극을 마스크로 제 1도전형의 불순물이온을 도핑하여 소오스/드레인영역을 형성하는 공정과,상기 제2실리콘층에 상기 소오스/드레인영역과 연결되는 각각의 소오스/드레인전극을 형성하는 공정을 구비한 박막 트랜지스터 제조방법.
- 청구항 8에 있어서,상기 제 1, 제 2실리콘층은 비정질실리콘을 증착하여 결정화하는 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 8에 있어서,상기 게이트전극은 상기 홈의 바닥면 및 측면과 상기 측면과 연결된 표면의 일부를 덮도록 패턴식각된 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 8에 있어서,상기 게이트전극은 상기 홈의 바닥면 및 측면을 덮도록 패턴식각된 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 8에 있어서,상기 게이트전극은 상기 홈의 측면을 노출시키고, 상기 측면으로부터 소정의 갭을 갖으면서 상기 홈의 바닥면 일부를 덮도록 패턴식각된 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 8에 있어서,상기 게이트전극은 상기 홈 일측면을 덮고 타측면을 노출시키도록 패턴식각된 것이 특징인 박막 트랜지스터 제조방법.
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