KR101885248B1 - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents
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Abstract
누설 전류를 감소시키는 박막 트랜지스터 기판이 제공된다. 박막 트랜지스터 기판은, 기판, 기판 상에 형성된 게이트 전극, 게이트 전극의 위 또는 아래에 게이트 전극과 적어도 부분적으로 오버랩되도록 형성된 활성층으로서, 게이트 전극을 중심으로 서로 대향하는 제1 활성 영역 및 제2 활성 영역을 포함하는 활성층, 제1 활성 영역에 전기적으로 연결된 소오스 전극 및 제2 활성 영역에 전기적으로 연결된 드레인 전극을 포함하되, 활성층은 게이트 전극에 대향하는 일면으로부터 적어도 부분적으로 리세스된 리세스 영역을 포함하고, 리세스 영역은 제1 활성 영역과 제2 활성 영역 사이의 방향으로 연장되는 부분을 포함한다.
Description
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 액정표시장치, 유기 EL 표시 장치 등에 사용되는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
박막 트랜지스터 기판은 매트릭스 배열의 각 화소별로 능동적으로 화상을 표시하는 능동형 액정 표시 장치 또는 능동형 유기 EL 표시 장치 등의 기판으로 사용된다.
액정 표시 장치(Liquid Crystal Display)는 전극에 전달되는 화상 신호를 제어하기 위한 스위칭 소자로 박막 트랜지스터를 사용하며, 유기 EL(organic Electro-Luminescence) 표시 장치는 각각의 화소에 발광을 위한 전류를 공급하는 구동 박막 트랜지스터와 스위칭 박막 트랜지스터를 구비한다.
박막 트랜지스터 기판은 종횡으로 배열되어 복수개의 화소 영역을 정의하는 복수개의 게이트 라인과 데이터 라인, 상기 게이트 라인과 데이터 라인의 교차영역에 형성된 스위칭 소자인 박막 트랜지스터 및 상기 화소영역 위에 형성된 화소 전극을 포함한다.
이러한 박막 트랜지스터의 활성층에는 게이트 전극에 문턱 전압 이상의 온 전압을 인가할 때 채널이 형성되며, 게이트 전극에 오프 전압을 인가하면 채널이 사라지게 되어 소오스 전극과 드레인 전극 간의 전류가 차단된다.
여기서, 소오스 전극과 드레인 전극 간에 채널이 충분하게 형성되기 위해서는 게이트 전극에 높은 온 전압을 인가하며, 형성된 채널이 완전하게 소멸되기 위해서는 게이트 전극에 높은 오프 전압을 인가한다.
반면에, 게이트 전극에 높은 온 전압이 인가되지 않으면, 채널이 충분하게 형성되지 않게 되어, 소오스 전극과 드레인 전극 간에 전류의 흐름이 원활하지 못하며, 게이트 전극에 높은 오프 전압이 인가되지 않으면, 누설 전류가 발생한다.
본 발명이 해결하고자 하는 기술적 과제는 누설 전류가 감소되는 박막 트랜지스터 기판 및 이의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해 될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판, 상기 기판 상에 형성된 게이트 전극, 상기 게이트 전극의 위 또는 아래에 상기 게이트 전극과 적어도 부분적으로 오버랩되도록 형성된 활성층으로서, 상기 게이트 전극을 중심으로 서로 대향하는 제1 활성 영역 및 제2 활성 영역을 포함하는 활성층, 상기 제1 활성 영역에 전기적으로 연결된 소오스 전극 및 상기 제2 활성 영역에 전기적으로 연결된 드레인 전극을 포함하되, 상기 활성층은 상기 게이트 전극에 대향하는 일면으로부터 적어도 부분적으로 리세스된 리세스 영역을 포함하고, 상기 리세스 영역은 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 방향으로 연장되는 부분을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 제조 방법은, 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극의 위 또는 아래에 상기 게이트 전극과 적어도 부분적으로 오버랩되며, 상기 게이트 전극을 중심으로 서로 대향하는 제1 활성 영역 및 제2 활성 영역을 포함하는 활성층을 형성하고, 상기 제1 활성 영역에 소오스 전극을 전기적으로 연결하고 및 상기 제2 활성 영역에 드레인 전극을 전기적으로 연결하되, 상기 활성층은 상기 게이트 전극에 대향하는 일면으로부터 적어도 부분적으로 리세스된 리세스 영역을 포함하고, 상기 리세스 영역은 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 방향으로 연장되는 부분을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 박막 트랜지스터 기판에 의하면, 박막 트랜지스터의 활성층에 채널을 입체적으로 형성하여 누설 전류 및 소비 전력을 감소시킬 수 있다.
본 발명의 효과는 이상에서 예시된 것에 제한되지 않으며, 더욱 다양하고 구체적인 본 발명의 효과들이 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 2 및 도 3은 각각 도 1의 A-A'선 및 B-B'선을 따라 절단한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 상에 위치한 박막 트랜지스터의 일 구성 요소인 활성층의 사시도이다.
도 5 내지 도 11은 본 발명의 다양한 실시예들에 따른 박막 트랜지스터 기판 상에 위치한 박막 트랜지스터의 일 구성 요소인 활성층의 사시도이다.
도 12는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판 상에 위치한 박막 트랜지스터의 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 14는 도 13의 C-C'선을 따라 절단한 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 16는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 흐름도이다.
도 17 내지 도 20은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 중간 단면도들이다.
도 2 및 도 3은 각각 도 1의 A-A'선 및 B-B'선을 따라 절단한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 상에 위치한 박막 트랜지스터의 일 구성 요소인 활성층의 사시도이다.
도 5 내지 도 11은 본 발명의 다양한 실시예들에 따른 박막 트랜지스터 기판 상에 위치한 박막 트랜지스터의 일 구성 요소인 활성층의 사시도이다.
도 12는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판 상에 위치한 박막 트랜지스터의 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 14는 도 13의 C-C'선을 따라 절단한 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 16는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 흐름도이다.
도 17 내지 도 20은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 중간 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이다. 도 2 및 도 3은 각각 도 1의 A-A'선 및 B-B'선을 따라 절단한 단면도들이다. 도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 상에 위치한 박막 트랜지스터의 일 구성 요소인 활성층의 사시도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 기판(50), 게이트 전극(220), 게이트 절연막(240), 층간 절연막(245), 활성층(270), 소오스 전극(210) 및 드레인 전극(215)을 포함한다.
기판(50)은 박막 트랜지스터(200)의 구성 요소가 배치되는 공간으로서, 빛에 대한 투과성이 있으면서도 내부식성이 있는 유리 또는 투명 플라스틱과 같은 절연성 물질로 형성될 수 있다.
게이트 전극(220)은 박막 트랜지스터(200)의 게이트 단자일 수 있으며, 스위칭 소자인 박막 트랜지스터(200)를 온/오프 하는 역할을 할 수 있다. 게이트 전극(220)에 문턱 전압 이상의 온 전압을 인가하면 전계가 형성되어 활성층(270) 내의 자유 전자들이 형성된 전계에 따라 게이트 전극(220) 쪽으로 이동을 하여 활성층(270) 내에 전류가 흐르는 채널(C)을 형성할 수 있다.
반면에, 게이트 전극(220)에 오프 전압을 인가하면 상기 채널(C)이 소멸하여 소오스 전극(210)과 드레인 전극(215) 사이에서 전류가 차단될 수 있다.
게이트 전극(220)과 활성층(270) 사이에는 게이트 절연막(240)이 개재될 수 있다. 본 실시예는 탑 게이트 방식의 박막 트랜지스터를 예시한다. 따라서, 활성층(270)의 상부에 게이트 절연막(240)이 형성되고, 게이트 절연막(240) 상에 게이트 전극(220)이 형성되는 적층 구조를 갖는다.
게이트 전극(220)은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있거나, 물리적 성질이 다른 2개 이상의 금속층으로 형성될 수 있다. 그러나 게이트 전극(220)의 재료는 상기 언급한 물질에만 한정되는 것은 아니다.
또한, 게이트 전극(220)과 소오스 전극(210) 및 드레인 전극(215) 사이에는 층간 절연막(245)이 형성되어, 서로를 절연시킬 수 있다.
소오스 전극(210) 및 드레인 전극(215)은 각각 박막 트랜지스터(200)의 소오스 단자 및 드레인 단자를 구성할 수 있다. 소오스 전극(210) 및 드레인 전극(215)은 층간 절연막(245)에 의해 게이트 전극(220)과 절연되며, 게이트 전극(220)을 중심으로 서로 대향하며 이격되어 위치할 수 있다.
이렇게 서로 대향하며 이격되어 위치한 소오스 전극(210) 및 드레인 전극(215)은 게이트 절연막(240) 및 층간 절연막(245)에 형성된 제 1 및 제 2 컨택홀(211, 213)을 통해 활성층과 전기적으로 연결될 수 있다.
또한, 소오스 전극(210) 및 드레인 전극(215)은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있거나, 물리적 성질이 다른 2개 이상의 금속층으로 형성될 수 있다. 그러나 소오스 전극(210) 및 드레인 전극(215)의 재료는 상기 언급한 물질에만 한정되는 것은 아니다.
활성층(270)은 소오스 전극(210)과 드레인 전극(215) 사이에 자유전자가 이동하는 경로인 채널 형성 영역(C), 소오스 전극(210)과 전기적으로 연결되는 제 1 활성 영역(A1) 및 드레인 전극(215)과 전기적으로 연결 되는 제 2 활성 영역(A2)을 포함할 수 있다. 활성층(270)은 게이트 절연막(240)을 사이에 두고 게이트 전극(220)과 적어도 부분적으로 오버랩될 수 있다.
활성층(270)은 비정질 실리콘(amorphous Silicon:a-Si)을 재료로 사용할 수 있으나, 이에 한정되는 것은 아니다.
활성층(270)은 게이트 전극(220)에 대향하는 일면으로부터 적어도 부분적으로 리세스된 리세스 영역을 포함한다. 상기 리세스 영역은 제 1 활성 영역(A1)과 제 2 활성 영역(A2) 사이의 방향으로 연장되는 부분을 포함할 수 있다. 몇몇 실시예에서, 상기 리세스 영역의 전부가 제 1 활성 영역(A1)과 제 2 활성 영역(A2) 사이의 방향으로 연장된 형상으로 이루어질 수 있다.
상기 리세스 영역은 도 3 및 도 4에 도시된 바와 같이, 활성층(270) 내부로 전부가 리세스되어 관통된 관통홀(250, 255)일 수 있다. 도 4에서는 소오스 전극(210)과 드레인 전극(215) 사이의 방향으로 연장되는 직사각형 형상의 관통홀(250, 255)이 2개 형성되어 있으나, 관통홀의 형상 및 개수에는 제한이 없다.
이렇게 활성층(270)에 관통홀(250, 255)이 형성되어 있음으로 인해서, 게이트 전극(220)이 관통홀(250, 255) 내부로 삽입되어 관통홀(250, 255)의 측벽(251, 253)과 삽입된 게이트 전극(220)의 일부가 수평 방향으로 동일선 상에 위치할 수 있다. 즉, 게이트 전극(220)의 삽입된 부분이 활성층(270)의 상면의 레벨(위치)과 하면 레벨(위치) 사이에 위치할 수 있다.
그 결과, 채널이 활성층(270)의 상면뿐만 아니라, 소오스 전극(210)과 드레인 전극(215) 사이의 방향을 따라 활성층(270)의 내부에도 형성되어 채널이 활성층(270) 내에 입체적으로 형성될 수 있다.
이렇게, 채널이 활성층(270)에 입체적으로 형성됨에 따라, 게이트 전극(220)은 소오스 전극(21)과 드레인 전극(215) 사이의 방향을 따라 활성층(270)의 상면뿐만 아니라, 활성층(270)에 형성된 관통홀(250)의 측벽(251, 253)에도 전계 효과를 일으킬 수 있다.
예를 들어, 게이트 전극(220)에 오프 전압을 인가하여 소오스 전극(210)과 드레인 전극(215) 간의 전류를 차단하여 채널을 소멸시키는 경우, 게이트 전극(220)에 인가된 오프 전압이 활성층(270)에 입체적으로 영향을 미칠 수 있다. 그 결과, 활성층(270) 내에 오프 전압이 확실하게 인가될 수 있어, 누설 전류를 감소시킬 수 있다.
또한, 활성층(270)에 관통홀(250, 255)이 형성됨에 따라 누설 전류가 흐를 수 있는 절대적 공간이 감소하여 누설 전류를 역시 감소시킬 수 있다. 이렇게 누설 전류가 감소함에 따라, 후술할 스토리지 캐패시터 (storage capacitor)(150)의 크기가 줄어 들어 개구율 향상에 도움을 줄 수 있다.
아울러, 관통홀이 형성되지 않은 활성층의 상면에만 채널이 형성된 경우에 발생되는 누설 전류량을 유지하려고 하는 경우에도, 본 실시예의 경우처럼 활성층(270)에 관통홀(250, 255)이 형성되어 있음으로 인해서, 게이트 전극(220)에 인가되는 오프 전압의 크기를 줄일 수 있어 전력 소모를 감소시킬 수 있다.
게이트 절연막(240)은 게이트 전극(220)의 절연 및 보호를 위한 것으로서, 게이트 전극(220)의 상면 및 하면 중 어느 한 면에 형성될 수 있으나, 본 실시예의 경우는 게이트 절연막(240)이 게이트 전극(220)의 하부에 위치할 수 있다. 게이트 절연막(240)의 재료로는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)일 수 있으나, 이에 한정되는 것은 아니다.
층간 절연막(245)은 게이트 전극(220)과 소오스 전극(210) 및 드레인 전극(215)을 절연하는 것으로서, 게이트 절연막(240) 상에 형성될 수 있다. 또한, 층간 절연막(245)의 재료로는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)일 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 저항성 접촉층(271, 273), 패시베이션막(290), 화소 전극(130) 및 스토리지 캐패시터 (150)를 더 포함할 수 있다.
저항성 접촉층(271, 273)은 소오스 전극(210)과 활성층(270) 간 및 드레인 전극(215)과 활성층(270) 간의 전기접촉저항을 감소시켜 박막 트랜지스터(200)의 구동 특성을 향상시킬 수 있다. 이를 위해 저항성 접촉층(271, 273)은 소오스 전극(210)과 제 1 활성 영역(A1) 및 드레인 전극(215)과 제 2 활성 영역(A2) 사이에 개재될 수 있다.
저항성 접촉층(271, 273)의 재질로는 n형 불순물이 고농도로 도핑된 비정질 실리콘(n+a-Si)을 이용할 수 있으나, 이에 제한되는 것은 아니다.
패시베이션막(290)은 박막 트랜지스터(200)를 보호하고 절연시키는 절연막으로서, 박막 트랜지스터(200) 상부에 형성될 수 있다. 재료로는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)일 수 있으나, 이에 제한되는 것은 아니다.
화소 전극(130)은 컬러 필터 기판(미도시)에 형성된 공통 전극(미도시)과 함께, 컬러 필터 기판과 박막 트랜지스터 기판 사이의 전계를 조정하여 액정(미도시)의 배열을 조정하는 역할을 할 수 있으며, 패시베이션막(290)에 형성된 제 3 컨택홀(135)을 통해 드레인 전극(215)과 전기적으로 연결될 수 있다.
이렇게 화소 전극(130)은 드레인 전극(215)과 연결되어 있어, 게이트 전극(220)에 온 전압이 인가되면 박막 트랜지스터(200)가 온 상태(도통 상태)가 되어 데이터 전압이 드레인 전극(215)을 통해 화소 전극(130)으로 전달될 수 있다. 그 결과, 데이터 전압이 인가된 화소 전극(130)과 공통 전압이 인가된 공통 전극 사이의 전위차로 인한 전계가 형성되어 액정의 배열을 조정할 수 있다.
화소 전극(130)의 재료로는 투명 도전성 물질일 수 있으며, 그 예로는 인듐 징크 옥사이드(Indium Zinc Oxide: IZO) 또는 인듐 틴 옥사이드(Indium Tin Oxide: ITO) 일 수 있으나, 이에 제한되는 것은 아니다.
스토리지 캐패시터 (400)은 화소 전극(300)에 인가된 데이터 전압을 일정 시간 유지시키는 역할을 할 수 있다. 스토리지 캐패시터 (400)은 인접한 게이트 전극선을 이용하거나 게이트 전극과는 독립적으로 형성할 수 있으나, 이에 제한되는 것은 아니다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판 상에 위치한 박막 트랜지스터의 일 구성 요소인 활성층의 사시도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 박막 트랜지스터 기판 상에 형성된 박막 트랜지스터의 일 구성 요소인 활성층(300)에 형성된 관통홀의 구조 및 형상에서 전술한 경우와 차이를 보인다.
활성층(300)에 형성된 관통홀(315, 335)은 소오스 전극(210)에서 드레인 전극(215)으로 연장되는 연장 선 상에 각각 두 개 이상의 서브 관통홀(310, 320, 330, 340)을 포함할 수 있다. 도시된 바와 같이 활성층(300)에 2개의 관통홀(315, 335)이 형성된 가운데, 각 관통홀은 부분적으로 차단되어 총 4개의 서브 관통홀(310, 320, 330, 340)이 활성층(300)에 형성될 수 있다.
이렇게, 활성층(300)에 관통홀(315, 335)이 형성되어 게이트 전극(220)은 활성층(300)의 상면뿐만 아니라, 관통홀의 측벽(예컨대, 315의 311, 313)에까지 전계 효과를 일으킬 수 있게 되어 채널이 활성층(300)의 전 영역에 걸쳐 입체적으로 형성될 수 있다. 따라서, 상술한 것처럼, 오프 전압이 높을 필요가 없어 소비 전력을 줄일 수 있고, 누설 전류를 감소시켜 스토리지 캐패시터 (150)의 크기를 소형화하여 개구율을 향상시킬 수도 있다.
또한, 채널이 길어지게 됨으로써, 소오스 전극(210) 및 드레인 전극(215) 간의 쇼트 현상을 차단하여 누설 전류의 생성을 차단할 수도 있다.
도 6 및 도 7은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판 상에 위치한 박막 트랜지스터의 일 구성 요소인 활성층의 사시도이다.
도 6 및 도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판은 박막 트랜지스터 기판 상에 형성된 활성층(350, 400)은 활성층(350, 400)에 형성된 관통홀의 구조가 전술한 경우와 차이를 보인다.
활성층(350)에 형성된 관통홀(365, 385)은 각각 소오스 전극(210)과 드레인 전극(215) 사이에 두 개 이상의 서브 관통홀(360, 370, 380, 390)을 포함할 수 있으며, 서브 관통홀(360, 370, 380, 390) 중에서 최외각에 위치한 서브 관통홀 중 적어도 어느 하나(370, 390) 이상은 소오스 전극(210) 또는 드레인 전극(215)에 근접한 일단이 개방되어 있을 수 있다.
도시된 바와 같이, 활성층(350)에 2개의 관통홀(365, 385)이 형성된 가운데, 각 관통홀(365, 385)은 부분적으로 차단되어 총 4개의 서브 관통홀이 활성층(350)에 형성될 수 있으며, 각 관통홀(365, 385)에 속한 최외각 서브 관통홀(370, 390)은 외부에 개방되어 있다.
또한, 도 7에 도시된 바와 같이, 각 관통홀(425, 435)에 속한 최외각 서브 관통홀 모두(410, 420, 430, 440) 소오스 전극(210) 또는 드레인 전극(215)에 근접한 일단부가 개방되어 있을 수도 있다.
이렇게, 활성층에 관통홀이 형성되어 게이트 전극은 활성층의 상면뿐만 아니라, 관통홀의 측벽에까지 전계 효과를 일으킬 수 있게 된다. 그 결과 채널이 활성층의 전 영역에 걸쳐 입체적으로 형성되게 되어, 오프 전압이 높을 필요가 없어 소비 전력을 줄일 수 있다.
또한, 누설 전류를 감소시켜 스토리지 캐패시터 의 크기를 소형화하여 개구율을 향상시킬 수도 있으며, 채널이 길어지는 효과로 인해 소오스 전극(210) 및 드레인 전극(215) 간의 쇼트 현상을 차단하여 누설 전류의 생성을 차단할 수도 있다.
도 8은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판 상에 위치한 박막 트랜지스터의 일 구성 요소인 활성층의 사시도이다.
도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 활성층(450)은 활성층(450)에 형성된 관통홀의 구조 및 형상에서 전술한 경우와 차이를 보인다.
활성층(450)에 형성된 관통홀(460, 470)의 양단 중에서 어느 일단이 개방되어 있을 수 있다. 도시된 바와 같이, 2개의 관통홀(460, 470)이 활성층(450)에 형성되고, 각 관통홀(460, 470)은 일단이 외부에 개방되어 있다.
이렇게, 활성층(450)에 관통홀(460, 470)이 형성되어 게이트 전극(220)은 활성층(450)의 상면뿐만 아니라, 관통홀(460, 470)의 측벽(461, 471)에까지 전계 효과를 일으킬 수 있게 되어 채널이 활성층(450)에 입체적으로 형성될 수 있다. 따라서, 오프 전압이 높을 필요가 없어 소비 전력을 줄일 수 있고, 누설 전류를 감소시켜 스토리지 캐패시터 의 크기를 소형화하여 개구율을 향상시킬 수도 있다.
도 9는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판 상에 위치한 박막 트랜지스터의 일 구성 요소인 활성층의 사시도이다.
도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판은 박막 트랜지스터 기판 상의 활성층에 형성된 적어도 부분적으로 리세스된 리세스 영역은 활성층의 일부만이 리세스된 오목홈(540, 550)이 형성되어 있어 전술한 경우와 차이를 보인다.
활성층(530)에는 제 1 활성 영역과 제 2 활성 영역 사이의 방향으로 연장되는 부분에 부분적으로 리세스된 오목홈(540, 550)이 형성될 수 있다. 또한, 이 오목홈(540, 550)은 활성층(530)의 상면으로부터 기판(50) 방향으로 절곡된 측벽(541, 542, 543, 544)을 포함할 수 있다.
이렇게, 활성층(530)에 오목홈(540, 550)이 형성되게 됨에 따라, 게이트 전극(220)이 오목홈(540, 550)으로 삽입될 수 있고, 그 결과 오목홈(540, 550)의 측벽(541, 542, 543, 544)과 게이트 전극(220) 간에 수평방향으로 겹치는 부분이 존재할 수 있다.
이렇게, 활성층(530)에 오목홈(540, 550)이 형성되어 게이트 전극(220)은 활성층(530)의 상면뿐만 아니라, 오목홈(540, 550)의 측벽(541, 542, 543, 544)에까지 전계 효과를 일으킬 수 있게 되어 채널이 활성층(530)에 입체적으로 형성될 수 있다.
따라서, 오프 전압이 높을 필요가 없어 소비 전력을 줄일 수 있고, 누설 전류를 감소시켜 스토리지 캐패시터 의 크기를 소형화하여 개구율을 향상시킬 수도 있다.
도 10은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판 상에 위치한 박막 트랜지스터의 일 구성 요소인 활성층의 사시도이다.
도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판은 박막 트랜지스터 기판 상의 활성층(500)에는 관통홀(520) 및 오목홈(510)이 형성되어 있어 전술한 경우와 차이를 보인다.
활성층(500)에는 제 1 활성 영역과 제 2 활성 영역 사이의 방향으로 연장되는 부분에 부분적으로 리세스된 오목홈(510)이 형성될 수 있다. 이 오목홈(510)은 활성층(500)의 상면으로부터 기판(50) 방향으로 절곡된 측벽(511, 512)을 포함할 수 있다.
또한, 오목홈(510)과 더불어, 활성층(500)에는 활성층(500)을 관통하는 관통홀(520)이 형성될 수 있다.
이렇게, 활성층(500)에 오목홈(510) 및 관통홀(520)이 형성되게 됨에 따라, 게이트 전극(220)이 오목홈(510) 및 관통홀(520)로 삽입될 수 있고, 그 결과 오목홈(510) 및 관통홀(520)의 측벽(511, 512, 521, 523)과 게이트 전극(220) 간에 수평방향으로 겹치는 부분이 존재할 수 있다.
이렇게, 활성층(500)에 오목홈(510) 및 관통홀(520)이 형성되어 게이트 전극(220)은 활성층(500)의 상면뿐만 아니라, 오목홈(510) 및 관통홀(520)의 측벽(511, 512, 521, 523)에까지 전계 효과를 일으킬 수 있게 되어 채널이 활성층(500)에 입체적으로 형성될 수 있다.
따라서, 오프 전압이 높을 필요가 없어 소비 전력을 줄일 수 있고, 누설 전류를 감소시켜 스토리지 캐패시터 의 크기를 소형화하여 개구율을 향상시킬 수도 있다.
도 11은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판 상에 위치한 박막 트랜지스터의 일 구성 요소인 활성층의 사시도이다.
도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판은 박막 트랜지스터 기판 상에 형성된 활성층(570)은 전술한 경우와 다르게 서브 활성층(575, 580, 590)을 포함할 수 있다.
활성층(570)은 제1 활성 영역과 제2 활성 영역 사이의 방향으로 연장되는 부분에 서로 이격된 복수의 서브 활성층(575, 580, 590)을 포함할 수 있다. 도시된 바와 같이, 활성층(570)은 3개의 서브 활성층(575, 580, 590)을 포함할 수 있으며, 서브 활성층(575, 580, 590) 간의 이격된 사이로 게이트 전극(220)이 삽입되어 게이트 전극(220)이 서브 활성층(575, 580, 590)의 상면뿐만 아니라 서브 활성층(575, 580, 590)의 측면(581)에도 전계 효과를 일으킬 수 있다.
이렇게, 활성층(570)이 복수의 서브 활성층(575, 580, 590)을 포함하여 게이트 전극(220)은 서브 활성층(575, 580, 590)의 상면뿐만 아니라, 서브 활성층(575, 580, 590)의 측면(581)에까지 전계 효과를 일으킬 수 있게 되어 채널이 활성층(570)에 입체적으로 형성될 수 있다.
따라서, 오프 전압이 높을 필요가 없어 소비 전력을 줄일 수 있고, 누설 전류를 감소시켜 스토리지 캐패시터 크기를 소형화하여 개구율을 향상시킬 수도 있다.
이하에서, 도 12를 이용하여 게이트 전극이 활성층 하부에 형성된 바텀 게이트 방식의 박막 트랜지스터에 대해서 설명한다. 다만, 설명의 편의상, 전술한 내용은 생략한다.
도 12는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판은 박막 트랜지스터 기판 상에 형성된 박막 트랜지스터가 전술한 도 1 내지 도 4의 경우와 다르게 게이트 전극이 활성층의 하부에 형성된 바텀 게이트 방식이나, 활성층에 형성된 적어도 부분적으로 리세스된 리세스 영역과 관련해서 전술한 여러 실시예를 채용할 수 있다.
도시된 바와 같이, 기판(50) 상에 게이트 전극(610)이 위치하고, 게이트 전극(610) 위에 게이트 절연막(640)이 위치할 수 있다. 활성층(630)은 관통홀, 오목홈 및 서브 활성층 중 적어도 어느 하나 이상을 포함할 수 있고 게이트 절연막(640) 상에 형성되며, 저항성 접촉층(621, 622)을 사이에 두고 활성층(630) 상에 소오스 전극(620) 및 드레인 전극(625)이 형성될 수 있다.
또한, 패시베이션막(631)이 소오스 전극(620) 및 드레인 전극(625) 상에 형성되고, 컨택홀(633)을 패시베이션막(631)에 형성한 후, 화소 전극(635)을 드레인 전극(625)과 전기적으로 연결을 할 수 있다.
이렇게, 활성층(630)에 적어도 부분적으로 리세스된 리세스 영역을 형성함으로 인해서, 게이트 전극(610)은 활성층(630)에 형성된 공간으로 삽입되어 활성층(630)의 하면뿐만 아니라, 활성층(630)의 내부에까지 전계 효과를 일으킬 수 있게 되어 채널이 활성층(630)에 입체적으로 형성될 수 있다.
따라서, 오프 전압이 높을 필요가 없어 소비 전력을 줄일 수 있고, 누설 전류를 감소시켜 스토리지 캐패시터 의 크기를 소형화하여 개구율을 향상시킬 수도 있다.
이하에서, 도 13 및 도 14를 이용하여 게이트 전극이 활성층의 측면을 둘러싸는 형상의 박막 트랜지스터에 대해서 설명한다. 다만, 설명의 편의상, 전술한 내용은 생략한다.
도 13은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이다. 도 14는 도 13의 C-C'선을 따라 절단한 본 발명의 또 다른 실시예에 따른 단면도이다.
도 13 및 도 14를 참조하면, 게이트 전극(740)은 게이트 절연막(745)을 사이에 두고 활성층(750)을 덮어 활성층(750)의 상면뿐만 아니라, 활성층(750)의 외측면(751, 753)도 둘러싸일 수 있다. 좀 더 자세히는, 게이트 전극은 활성층의 외측면 중에서 소오스 전극 및 드레인 전극 방향과 수직인 방향의 외측면을 덮을 수 있다.
이렇게, 활성층(750)이 게이트 전극(740)으로 둘러싸여 있음으로 인해서, 게이트 전극(740)은 활성층(750)의 외측면(751, 753)에까지 전계 효과를 일으킬 수 있게 되어, 채널이 활성층(750)에 입체적으로 형성될 수 있다.
따라서, 오프 전압이 높을 필요가 없어 소비 전력을 줄일 수 있고, 누설 전류를 감소시켜 스토리지 캐패시터 의 크기를 소형화하여 개구율을 향상시킬 수도 있다.
도 15는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다. 도 15의 단면도는 기판 상에 형성된 소오스 전극 및 드레인 전극 방향과 수직 방향으로 박막 트랜지스터를 절단한 단면도이다.
도 15를 참조하면, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판은 게이트 전극(810)이 활성층(820) 하부에 위치하는 바텀 게이트 방식이며, 활성층(820)에 관통홀이 형성되어 있을 수 있다. 다만, 활성층에는 관통홀뿐만 아니라 오목홈등 다양한 리세스 영역이 형성될 수 있다.
게이트 전극(810)은 게이트 절연막(825)을 사이에 두고 활성층(820)의 외측면 중에서 소오스 전극 및 드레인 전극 방향의 연장선과 비접촉하는 외측면(827, 829)을 덮어 둘러쌀 수 있다.
이렇게, 게이트 전극(810)이 활성층(820) 내에 형성된 관통홀의 측벽(830, 831)에 전계를 형성할 뿐만 아니라, 활성층(820)의 외측면(827, 829)도 둘러쌈에 따라서, 활성층(820) 내에 채널이 입체적으로 형성될 수 있어, 누설 전류 및 소모 전력을 감소시킬 수 있다.
이하에서, 도 3 및 도 16 내지 도 20을 이용하여, 도 1 내지 도 4에 도시된 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하도록 한다. 다만, 설명의 편의상, 앞서 언급한 내용과 다른 내용만 설명한다.
도 16은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 흐름도이다. 도 17 내지 도 20은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 중간 단면도들이다.
도 16 및 도 17을 참조하면, 활성층(270) 및 활성층(270)에 관통홀(250)을 형성한다 (S10). 구체적으로, 기판(50) 상에 활성층(270)이 될 비정질 실리콘층(a-Si)을 증착하고, 패터닝하여 관통홀(250이 형성된 활성층(270)을 형성한다.
도 16 및 도 18을 참조하면, 활성층(270) 상에 저항성 접촉층(271, 273)을 형성한다(S20). 예컨대, 기판(50) 상에 n+ 이온이 고농도로 도핑된 비정질 실리콘층(n+a-Si)을 활성층(270) 상에 증착하고, 이를 패터닝하여 저항성 접촉층(271, 273)을 형성한다.
도 16 및 도 19를 참조하면, 게이트 절연막(240) 및 게이트 전극(220)을 형성한다(S30). 구체적으로, 기판(50) 전면에 게이트 절연막(240) 및 도전층을 증착한 후, 도전층을 선택적으로 패터닝하여 게이트 전극(220)을 형성한다.
도 16 및 도 20을 참조하면, 소오스 전극(210) 및 드레인 전극(215)을 형성한다(S40). 구체적으로, 기판(50) 전면에 층간 절연막(245)을 증착한 후, 패터닝하여 게이트 절연막(240) 및 층간 절연막(245)에 제 1 및 제 2 컨택홀(211, 213)을 형성한다. 이 후, 도전층을 기판 상에 증착한 후, 패터닝하여 제 1 및 제 2컨택홀(211, 213)을 통해 저항성 접촉층(271, 273)과 연결되는 소오스 전극(210) 및 드레인 전극(215)을 형성한다.
도 16 및 도 3을 참조하면, 패시베이션막(290) 및 화소 전극(130)을 형성한다 (S50). 구체적으로, 기판(50) 전면에 패시베이션막(290)을 증착한 후, 패터닝하여 드레인 전극(215)의 일부를 노출시키는 제 3 컨택홀(135)을 형성한다. 이어, 패시베이션막(290)이 형성된 기판(50) 전면에 도전층을 증착한 후, 패터닝하여 제 3 컨택홀(135)을 통해 드레인 전극(215)과 연결되는 화소 전극(130)을 형성함으로써, 도 3에 도시된 바와 같은 박막 트랜지스터 기판을 완성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 700: 박막 트랜지스터 기판
200, 600, 770, 800: 박막 트랜지스터
210, 620: 소오스 전극 215, 625: 드레인 전극
220, 610, 810: 게이트 전극
270, 300, 350, 400, 450, 500, 530, 570, 630, 750, 820: 활성층
575, 580, 590: 서브 활성층
250, 255, 315, 335, 365, 385, 425, 435, 460, 470, 520: 관통홀
310, 320, 330, 340, 360, 370, 380, 390: 서브 관통홀
510, 540, 550: 오목홈 290, 631: 패시베이션막
130, 635, 710: 화소 전극 150, 720: 스토리지 캐패시터
135, 211, 213, 633: 컨택홀 50: 기판
271, 273, 621, 622: 저항성 접촉층
240, 640, 745, 825: 게이트 절연막
245: 층간 절연막
251, 253, 311, 313, 361, 363, 411, 421, 461, 471, 511, 512, 521, 523, 541, 542, 543, 544, 581, 830, 831: 활성층의 측벽
751, 753, 827, 829: 활성층의 외측면
200, 600, 770, 800: 박막 트랜지스터
210, 620: 소오스 전극 215, 625: 드레인 전극
220, 610, 810: 게이트 전극
270, 300, 350, 400, 450, 500, 530, 570, 630, 750, 820: 활성층
575, 580, 590: 서브 활성층
250, 255, 315, 335, 365, 385, 425, 435, 460, 470, 520: 관통홀
310, 320, 330, 340, 360, 370, 380, 390: 서브 관통홀
510, 540, 550: 오목홈 290, 631: 패시베이션막
130, 635, 710: 화소 전극 150, 720: 스토리지 캐패시터
135, 211, 213, 633: 컨택홀 50: 기판
271, 273, 621, 622: 저항성 접촉층
240, 640, 745, 825: 게이트 절연막
245: 층간 절연막
251, 253, 311, 313, 361, 363, 411, 421, 461, 471, 511, 512, 521, 523, 541, 542, 543, 544, 581, 830, 831: 활성층의 측벽
751, 753, 827, 829: 활성층의 외측면
Claims (18)
- 기판;
상기 기판 상에 형성된 게이트 전극;
상기 게이트 전극의 위 또는 아래에 상기 게이트 전극과 적어도 부분적으로 오버랩되도록 형성된 활성층으로서, 상기 게이트 전극을 중심으로 서로 대향하는 제1 활성 영역 및 제2 활성 영역을 포함하는 활성층;
상기 제1 활성 영역에 전기적으로 연결된 소오스 전극; 및
상기 제2 활성 영역에 전기적으로 연결된 드레인 전극을 포함하되,
상기 활성층은 상기 게이트 전극에 대향하는 일면으로부터 적어도 부분적으로 리세스된 리세스 영역을 포함하고, 상기 리세스 영역은 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 방향으로 연장되는 부분을 포함하고,
상기 리세스 영역은 상기 활성층을 관통하는 관통홀을 포함하는 박막 트랜지스터 기판. - 삭제
- 기판;
상기 기판 상에 형성된 게이트 전극;
상기 게이트 전극의 위 또는 아래에 상기 게이트 전극과 적어도 부분적으로 오버랩되도록 형성된 활성층으로서, 상기 게이트 전극을 중심으로 서로 대향하는 제1 활성 영역 및 제2 활성 영역을 포함하는 활성층;
상기 제1 활성 영역에 전기적으로 연결된 소오스 전극; 및
상기 제2 활성 영역에 전기적으로 연결된 드레인 전극을 포함하되,
상기 활성층은 상기 게이트 전극에 대향하는 일면으로부터 적어도 부분적으로 리세스된 리세스 영역을 포함하고, 상기 리세스 영역은 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 방향으로 연장되는 부분을 포함하고,
상기 리세스 영역은 상기 활성층을 관통하는 관통홀을 포함하고,
상기 관통홀은 내부가 부분적으로 차단되어 형성된 두 개 이상의 서브 관통홀을 포함하는 박막 트랜지스터 기판. - 제 3항에 있어서,
상기 두 개 이상의 서브 관통홀 중 적어도 하나의 최외각에 위치한 서브 관통홀의 상기 소오스 전극 또는 상기 드레인 전극에 근접한 일단은 개방된 박막 트랜지스터 기판. - 제 4항에 있어서,
상기 최외각에 위치한 서브 관통홀 모두 상기 소오스 전극 또는 상기 드레인 전극에 근접한 단부가 개방된 박막 트랜지스터 기판. - 제 1항에 있어서,
상기 관통홀은 상기 소오스 전극 또는 상기 드레인 전극에 근접한 일단이 개방된 박막 트랜지스터 기판. - 삭제
- 제 1항에 있어서,
상기 리세스 영역은 상기 활성층의 일부분이 연직 방향으로 제거된 오목홈을 더 포함하는 박막 트랜지스터 기판. - 제 1항에 있어서,
상기 게이트 전극은 상기 리세스 영역 내로 적어도 부분적으로 삽입되어 있는 박막 트랜지스터 기판. - 제 1항에 있어서,
상기 게이트 전극은 상기 활성층 위에 형성된 박막 트랜지스터 기판. - 기판;
상기 기판 상에 형성된 게이트 전극;
상기 게이트 전극의 위 또는 아래에 상기 게이트 전극과 적어도 부분적으로 오버랩되도록 형성된 활성층으로서, 상기 게이트 전극을 중심으로 서로 대향하는 제1 활성 영역 및 제2 활성 영역을 포함하는 활성층;
상기 제1 활성 영역에 전기적으로 연결된 소오스 전극; 및
상기 제2 활성 영역에 전기적으로 연결된 드레인 전극을 포함하되,
상기 활성층은 상기 게이트 전극에 대향하는 일면으로부터 적어도 부분적으로 리세스된 리세스 영역을 포함하고, 상기 리세스 영역은 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 방향으로 연장되는 부분을 포함하고,
상기 게이트 전극은 상기 활성층 위에 형성되고,
상기 게이트 전극을 절연 및 보호하는 게이트 절연막을 더 포함하고,
상기 게이트 전극은 상기 게이트 절연막을 사이에 두고 상기 활성층의 외측면 중에서 상기 소오스 전극 및 상기 드레인 전극 방향의 연장선과 비접촉하는 외측면을 덮어 둘러싸는 박막 트랜지스터 기판. - 제 1항에 있어서,
상기 게이트 전극은 상기 활성층 하부에 형성된 박막 트랜지스터 기판. - 기판;
상기 기판 상에 형성된 게이트 전극;
상기 게이트 전극의 위 또는 아래에 상기 게이트 전극과 적어도 부분적으로 오버랩되도록 형성된 활성층으로서, 상기 게이트 전극을 중심으로 서로 대향하는 제1 활성 영역 및 제2 활성 영역을 포함하는 활성층;
상기 제1 활성 영역에 전기적으로 연결된 소오스 전극; 및
상기 제2 활성 영역에 전기적으로 연결된 드레인 전극을 포함하되,
상기 활성층은 상기 게이트 전극에 대향하는 일면으로부터 적어도 부분적으로 리세스된 리세스 영역을 포함하고, 상기 리세스 영역은 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 방향으로 연장되는 부분을 포함하고,
상기 게이트 전극은 상기 활성층 하부에 형성되고,
상기 게이트 전극을 절연 및 보호하는 게이트 절연막을 더 포함하고,
상기 게이트 전극은 상기 게이트 절연막을 사이에 두고 상기 활성층의 외측면 중에서 상기 소오스 전극 및 상기 드레인 전극 방향의 연장선과 비접촉하는 외측면을 덮어 둘러싸는 박막 트랜지스터 기판. - 기판;
상기 기판 상에 형성된 게이트 전극;
상기 게이트 전극의 위 또는 아래에 상기 게이트 전극과 적어도 부분적으로 오버랩되도록 형성된 활성층으로서, 상기 게이트 전극을 중심으로 서로 대향하는 제1 활성 영역 및 제2 활성 영역을 포함하는 활성층;
상기 제1 활성 영역에 전기적으로 연결된 소오스 전극; 및
상기 제2 활성 영역에 전기적으로 연결된 드레인 전극을 포함하되,
상기 활성층은 상기 소오스 전극에서 상기 드레인 전극으로 연장되며 서로 이격된 복수의 서브 활성층을 포함하는 박막 트랜지스터 기판. - 제14 항에 있어서,
상기 게이트 전극은 상기 복수의 서브 활성층 간 이격 공간으로 적어도 부분적으로 삽입되는 박막 트랜지스터 기판. - 기판 상에 게이트 전극을 형성하고;
상기 게이트 전극의 위 또는 아래에 상기 게이트 전극과 적어도 부분적으로 오버랩되며, 상기 게이트 전극을 중심으로 서로 대향하는 제1 활성 영역 및 제2 활성 영역을 포함하는 활성층을 형성하고;
상기 제1 활성 영역에 소오스 전극을 전기적으로 연결하고; 및
상기 제2 활성 영역에 드레인 전극을 전기적으로 연결하되,
상기 활성층은 상기 게이트 전극에 대향하는 일면으로부터 적어도 부분적으로 리세스된 리세스 영역을 포함하고, 상기 리세스 영역은 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 방향으로 연장되는 부분을 포함하고,
상기 리세스 영역은 상기 활성층을 관통하는 관통홀을 포함하는 박막 트랜지스터 기판 제조 방법. - 삭제
- 기판 상에 게이트 전극을 형성하고;
상기 게이트 전극의 위 또는 아래에 상기 게이트 전극과 적어도 부분적으로 오버랩되며, 상기 게이트 전극을 중심으로 서로 대향하는 제1 활성 영역 및 제2 활성 영역을 포함하는 활성층을 형성하고;
상기 제1 활성 영역에 소오스 전극을 전기적으로 연결하고; 및
상기 제2 활성 영역에 드레인 전극을 전기적으로 연결하되,
상기 활성층은 상기 게이트 전극에 대향하는 일면으로부터 적어도 부분적으로 리세스된 리세스 영역을 포함하고, 상기 리세스 영역은 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 방향으로 연장되는 부분을 포함하고,
상기 게이트 전극을 절연 및 보호하는 게이트 절연막을 더 형성하며,
상기 게이트 전극은 상기 게이트 절연막을 사이에 두고 상기 활성층의 외측면 중에서 상기 소오스 전극 및 상기 드레인 전극 방향의 연장선과 비접촉하는 외측면을 덮어 둘러싸는 박막 트랜지스터 기판 제조 방법.
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| KR1020110081738A KR101885248B1 (ko) | 2011-08-17 | 2011-08-17 | 박막 트랜지스터 기판 및 이의 제조 방법 |
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ID=47712007
Family Applications (1)
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